KR101093246B1 - 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명의 실시 예에 따른 반도체 소자의 제조방법은 다이 영역과 모니터링 영역을 갖는 반도체 기판의 상기 다이 영역과 상기 모니터링 영역 각각에 서로 이격된 소자 분리막들을 형성하는 단계, 상기 다이 영역 상부에서 상기 소자 분리막들과 교차하는 게이트 라인들과, 상기 모니터링 영역 상부에서 상기 소자 분리막들과 나란한 더미 게이트 라인들을 형성하는 단계, 상기 다이 영역의 소자 분리막들 사이에서 상기 게이트 라인들 각각을 사이에 두고 분리된 접합 영역들과, 상기 모니터링 영역의 상기 소자분리막들 사이에서 상기 더미 게이트 라인들에 나란한 모니터링 접합 영역들을 형성하는 단계, 상기 게이트 라인들 및 상기 더미 게이트 라인들 각각의 측벽에 스페이서를 형성하여 상기 모니터링 접합 영역들 중 적어도 하나를 상기 스페이서로 차단하는 단계를 포함한다.

Description

반도체 소자 및 그 제조방법{Semiconductor device and method of manufacturing the same}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 반도체 소자의 다이 영역 내 메모리 어레이 영역에 형성된 접합 영역들에 대한 분석의 정확성을 개선할 수 있는 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 소자를 구성하는 메모리 셀의 누설 전류 특성을 확보하기 위하여 얕은 접합(shallow junction) 영역을 도입하고 있다. 이러한 얕은 접합 영역에 대한 레지스터(resistor), 캐패시터(capacitor), 및 누설 전류 특성을 확인하기 위해 정션 테스트 패턴(test pattern)을 형성한다. 정션 테스트 패턴은 반도체 소자의 모니터링(monitoring) 영역에 형성된다. 모니터링 영역은 다이(Die) 영역 내 메모리 셀들이 형성되는 메모리 어레이 영역과 구분되는 영역이며, 반도체 소자의 특성을 모니터링하기 위한 테스트 패턴들이 형성되는 영역이다. 테스트 패턴들은 메모리 어레이 영역에 형성되는 메모리 셀들과 동일한 공정으로 형성된다. 테스트 패턴들 중 메모리 어레이 영역 내 접합 영역들을 테스트하기 위한 모니터링 접합 영역은 반도체 소자의 메모리 어레이 영역 내 접합 영역들과 동일한 공정으로 형성하여 메모리 어레이 영역의 접합 영역 특성을 반영한다.
도 1은 종래 반도체 소자의 다이 영역 및 모니터링 영역의 일부를 나타낸 도면이다. 또한, 도 1에 도시된 다이 영역은 메모리 어레이 영역이다.
도 1을 참조하면, 낸드 플래시 메모리 소자의 경우 메모리 어레이 영역은 트렌치 및 소자 분리막이 형성되는 제1 소자 분리 영역들(3a)과 제1 소자 분리 영역들(3a)에 의해 구분되는 제1 활성 영역들(1a)을 갖는다. 제1 활성 영역들(1a)은 제1 소자 분리 영역들(3a)에 형성되어 서로 나란하게 이격된 소자 분리막들 사이에 정의되는 반도체 기판의 일부 영역으로서 서로 평행하다. 그리고, 제1 활성 영역(1a)의 상부에는 제1 소자 분리 영역들(3a) 및 제1 활성 영역(1a)과 교차하도록 게이트 라인들(DSL, SSL, WL)이 형성된다. 게이트 라인들은 드레인 셀렉트 라인들(DSL) 및 소스 셀렉트 라인들(SSL)로 구성된 제1 게이트 라인들 및 드레인 셀렉트 라인(DSL)과 소스 셀렉트 라인(SSL) 사이에 형성된 다수의 워드 라인들(WL)로 구성된 제2 게이트 라인들을 포함한다. 게이트 라인들(DSL, SSL, WL) 사이의 제1 활성 영역(1a)에는 불순물이 주입되어 접합 영역들이 형성된다. 여기서, 드레인 셀렉트 라인들(DSL) 사이에 형성되는 접합 영역은 드레인이 되고, 드레인 상부에는 드레인 콘택 플러그(DCT)가 형성된다. 한편, 소스 셀렉트 라인들(SSL) 사이에 형성되는 접합 영역은 소스가 되고, 소스 상부에는 소스 콘택 라인(SCT)이 형성된다. 그리고 워드 라인들(WL) 사이에 형성되는 접합 영역은 셀 접합 영역이 된다.
모니터링 영역에는 트렌치 및 소자 분리막이 형성되는 제2 소자 분리 영역들(3b), 제2 및 제3 활성 영역들(1b, 1c)이 포함된다. 제2 활성 영역들(1b)은 서로 나란하게 이격되며, 제3 활성 영역들(1c) 각각은 제2 활성 영역(1b) 양단에 연결된다. 제2 활성 영역들(1b) 및 제3 활성 영역들(1c)은 제2 소자 분리 영역(3b)에 형성된 소자 분리막들에 의해 정의되는 반도체 기판의 일부 영역이다. 제2 및 제3 활성 영역들(1b, 1c)에는 메모리 어레이 영역의 접합 영역과 동일한 불순물이 주입된다. 이로써, 제3 활성 영역들(1c) 사이에 연결된 제2 활성 영역(1b)은 메모리 어레이 영역의 접합 영역들의 특성을 대변하는 모니터링 접합 영역으로 이용될 수 있다. 그리고 제3 활성 영역들(1c) 각각의 상부에는 메탈 패드들(5)이 형성된다. 메탈 패드들(5) 각각은 제3 활성 영역(1c)에 연결된 콘택 플러그들(CT)을 경유하여 제3 활성 영역(1c)에 전기적으로 연결된다. 따라서, 메탈 패드들(5)을 통해 제2 활성 영역(1b)에 형성된 모니터링 접합 영역의 특성을 분석할 수 있다. 그러나, 제2 활성 영역(1b)은 반도체 소자를 제조하는 과정에서 손실되어 제1 활성 영역(1a)에 형성된 접합 영역들의 특성을 정확하게 반영하기 어렵다. 종래의 반도체 소자의 제조 방법을 설명하면 이하와 같다.
도 2a 및 도 2b는 종래 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 특히, 도 2a 및 도 2b는 도 1에 도시된 선"A-A" 및 선 "B-B"를 따라 절취한 단면도들이다.
도 1 및 도 2a를 참조하면, 반도체 기판(1)의 제1 내지 제3 활성 영역(1a, 1b, 1c)을 구획하기 위해 반도체 기판(1)의 제1 및 제2 소자 분리 영역(3a, 3b)에 트렌치 및 소자 분리막을 형성한다. 트렌치는 반도체 기판(1) 상에 게이트 절연막(11) 및 제1 도전막(13)을 적층한 이 후 제1 도전막(13) 상부에 소자 분리 마스크 패턴들(미도시)을 형성하고, 소자 분리 마스크 패턴들을 식각 마스크로 한 식각 공정으로 소자 분리 마스크 패턴들 사이의 제1 도전막(13), 게이트 절연막(11) 및 반도체 기판(1)을 식각하여 형성할 수 있다. 소자 분리막은 트렌치 형성 후, 트렌치 내부를 절연물로 채워서 형성할 수 있다. 이 후 소자 분리 마스크 패턴들을 제거한다. 이러한 트렌치 및 소자 분리막 형성 공정에 의해 게이트 절연막(11) 및 제1 도전막(13)은 제1 및 제2 소자 분리 영역(3a, 3b) 상에서 제거되고, 제1 내지 제3 활성 영역(1a, 1b, 1c) 상에 잔여한다.
이 후, 유전체막(15), 제2 도전막(17), 및 게이트 하드 마스크 패턴들(19)을 적층한다. 제2 도전막(17) 형성 전, 소스 셀렉트 라인(SSL) 및 드레인 셀렉트 라인(DSL)이 형성될 영역에 대응하는 유전체막(15)에는 제1 도전막(13)을 노출시키는 콘택홀을 형성한다. 이어서, 게이트 하드 마스크 패턴들(19)을 식각 마스크로 한 식각 공정으로 게이트 하드 마스크 패턴들(19) 사이의 제2 도전막(17), 유전체막(15), 및 제1 도전막(13)을 식각한다. 이 때, 게이트 절연막(11) 또한 식각될 수 있다. 이로써, 반도체 기판(1)의 메모리 어레이 영역에는 소자 분리막 및 제1 활성 영역(1a)과 교차하는 드레인 셀렉트 라인(DSL), 워드 라인(WL), 및 소스 셀렉트 라인(SSL)이 이격되어 형성된다. 그리고, 반도체 기판(1)의 메모리 어레이 영역에서 소자 분리막들 사이의 제1 활성 영역(1a)은 드레인 셀렉트 라인들(DSL), 워드 라인들(WL), 및 소스 셀렉트 라인들(SSL) 사이에서 노출된다. 반면, 반도체 기판(1)의 모니터링 영역의 제2 및 제3 활성 영역(1b, 1c)이 전체적으로 노출된다. 특히, 드레인 셀렉트 라인들(DSL) 사이에는 후속에서 드레인 콘택 플러그(DCT)가 형성되어야 하며, 소스 셀렉트 라인들(SSL) 사이에는 후속에서 소스 콘택 라인(SCT)이 형성되어야 한다. 따라서, 드레인 셀렉트 라인들(DSL) 사이의 간격과, 소스 셀렉트 라인들(SSL) 사이의 간격은 워드 라인들(WL) 사이의 간격에 비해 넓게 형성된다.
이 후, 노출된 제1 활성 영역(1a), 제2 및 제3 활성 영역(1b, 1c)에 불순물을 주입한다. 이로써 드레인 셀렉트 라인들(DSL) 사이에는 드레인 접합 영역이 형성되고, 소스 셀렉트 라인들(SSL) 사이에는 소스 접합 영역이 형성되고, 드레인 셀렉트 라인(DSL)과 워드 라인(WL) 사이, 소스 셀렉트 라인(SSL)과 워드 라인(WL) 사이, 및 워드 라인들(WL) 사이에는 셀 접합 영역(7C)이 형성된다. 그리고, 제3 활성 영역들(1c) 사이에는 모니터링 접합 영역(7M)이 형성된다.
도 1 및 도 2b를 참조하면, 패터닝된 게이트 절연막(11), 제1 도전막(13), 유전체막(15), 및 제2 도전막(17)의 측벽에 스페이서(21)를 형성한다. 상대적으로 폭이 좁은 워드 라인들(WL) 사이의 공간은 스페이서(21)로 채워질 수 있다. 상대적으로 폭이 넓은 드레인 셀렉트 라인들(DSL) 사이의 공간과, 소스 셀렉트 라인들(SSL) 사이의 공간은 스페이서(21)에 의해 채워지지 않으므로 드레인 접합 영역(7D) 및 소스 접합 영역은 스페이서(21) 사이에서 노출될 수 있다. 이러한 스페이서(21)는 드레인 셀렉트 라인(DSL), 워드 라인(WL), 및 소스 셀렉트 라인(SSL)이 형성된 반도체 기판(1) 상에 스페이서막을 형성한 후, 에치-백등의 식각 공정으로 드레인 접합 영역(7D) 및 소스 접합 영역이 노출되도록 스페이서막을 식각함으로써 형성할 수 있다. 이 때, 식각 대상이 되는 스페이서막의 면적이 드레인 셀렉트 라인들(DSL) 사이 또는 소스 셀렉트 라인들(SSL) 사이에서보다 모니터링 영역에서 더 넓다. 그 결과, 드레인 접합 영역(7D) 및 소스 접합 영역이 노출되기 전 모니터링 영역의 제2 활성 영역(1b)에 형성된 모니터링 접합 영역(7M)이 먼저 노출되어 스페이서막 식각 공정의 영향으로 손실될 수 있다. 이에 따라, 메모리 어레이 영역의 접합 영역들(7D, 7C)의 두께(D1)와 모니터링 접합 영역(7M)의 두께(D2)가 달라져서 모니터링 접합 영역(7M)이 메모리 어레이 영역의 접합 영역들(7D, 7C)의 특성을 정확하게 반영하기 어렵다. 특히, 반도체 소자의 누설 전류 특성을 개선하기 위해 메모리 어레이 영역의 접합 영역들(7D, 7C)을 얕은 접합 영역으로 형성하는 경우 모니터링 접합 영역(7M)의 손실로 인해 모니터링 접합 영역(7M)이 끊어져 메모리 셀 특성의 정확한 모니터링이 더욱 어려워진다.
본 발명은 반도체 소자의 다이 영역 내 메모리 어레이 영역에 형성된 접합 영역들에 대한 분석의 정확성을 개선할 수 있는 반도체 소자 및 그 제조방법을 제공한다.
본 발명의 실시 예에 따른 반도체 소자는 다이 영역과 모니터링 영역을 갖는 반도체 기판, 상기 다이 영역과 상기 모니터링 영역에 서로 이격되어 형성된 소자 분리막들, 상기 다이 영역 상부에 상기 소자 분리막들과 교차하도록 형성된 게이트 라인들, 상기 모니터링 영역 상부에 상기 소자 분리막들과 나란하게 형성된 더미 게이트 라인들, 상기 게이트 라인들 각각을 사이에 두고 분리되며 상기 다이 영역의 소자 분리막들 사이에 형성된 접합 영역들, 상기 더미 게이트 라인들과 나란하게 상기 모니터링 영역의 상기 소자분리막들 사이에 형성된 모니터링 접합 영역들, 및 상기 게이트 라인들 및 상기 더미 게이트 라인들 각각의 측벽에 형성되며, 상기 모니터링 접합 영역들 중 적어도 하나를 차단하도록 형성된 스페이서를 포함한다.
본 발명의 실시 예에 따른 반도체 소자의 제조방법은 다이 영역과 모니터링 영역을 갖는 반도체 기판의 상기 다이 영역과 상기 모니터링 영역 각각에 서로 이격된 소자 분리막들을 형성하는 단계, 상기 다이 영역 상부에서 상기 소자 분리막들과 교차하는 게이트 라인들과, 상기 모니터링 영역 상부에서 상기 소자 분리막들과 나란한 더미 게이트 라인들을 형성하는 단계, 상기 다이 영역의 소자 분리막들 사이에서 상기 게이트 라인들 각각을 사이에 두고 분리된 접합 영역들과, 상기 모니터링 영역의 상기 소자분리막들 사이에서 상기 더미 게이트 라인들에 나란한 모니터링 접합 영역들을 형성하는 단계, 상기 게이트 라인들 및 상기 더미 게이트 라인들 각각의 측벽에 스페이서를 형성하여 상기 모니터링 접합 영역들 중 적어도 하나를 상기 스페이서로 차단하는 단계를 포함한다.
상기 게이트 라인들 및 상기 더미 게이트 라인들을 형성하는 단계에서 제1 간격으로 이격된 제1 게이트 라인들과, 상기 제1 간격보다 좁은 제2 간격으로 이격된 제2 게이트 라인들을 포함하는 상기 게이트 라인들을 형성한다. 상기 접합 영역들 및 상기 모니터링 접합 영역들을 형성하는 단계에서 상기 제1 게이트 라인들 사이의 제1 접합 영역들과 상기 제2 게이트 라인들 사이의 제2 접합 영역들을 포함하는 상기 접합 영역들을 형성한다.
상기 스페이서를 형성하는 단계에서 상기 스페이서들 사이에서 상기 제1 접합 영역들을 노출하고, 상기 스페이서들로 상기 제2 접합 영역들을 차단한다.
상기 게이트 라인들 및 상기 더미 게이트 라인들을 형성하는 단계에서 상기 더미 게이트 라인들 사이에서 적어도 4개의 소자 분리막들이 노출되도록 상기 더미 게이트 라인들을 형성한다.
상기 접합 영역들 및 상기 모니터링 접합 영역들을 형성하는 단계에서 상기 모니터링 영역의 상기 소자분리막들 사이에서 상기 더미 게이트 라인들에 나란한 모니터링 접합 영역들을 적어도 3개 형성한다.
상기 스페이서를 형성하는 단계에서 상기 더미 게이트 라인들 각각의 측벽에 형성된 상기 스페이서들 사이로 상기 모니터링 접합 영역들 중 하나를 노출한다.
상기 스페이서로 차단한 상기 모니터링 접합 영역 양단에 연결된 제1 콘택 플러그들을 형성하는 단계, 및 상기 제1 콘택 플러그들 각각의 상부에 상기 제1 콘택 플러그들에 연결된 제1 메탈 패드들을 형성하는 단계를 더 포함한다.
상기 더미 게이트 라인들 각각의 측벽에 형성된 상기 스페이서들 사이로 노출된 상기 모니터링 접합 영역 양단에 연결된 제2 콘택 플러그들을 형성하는 단계, 및 상기 제2 콘택 플러그들 각각의 상부에 상기 제2 콘택 플러그들에 연결된 제2 메탈 패드들을 형성하는 단계를 더 포함한다.
상기 모니터링 접합 영역들과 상기 접합 영역들 각각은 동일한 폭으로 형성한다.
상기 스페이서의 폭은 상기 소자 분리막의 폭과 상기 모니터링 접합 영역 폭의 합과 동일하게 형성한다.
본 발명은 스페이서를 형성하는 과정에서 모니터링 접합 영역들 중 적어도 하나가 스페이서에 의해 보호될 수 있도록 하여 스페이서를 형성하기 위한 식각 공정 중 모니터링 접합 영역들 중 적어도 하나의 손실을 방지할 수 있다. 이와 같이 스페이서를 통해 보호되는 모니터링 접합 영역을 통해 본 발명은 다이 영역 내 메모리 어레이 영역에서 스페이서를 통해 보호되는 셀 접합 영역에 대한 분석의 정확성을 개선할 수 있다.
도 1은 종래 반도체 소자의 다이(die) 영역 및 모니터링 영역의 일부를 나타낸 도면이다.
도 2a 및 도 2b는 종래 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 3은 본 발명의 실시 예에 따른 반도체 소자의 다이 영역 및 모니터링 영역의 일부를 나타낸 도면이다.
도 4a 내지 도 4c는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부된 도면들을 참조하여 본원 발명의 바람직한 실시예를 상세히 살펴보기로 한다. 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3은 본 발명의 실시 예에 따른 반도체 소자의 다이(die) 영역 및 모니터링 영역을 나타낸 도면이다. 특히, 도 3은 다이 영역 내 메모리 어레이 영역을 위주로 도시한 것이다.
도 3을 참조하면, 낸드 플래시 메모리 소자의 경우 메모리 어레이 영역은 서로 나란하게 형성되며 이격된 소자 분리막들(103)에 의해 구분되는 제1 활성 영역들(100)을 갖는다. 제1 활성 영역들(100)은 반도체 기판의 메모리 어레이 영역에 형성된 소자 분리막들(103) 각각을 사이에 두고 나란하게 형성되며 서로 이격되는 반도체 기판의 일부 영역이다. 그리고, 반도체 기판의 메모리 어레이 영역 상부에는 제1 활성 영역(100) 및 소자 분리막(103)과 교차하도록 게이트 라인들(DSL, SSL, WL)이 형성된다. 게이트 라인들을 드레인 셀렉트 라인들(DSL)과 소스 셀렉트 라인들(SSL)로 구성된 제1 게이트 라인들과, 드레인 셀렉트 라인(DSL)과 소스 셀렉트 라인(SSL) 사이에 배치된 다수의 워드 라인들(WL)로 구성된 제2 게이트 라인들을 포함한다. 메모리 어레이 영역의 소자 분리막들(103) 사이의 제1 활성 영역(100)에는 제1 게이트 라인들(DSL 및 SSL) 및 제2 게이트 라인들(WL) 각각을 사이에 두고 분리된 접합 영역들이 형성된다. 접합 영역들은 제1 게이트 라인들(DSL 또는 SSL)사이에 형성되는 제1 접합 영역들과, 제1 게이트 라인(DSL 또는 SSL)과 제2 게이트 라인(WL) 사이 및 제2 게이트 라인들(WL) 사이에 형성된 제2 접합 영역들을 포함한다. 제1 접합 영역들 중 드레인 셀렉트 라인들(DSL) 사이에 형성되는 제1 접합 영역은 드레인 접합 영역이며, 소스 셀렉트 라인들(SSL) 사이에 형성되는 제1 접합 영역은 소스 접합 영역이다. 드레인 접합 영역에는 드레인 콘택 플러그(DCT)가 연결된다. 소스 접합 영역에는 소스 콘택 라인(SCT)이 연결된다. 그리고 제2 게이트 라인들(WL) 사이에 형성되는 제2 접합 영역은 셀 접합 영역이다.
모니터링 영역은 서로 나란하게 형성되며 이격된 소자 분리막들(103)에 의해 구획되어 서로 나란하게 이격된 제2 내지 제4 활성 영역들(101a, 101b, 101c)을 포함한다. 제3 활성 영역들(101b)은 제2 활성 영역(101a) 양측에 배치되며, 제4 활성 영역들(101c)은 제3 활성 영역(101b)을 사이에 두고 제2 활성 영역(101a) 양측에 배치된다. 제2 내지 제4 활성 영역들(101a, 101b, 101c)은 모니터링 영역의 소자 분리막들(103)에 의해 구획되는 반도체 기판의 일부 영역이다. 제4 활성 영역들(101c) 상부에는 제4 활성 영역(101c) 및 소자 분리막(103)에 나란한 더미 게이트 라인들(DL)이 형성된다. 제2 및 제3 활성 영역들(101a, 101b)은 더미 게이트 라인들(DL) 사이에서 노출된다. 이러한 제2 및 제3 활성 영역들(101a, 101b)에는 메모리 어레이 영역의 접합 영역과 동일한 불순물이 주입되어 더미 게이트 라인들(DL)에 나란한 모니터링 접합 영역들이 형성된다. 이로써, 제2 및 제3 활성 영역들(101a, 101b)은 메모리 어레이 영역의 접합 영역들의 특성을 대변하는 정션 테스트 패턴으로 이용될 수 있다.
한편, 제2 활성 영역(101a)은 더미 게이트 라인들(DL) 측벽에 형성되는 스페이서들 사이에서 노출되고, 제3 활성 영역(101b)은 더미 게이트 라인들(DL) 측벽에 형성되는 스페이서에 의해 차단되어 보호된다. 따라서, 제2 활성 영역(101a)에 형성된 제1 모니터링 접합 영역은 스페이서 형성 시 스페이서들 사이에서 노출되는 제1 게이트 라인들(DSL 또는 SSL) 사이의 제1 접합 영역의 특성을 대변할 수 있다. 그리고, 제3 활성 영역(101b)에 형성된 제2 모니터링 접합 영역은 스페이서 형성 시 스페이서에 의해 차단되는 제2 게이트 라인들(WL) 사이의 제2 접합 영역의 특성을 대변할 수 있다.
제2 활성 영역(101a)의 제1 모니터링 접합 영역 양단 상부에는 제1 모니터링 접합 영역에 연결된 제1 콘택 플러그들(CT1)이 형성되고, 제1 콘택 플러그들(CT1) 각각의 상부에는 제1 콘택 플러그들(CT1)에 연결된 제1 메탈 패드들(151a)이 형성된다. 제1 메탈 패드들(151a) 각각은 제1 콘택 플러그(CT1)를 경유하여 제2 활성 영역(101a)에 형성된 제1 모니터링 접합 영역에 전기적으로 연결된다.
제3 활성 영역(101b)의 제2 모니터링 접합 영역 양단 상부에는 제2 모니터링 접합 영역에 연결된 제2 콘택 플러그들(CT2)이 형성되고, 제2 콘택 플러그들(CT2) 각각의 상부에는 제2 콘택 플러그들(CT2)에 연결된 제2 메탈 패드들(151b)이 형성된다. 제2 메탈 패드들(151b) 각각은 제2 콘택 플러그(CT2)를 경유하여 제3 활성 영역(101b)에 형성된 제2 모니터링 접합 영역에 전기적으로 연결된다.
본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 설명하면 이하와 같다.
도 4a 내지 도 4c는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 특히, 도 4a 내지 도 4c는 도 3에 도시된 선"C-C" 및 "D-D"를 따라 절취한 단면도들이다.
도 3 및 도 4a를 참조하면, 다이 영역과 모니터링 영역을 갖는 반도체 기판(101)의 다이 영역 내 메모리 어레이 영역과 모니터링 영역 각각에 서로 이격된 소자 분리막들(103)을 형성한다. 이로써 메모리 어레이 영역의 소자 분리막들(103)에 의해 나란하게 서로 이격된 제1 활성 영역들(100)이 구획되고, 모니터링 영역의 소자 분리막들(103)에 의해 나란하게 서로 이격된 제2 내지 제4 활성 영역들(101a, 101b, 101c)이 구획된다.
소자 분리막들(103)을 형성하기 위한 공정은 반도체 기판(101)에 트렌치를 형성한 후 트렌치를 절연물로 매립하고 절연물의 식각 공정으로 절연물의 높이를 제어하여 형성할 수 있다. 트렌치는 반도체 기판(101)의 상부에 게이트 절연막(111) 및 제1 도전막(113)을 적층하고, 제1 도전막(113)의 상부에 소자 분리 마스크 패턴들(미도시)을 형성한 후, 소자 분리 마스크 패턴들을 식각 마스크로 소자 분리 마스크 패턴들 사이의 제1 도전막(113), 게이트 절연막(111), 및 반도체 기판(101)을 식각함으로써 형성할 수 있다. 이로써 게이트 절연막(111) 및 제1 도전막(113)은 제1 내지 제4 활성 영역들(100, 101a, 101b, 101c) 각각의 상부에만 잔류하고 소자 분리 영역에서 제거된다. 게이트 절연막(111)은 낸드 플래시 메모리 소자의 메모리 어레이 영역에서 터널 절연막으로 이용되는 것일 수 있으며, 제1 도전막(113)은 낸드 플래시 메모리 소자의 메모리 어레이 영역에서 플로팅 게이트용 도전막으로 이용되는 것일 수 있다.
소자 분리막(103) 형성 후, 소자 분리 마스크 패턴들을 제거한다.
한편, 메모리 어레이 영역에 동일한 폭으로 형성된 제1 활성 영역들(100) 각각에 대한 모니터링의 정확성을 위해 제2 내지 제4 활성 영역들(101a, 101b, 101c) 각각의 폭은 메모리 어레이 영역에 형성된 제1 활성 영역들(100) 각각의 폭과 동일하게 형성하는 것이 바람직하다. 그리고, 제2 및 제3 활성 영역들(101a, 101b) 사이의 소자 분리막(103)의 폭과 제3 및 제4 활성 영역들 사이의 소자 분리막(103)의 폭은 제1 활성 영역들(100) 사이의 소자 분리막(103)의 폭과 동일하게 형성하는 것이 바람직하다.
도 3 및 도 4b를 참조하면, 소자 분리 마스크를 제거하고 유전체막(115) 및 제2 도전막(117)을 적층한다. 이후 제2 도전막(117)의 상부에 게이트 하드 마스크 패턴들(119)을 형성한다. 이어서, 게이트 하드 마스크 패턴들(119)을 식각 마스크로 한 식각 공정으로 게이트 하드 마스크 패턴들(119) 사이의 제2 도전막(117), 유전체막(115), 및 제1 도전막(113)을 식각한다. 이로써, 반도체 기판(101)의 모니터링 영역 상부에서 소자 분리막들(103) 및 제4 활성 영역들(101c)에 나란한 더미 게이트 라인들(DL)이 형성되고, 반도체 기판(101) 메모리 어레이 영역 상부에서 소자 분리막들(103) 및 제1 활성 영역들(100)에 교차하는 게이트 라인들(DSL, SSL, WL)이 형성된다.
더미 게이트 라인들(DL) 및 게이트 라인들(DSL, SSL, WL)을 형성하는 단계에서 메모리 어레이 영역 상부에는 제1 간격으로 이격된 제1 게이트 라인들(DSL 또는 SSL)과, 제1 간격보다 좁은 제2 간격으로 이격된 제2 게이트 라인들(WL)을 포함하는 게이트 라인을 형성한다. 그리고, 더미 게이트 라인들(DL) 및 게이트 라인들(DSL, SSL, WL)을 형성하는 단계에서 모니터링 영역 상부에는 적어도 3개의 활성 영역들(예를 들어, 제2 및 제3 활성 영역들(101a, 101b))이 노출될 수 있도록 더미 게이트 라인들(DL) 사이에서 적어도 4개의 소자 분리막들(103)을 노출한다.
이 후, 더미 게이트 라인들(DL) 및 게이트 라인들(DSL, SSL, WL)을 불순물 주입 마스크로 노출된 활성 영역들(100, 101a, 101b)에 불순물을 주입한다. 그 결과, 제1 게이트 라인들(DSL 또는 SSL) 사이에는 제1 접합 영역들(107D)이 형성되고, 제2 게이트 라인들(WL) 사이에는 제2 접합 영역들(107C)이 형성된다. 그리고, 더미 게이트 라인들(DL) 사이에는 적어도 3개의 모니터링 접합 영역들(M1, M2)이 형성된다.
상기에서 더미 게이트 라인들(DL)은 소자 분리막들(103) 및 제4 활성 영역(101c)에 나란하게 형성되었으므로, 더미 게이트 라인들(DL) 사이에 개구되는 활성 영역들(101a, 101b)에 형성된 모니터링 접합 영역들(M1, M2)은 활성 영역들(101a, 101b) 각각의 내부에서 끊어지지 않고 연결된다. 이에 반해 메모리 어레이 영역에 형성된 접합 영역들(107D, 107C)은 소자 분리막들(103) 및 제1 활성 영역(100)에 교차되게 형성된 게이트 라인들(DSL, WL, SSL)에 의해 제1 활성 영역(100) 내에서 연결되지 않고 다수로 분리된다. 따라서, 제1 활성 영역(100) 내에 형성된 접합 영역들(107D, 107C)의 전기적 특성을 직접 측정하기 어렵다. 그러나, 본 발명에서 모니터링 접합 영역들(M1, M2)은 활성 영역들(101a, 101b) 각각의 내부에서 끊어지지 않고 연결되므로 후속에서 모니터링 접합 영역들(M1, M2) 각각의 양단에 형성될 메탈 패드들(151a, 151b)을 통해 모니터링 접합 영역들(M1, M2) 각각의 전기적인 특성을 측정하기가 용이하다.
도 3 및 도 4c를 참조하면, 게이트 라인들(DSL, WL, SSL) 및 더미 게이트 라인들(DL) 각각의 측벽에 스페이서(121)를 형성한다. 스페이서(121) 형성 공정은 게이트 라인들(DSL, WL, SSL) 및 더미 게이트 라인들(DL) 표면을 따라 반도체 기판(101)의 상부에 스페이서막을 형성한 후 에치-백(etch-back) 공정 등의 식각 공정으로 반도체 기판(101)이 노출되도록 스페이서막을 식각하여 형성할 수 있다. 메모리 어레이 영역에서 제1 게이트 라인들 사이(DSL 또는 SSL)의 공간에 비해 상대적으로 폭이 좁은 제2 게이트 라인들(WL) 사이의 공간은 스페이서(121)로 채워져 제2 접합 영역들(107C)이 스페이서(121)에 의해 차단될 수 있다. 그리고 상대적으로 폭이 넓은 제1 게이트 라인들 사이(DSL 또는 SSL)의 공간은 스페이서(121)에 의해 채워지지 않으므로 제1 접합 영역들(107D)이 스페이서들(121) 사이에서 노출될 수 있다.
그리고 스페이서(121)를 통해 적어도 하나의 모니터링 접합 영역(M2)을 차단한다. 본 발명에서는 더미 게이트 라인들(DL) 사이에서 적어도 3개의 활성 영역들(101a, 101b)이 노출되도록 하였으므로 더미 게이트 라인들(DL) 각각의 측벽에 형성된 스페이서들(121) 사이로 적어도 하나의 모니터링 접합 영역(M1)을 노출시킬 수 있다. 그리고, 스페이서들(121) 사이로 노출된 제1 모니터링 접합 영역(M1)들 양측의 모니터링 접합 영역(M2)은 스페이서들(121)에 의해 차단될 수 있다. 스페이서(121)에 의해 차단된 제2 모니터링 접합 영역(M2)은 스페이서막의 식각 공정으로부터 보호되어 제2 접합 영역(107C)의 특성을 반영할 수 있다. 또한 스페이서들(121) 사이로 노출된 제1 모니터링 접합 영역(M1)은 스페이서들(121) 사이로 노출된 메모리 어레이 영역의 제1 접합 영역(107D)의 특성을 반영할 수 있다. 한편, 스페이서(121)에 의해 제2 모니터링 영역(M2)이 보호되고, 제1 모니터링 접합 영역(M1)이 노출될 수 있도록 하기 위해 스페이서(121)의 폭(W)은 모니터링 접합 영역(M1 또는 M2)의 폭 및 소자 분리막(103)의 폭을 더한 값과 동일하게 형성하는 것이 바람직하다.
이 후, 도 3에 도시된 바와 같은 제1 및 제2 콘택 플러그(CT1, CT2)를 형성하고, 제1 및 제2 메탈 패드들(151a, 151b)을 형성한다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
101: 반도체 기판 DL: 더미 게이트 라인
M1: 제1 모니터링 접합 영역 M2: 제2 모니터링 접합 영역
121: 스페이서 CT1 및 CT2: 제1 및 제2 콘택 플러그
151a 및 151b: 제1 및 제2 메탈 패드 DSL, SSL, WL: 게이트 라인
103: 소자 분리막

Claims (19)

  1. 다이 영역과 모니터링 영역을 갖는 반도체 기판;
    상기 다이 영역과 상기 모니터링 영역에 서로 이격되어 형성된 소자 분리막들;
    상기 다이 영역 상부에 상기 소자 분리막들과 교차하도록 형성된 게이트 라인들;
    상기 모니터링 영역 상부에 상기 소자 분리막들과 나란하게 형성된 더미 게이트 라인들;
    상기 게이트 라인들 각각을 사이에 두고 분리되며 상기 다이 영역의 소자 분리막들 사이에 형성된 접합 영역들;
    상기 더미 게이트 라인들과 나란하게 상기 모니터링 영역의 상기 소자분리막들 사이에 형성된 모니터링 접합 영역들; 및
    상기 게이트 라인들 및 상기 더미 게이트 라인들 각각의 측벽에 형성되며, 상기 모니터링 접합 영역들 중 적어도 하나를 차단하도록 형성된 스페이서를 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 게이트 라인들은 제1 간격으로 이격된 제1 게이트 라인들과, 상기 제1 간격보다 좁은 제2 간격으로 이격된 제2 게이트 라인들을 포함하고,
    상기 접합 영역들은 상기 제1 게이트 라인들 사이에 형성된 제1 접합 영역들과, 상기 제2 게이트 라인들 사이에 형성된 제2 접합 영역들을 포함하는 반도체 소자.
  3. 제 2 항에 있어서,
    상기 제1 게이트 라인들은 플래시 메모리 소자의 소스 셀렉트 라인들 또는 드레인 셀렉트 라인들이고,
    상기 제2 게이트 라인들은 플래시 메모리 소자의 워드 라인들인 반도체 소자.
  4. 제 2 항에 있어서,
    상기 제1 접합 영역들을 상기 스페이서들 사이로 노출하고,
    상기 제2 접합 영역들을 상기 스페이서들로 차단하는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 모니터링 접합 영역들은
    상기 스페이서들 사이에서 노출되는 제1 모니터링 접합 영역 및, 상기 제1 모니터링 접합 영역의 양측에서 상기 스페이서들에 의해 차단되는 제2 모니터링 접합 영역들을 포함하는 반도체 소자.
  6. 제 5 항에 있어서,
    상기 제1 모니터링 접합 영역 양단 상부에 형성되어 상기 제1 모니터링 접합 영역에 연결된 제1 콘택 플러그들; 및
    상기 제1 콘택 플러그들 각각의 상부에 형성되어 상기 제1 콘택 플러그들에 연결된 제1 메탈 패드들을 더 포함하는 반도체 소자.
  7. 제 5 항에 있어서,
    상기 제2 모니터링 접합 영역들 각각의 양단 상부에 형성되어 상기 제2 모니터링 접합 영역에 연결된 제2 콘택 플러그들; 및
    상기 제2 콘택 플러그들 각각의 상부에 형성되어 상기 제2 콘택 플러그들에 연결된 제2 메탈 패드들을 더 포함하는 반도체 소자.
  8. 제 1 항에 있어서,
    상기 모니터링 접합 영역들과 상기 접합 영역들 각각은 동일한 폭으로 형성된 반도체 소자.
  9. 제 1 항에 있어서,
    상기 스페이서의 폭은 상기 소자 분리막의 폭과 상기 모니터링 접합 영역의 폭의 합과 동일하게 형성된 반도체 소자.
  10. 다이 영역과 모니터링 영역을 갖는 반도체 기판의 상기 다이 영역과 상기 모니터링 영역 각각에 서로 이격된 소자 분리막들을 형성하는 단계;
    상기 다이 영역 상부에서 상기 소자 분리막들과 교차하는 게이트 라인들과, 상기 모니터링 영역 상부에서 상기 소자 분리막들과 나란한 더미 게이트 라인들을 형성하는 단계;
    상기 다이 영역의 소자 분리막들 사이에서 상기 게이트 라인들 각각을 사이에 두고 분리된 접합 영역들과, 상기 모니터링 영역의 상기 소자분리막들 사이에서 상기 더미 게이트 라인들에 나란한 모니터링 접합 영역들을 형성하는 단계; 및
    상기 게이트 라인들 및 상기 더미 게이트 라인들 각각의 측벽에 스페이서를 형성하여 상기 모니터링 접합 영역들 중 적어도 하나를 상기 스페이서로 차단하는 단계를 포함하는 반도체 소자의 제조방법.
  11. 제 10 항에 있어서,
    상기 게이트 라인들 및 상기 더미 게이트 라인들을 형성하는 단계에서 제1 간격으로 이격된 제1 게이트 라인들과, 상기 제1 간격보다 좁은 제2 간격으로 이격된 제2 게이트 라인들을 포함하는 상기 게이트 라인들을 형성하고,
    상기 접합 영역들 및 상기 모니터링 접합 영역들을 형성하는 단계에서 상기 제1 게이트 라인들 사이의 제1 접합 영역들과 상기 제2 게이트 라인들 사이의 제2 접합 영역들을 포함하는 상기 접합 영역들을 형성하는 반도체 소자의 제조방법.
  12. 제 11 항에 있어서,
    상기 스페이서를 형성하는 단계에서
    상기 제1 접합 영역들은 상기 스페이서들 사이에서 노출되고, 상기 제2 접합 영역들은 상기 스페이서들로 차단하는 반도체 소자의 제조방법.
  13. 제 10 항에 있어서,
    상기 게이트 라인들 및 상기 더미 게이트 라인들을 형성하는 단계에서
    상기 더미 게이트 라인들 사이에서 적어도 4개의 소자 분리막들이 노출되도록 상기 더미 게이트 라인들을 형성하는 반도체 소자의 제조방법.
  14. 제 10 항에 있어서,
    상기 접합 영역들 및 상기 모니터링 접합 영역들을 형성하는 단계에서
    상기 모니터링 영역의 상기 소자분리막들 사이에서 상기 더미 게이트 라인들에 나란한 모니터링 접합 영역들을 적어도 3개 형성하는 반도체 소자의 제조방법.
  15. 제 10 항에 있어서,
    상기 스페이서를 형성하는 단계에서
    상기 더미 게이트 라인들 각각의 측벽에 형성된 상기 스페이서들 사이로 상기 모니터링 접합 영역들 중 하나를 노출하는 반도체 소자의 제조방법.
  16. 제 10 항에 있어서,
    상기 스페이서로 차단한 상기 모니터링 접합 영역 양단에 연결된 제1 콘택 플러그들을 형성하는 단계; 및
    상기 제1 콘택 플러그들 각각의 상부에 상기 제1 콘택 플러그들에 연결된 제1 메탈 패드들을 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.
  17. 제 15 항에 있어서,
    상기 더미 게이트 라인들 각각의 측벽에 형성된 상기 스페이서들 사이로 노출된 상기 모니터링 접합 영역 양단에 연결된 제2 콘택 플러그들을 형성하는 단계; 및
    상기 제2 콘택 플러그들 각각의 상부에 상기 제2 콘택 플러그들에 연결된 제2 메탈 패드들을 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.
  18. 제 10 항에 있어서,
    상기 모니터링 접합 영역들과 상기 접합 영역들 각각은 동일한 폭으로 형성하는 반도체 소자의 제조방법.
  19. 제 10 항에 있어서,
    상기 스페이서의 폭은 상기 소자 분리막의 폭과 상기 모니터링 접합 영역 폭의 합과 동일하게 형성하는 반도체 소자의 제조방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8455354B2 (en) * 2011-04-06 2013-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Layouts of POLY cut openings overlapping active regions
US8766256B2 (en) * 2012-06-12 2014-07-01 Taiwan Semiconductor Manufacturing Co., Ltd. SiGe SRAM butted contact resistance improvement
CN105321872B (zh) * 2014-07-30 2018-05-11 旺宏电子股份有限公司 尺寸减小的半导体装置及其制造方法与操作方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009094468A (ja) 2007-10-10 2009-04-30 Hynix Semiconductor Inc 非揮発性メモリ素子の製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060192249A1 (en) * 2004-09-20 2006-08-31 Samsung Electronics Co., Ltd. Field effect transistors with vertically oriented gate electrodes and methods for fabricating the same
KR100655433B1 (ko) * 2005-04-14 2006-12-08 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조방법
KR100810414B1 (ko) * 2006-10-31 2008-03-04 주식회사 하이닉스반도체 플래시 메모리 소자 및 그 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009094468A (ja) 2007-10-10 2009-04-30 Hynix Semiconductor Inc 非揮発性メモリ素子の製造方法

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