CN105321872B - 尺寸减小的半导体装置及其制造方法与操作方法 - Google Patents

Abstract

本发明是有关于一种尺寸减小的半导体装置及其制造方法与操作方法。该半导体装置,包括一基板以及多个区块,此多个区块形成一串列。各个区块是位于基板上且包括配置于基板上的多条字元线。串列包括一单一的接地选择线，配置于此多个区块的一侧，及一单一的串列选择线是配置于此多个区块的另一侧。在一些实施例中，此多个区块的字元线定义将串列中的各个区块与其相邻区块分离的间隙。并可在串列的区块之间的各个间隙配置一或多条虚设字元线。本发明同时还提供了的一种此半导体装置的制造方法及操作方法。借此本发明能够同时减小半导体装置的尺寸及避免边缘字元线热电子干扰。

Description

尺寸减小的半导体装置及其制造方法与操作方法

技术领域

本发明涉及的一种半导体装置及其制造方法与操作方法，特别是涉及一种避免字元线干扰的尺寸减小的半导体装置及其制造方法与操作方法。

背景技术

半导体装置可典型地分为需要电源以维持数据的储存的易失性半导体装置，与即使移除电源仍可保留数据的非易失性半导体装置。非易失性半导体装置的一范例是快闪记忆体装置，其大致上包括以列与行排列的记忆胞(memory cell)的一阵列。各个记忆胞包括具有栅极、漏极、源极以及被定义于漏极与源极之间的通道的一晶体管结构。各个记忆胞是位于字元线与位元线之间的交集处，在该处，栅极是连接至字元线，漏极是连接至位元线，且源极是连接至源极线，接着连接至共同接地(common ground)。传统的快闪记忆胞的栅极大致上包括双栅极结构，双栅极结构包括一控制栅极以及一浮接的栅极，其中浮接的栅极是夹置于两个介电层之间，以捕捉载子(例如电子)，以编程记忆胞。

快闪记忆体装置可接着被分为NOR或NAND快闪记忆体装置。虽然NOR快闪记忆体具有它的好处，但NAND快闪记忆体典型地可以提供较快的编程以及擦除速度，这大部分是因为其具有串联结构(serialized structure)，借此可在记忆胞的串列上实施编程以及擦除操作。

尽管现存的NAND快闪记忆体具有这些优点，半导体工业越来越朝向更小且更具有性能的电子装置发展。为了在减小这类装置的尺寸的同时维持或改进它们各自的性能，装置内的元件的尺寸以及这些元件之间的距离必须被减小。

关于NAND快闪记忆体装置的问题在于维持记忆胞的性能与各自的功能阻碍了尺寸的减小。举例来说，所选晶体管与触点(contact)的传统串列高度已逐渐成为减小记忆胞尺寸的规模的障碍。因为减小字元线与源极线之间的距离会造成泄漏的问题，已证明不易到达这些尺寸。关于这方面，来自接地选择线(ground select line,GSL)的栅极引发漏极漏(Gate-Induced Drain Leakage,GIDL)电流可以造成对于邻近高临界电压的记忆胞的热电子(hot electron,hot-E)干扰。因此，边缘字元线经常经历此干扰。

由此可见，本发明所属技术领域对于减小NAND快闪记忆体装置的尺寸，并同时降低热电子对边缘字元线干扰的可能性仍然有需求。

发明内容

本发明的目的在于，提供一种能够同时减小半导体装置的尺寸以及避免边缘字元线热电子干扰的尺寸减小的半导体装置及其制造方法与操作方法,所要解决的技术问题是使其自包括多个区块的串列移除接地选择线(GSLs)从而能够减小半导体装置的尺寸，同时能够降低易受热电子干扰的边缘字元线的数目。

本发明的另一目的在于，提供一种能够同时减小芯片的尺寸以及避免边缘字元线热电子干扰的尺寸减小的半导体装置及其制造方法与操作方法,所要解决的技术问题是使其使用空间(space)和/或虚设(dummy)字元线以防止在一区块中实施的操作干扰邻近区块的字元线,借此使用以编程、擦除或读取记忆胞功能的操作良好，边缘字元线的干扰被减轻，并且可以实质上减小半导体装置的尺寸。

本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种尺寸减小的半导体装置，其包括一基板以及多个区块,此多个区块形成一串列，其中各个区块是设置于基板上且包括配置于基板上的多条字元线。该串列还包括：一单一的接地选择线，与该串列关联,且配置于该串列的该些区块的一侧，及单一的串列选择线，与该串列关联,且配置于该串列的该些区块的另一侧。此尺寸减小的半导体装置可包括快闪记忆体，且特别是可包括NAND快闪记忆体。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的尺寸减小的半导体装置，其中此多个区块的字元线定义将串列中的各个区块与其相邻区块分离的间隙。

前述的尺寸减小的半导体装置，其中在该串列的该些区块中的两相邻区块之间的间隙配置有虚设字元线。

前述的尺寸减小的半导体装置，其中该虚设字元线是浮接的(floating)虚设字元线。

前述的尺寸减小的半导体装置，其中该虚设字元线具有偏压。

前述的尺寸减小的半导体装置，其中该虚设字元线是接地连接。

前述的尺寸减小的半导体装置，其中该虚设字元线包括多条字元线。

本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种尺寸减小的半导体装置的制造方法。此方法包括提供一基板，以及设置多个区块于基板上，以形成一串列，其中此多个区块的各个区块包括配置于基板上的多条字元线。此方法还包括形成与串列关联的一单一的接地选择线，其中此一单一的接地选择线是配置于此多个区块的一侧，并形成与串列关联的一单一的串列选择线，其中此一单一的串列选择线是配置于此多个区块的另一侧。可在此多个区块的相对的两侧上分别配置此接地选择线以及此串列选择线。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的尺寸减小的半导体装置的制造方法，其中设置多个区块于基板上的步骤包括：以此多个区块的字元线定义将串列中的各个区块与其相邻区块分离的间隙。

前述的尺寸减小的半导体装置的制造方法，还包括在分离多个区块中的两个相邻区块的间隙设置虚设字元线。

前述的尺寸减小的半导体装置的制造方法，其中该虚设字元线是浮接的虚设字元线。

前述的尺寸减小的半导体装置的制造方法，其中该虚设字元线具有偏压。

前述的尺寸减小的半导体装置的制造方法，其中该虚设字元线是接地连接。

前述的尺寸减小的半导体装置的制造方法，其中该虚设字元线包括多条字元线。

本发明的目的及解决其技术问题另外再采用以下技术方案来实现。依据本发明提出的一种尺寸减小的半导体装置的操作方法。其包括：自形成串列的多个区块中选择一第一区块，并于所选的区块上实施一操作。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的操作方法，其中该操作包括擦除操作，其中施加偏压至所选区块的多条字元线上，以擦除储存于所选区块的多个记忆胞中的数据，该偏压并不施加至虚设字元线。

前述的操作方法，其中该运作包括编程操作，其中施加偏压是至所选区块的多条字元线上，以编程所选区块的多个记忆胞，该偏压并不施加至虚设字元线。

前述的操作方法，其中该操作包括读取操作，施加一导通电压(pass voltage)至虚设字元线。

本发明与现有技术相比具有明显的优点和有益效果。借由上述技术方案，本发明尺寸减小的半导体装置及其制造方法与操作方法至少具有下列优点及有益效果：本发明能够同时减小半导体装置的尺寸以及避免边缘字元线热电子干扰。其通过自包括多个区块的串列移除接地选择线(GSLs)从而能够减小半导体装置的尺寸，同时能够降低易受热电子干扰的边缘字元线的数目。并且通过使用空间(space)和/或虚设(dummy)字元线可以防止在一区块中实施的操作干扰邻近区块的字元线，借此使用以编程、擦除或读取记忆胞功能的操作良好，边缘字元线的干扰被减轻，并且可以实质上减小半导体装置的尺寸。

综上所述，本发明是有关于一种尺寸减小的半导体装置及其制造方法与操作方法。该半导体装置，包括一基板以及多个区块，此多个区块形成一串列。各个区块是位于基板上且包括配置于基板上的多条字元线。串列包括一单一的接地选择线，配置于此多个区块的一侧，及一单一的串列选择线是配置于此多个区块的另一侧。在一些实施例中，此多个区块的字元线定义将串列中的各个区块与其相邻区块分离的间隙。并可在串列的区块之间的各个间隙配置一或多条虚设字元线。本发明同时还提供了的一种此半导体装置的制造方法及操作方法。借此本发明能够同时减小半导体装置的尺寸及避免边缘字元线热电子干扰。本发明在技术上有显著的进步，并具有明显的积极效果,诚为一新颖、进步、实用的新设计。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图,详细说明如下。

附图说明

图1是传统的快闪记忆体装置的俯视图。

图2是依照本发明实施例的允许降低串列高度的半导体装置的改进的俯视图。

图3是依照本发明实施例的尺寸减小的半导体装置的俯视图。

图4至图6是依照本发明实施例的使用尺寸减小的半导体装置实施示范性操作的俯视图。

图7是制造依照本发明实施例的尺寸减小的半导体装置的流程图。

102：字元线

102d：虚设字元线

102e：边缘字元线

104：位元线

106：源极线

108：串列选择线

110：接地选择线

112：高度

202：间隙

302：高度

402、502、602、BLK_n、BLK_n+1：区块

702、704、706、708：步骤

具体实施方式

为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效,以下结合附图及较佳实施例，对依据本发明提出的尺寸减小的半导体装置及其制造方法与操作方法其具体实施方式、结构、方法、步骤、特征及其功效，详细说明如后。

有关本发明的前述及其他技术内容、特点及功效，在以下配合参考图式的较佳实施例的详细说明中将可清楚的呈现。为了方便说明,在以下的实施例中，相同的元件以相同的编号表示。

如在此所使用的，“非易失性记忆体”指即使自记忆体移除电能的提供仍能够储存数据的半导体装置。非易失性记忆体包括但不限于掩膜只读记忆体(Mask Read-OnlyMemory)、可编程只读记忆体(Programmable Read-Only Memory)、可擦除可编程只读记忆体(Erasable Programmable Read-Only Memory)、电子式可擦除可编程只读记忆体(Electrically Erasable Programmable Read-Only Memory)以及快闪记忆体。

如在此所使用的，“基板”可包括任何在下方的在其上可形成装置、电路、磊晶层或半导体的材料。大致上，基板可用以定义位于半导体装置下方或甚至形成半导体装置的基底层的层。基板可包括硅、掺杂硅、锗、硅锗、半导体化合物或其他半导体材料的其中之一或任何组合。

现在请参阅图1所示，是传统的快闪记忆体装置的俯视图。图1的半导体装置包括多个区块(虽然以类似的配置可附加额外的区块至半导体装置，但在此实施例中只显示两个区块BLK_n以及BLK_n+1)。各个区块包括多条字元线102，与多条位元线104相交。记忆胞是位于各个交点，记忆胞包括栅极、漏极、源极以及被定义在介于漏极与源极之间的通道。如前面所述，各个记忆胞的栅极是连接至字元线，漏极是连接至位元线，且源极是连接至设置于相邻区块BLKn与BLKn+1之间的源极线106，区块BLKn与BLKn+1是连接至共同接地。如进一步于图1中所示，各个区块具有对应的串列选择线108以及接地选择线110。

使用此传统的半导体构造，两个区块的串列具有对应的高度112。然而，为了减小整体半导体装置的尺寸，各个区块的组成元件必须减小尺寸和/或处于彼此较靠近的关系。然而，如前面所述，把字元线与串列选择线以及接地选择线设置于较靠近的位置，会使得边缘字元线的热电子干扰的可能性较大。关于这方面，因为边缘字元线102e以及串列选择线与接地选择线各自的通道电压之间的电位差，可能产生影响边缘字元线的横向电场。特别是，此电场可在边缘字元线102e产生热电子，热电子可能被注入与沿着边缘字元线的记忆胞关联的数据层。边缘字元线102e可能因此被不适当地编程。与此类似，把区块设置于较靠近彼此的位置，编程以及擦除操作也可能将附随的干扰引导至相邻区块的边缘字元线102e。因此，存在对于能够减小半导体装置的尺寸并同时避免这些干扰问题的串列配置的需求。

图2是依照本发明实施例的允许降低串列高度的半导体装置的改进的俯视图。图2也描述了两个区块BLK_n以及BLK_n+1，但是它们的配置已经与图1所示的配置方式不同。关于这方面，图2绘示源极线106已被移至相邻区块的一侧，且仅提供单一的串列选择线108以及单一的接地选择线110。如此一来，使用相同串列高度112会提供相连区块之间的间隙202。提供这样大的间隙202可以降低对于这些区块中的一个区块的由实施于其他区块的编程或擦除操作所造成的干扰的可能性。此外，因为仅使用单一的串列选择线108以及单一的接地选择线110,所以仅有一条边缘字元线120e与串列选择线108关联,且仅有一条边缘字元线120e与接地选择线110关联。因此,尽管图1所示的传统半导体装置包括四条易受热电子干扰的边缘字元线120e,图2中所示的改进的半导体装置仅包括两条边缘字元线120e。因此，除了在相邻区块之间提供大的间隙，图2的半导体装置还具有较少的易受热电子干扰的字元线。应该注意的是，虽然图2绘示串列仅具有两个区块BLK_n以及BLK_n+1，但可加入任何数目的额外的区块至串列。

现在请参阅图3所示，是依照本发明实施例的尺寸减小的半导体装置的俯视图。图3中所示的半导体装置是对于图2中所示的半导体装置的进一步改进。图3的半导体装置移动相邻区块更靠近在一起，并使用一或多条虚设字元线102d分离它们，而不是简单地在串列的相邻区块之间制造间隙202。虽然图3中绘示两条虚设字元线，在一些实施例中，可有更多或更少条在串列中分离相邻区块的虚设字元线102d。虽然在此图式中相邻区块是较靠近在一起，但虚设字元线102d阻止了一个区块中借由实施操作于其相邻区块上所受到的干扰。

在一实施例中，虚设字元线是浮接的，且虚设字元线的阻抗以及相邻区块之间的距离产生足够的缓冲以减轻电位干扰。在另一实施例中，提供具有偏压的虚设字元线，此偏压可干扰任何可能在操作过程中促使热电子干扰的横向电场。在又一实施例中，虚设字元线是接地连接，这使得在热电子能够自一个区块通过虚设字元线102d移动至其相邻区块之前，自电路移除热电子。如上所述，虚设字元线可包括多条字元线。

在各个例子中，虽然移动相邻区块更靠近在一起，一或多条虚设字元线102d的存在允许完全的编程、擦除以及读取功能。因此，如图3中所示，因为两个区块串列高度自如图1以及图2中所示的半导体装置中的高度112减少至降低的串列高度302，半导体装置的尺寸可以显著的幅度减小。

应该注意的是，虽然图3绘示的串列仅具有两个区块BLK_n以及BLK_n+1,但可加入任何数目的额外的区块至串列。尤其是，当与图1中所示的传统的装置比较时，提供至如图3所示的配置的串列的各个额外的区块将产生更大程度的效率，这是因为当随着各个额外的区块加入多条字元线时,没有新的串列选择线108或接地选择线110加入，因此对于加入至半导体装置的各个区块，相比较于依照图1或图2配置的装置的整体串列高度,具有如图3所示的配置的装置的整体串列高度是以较小的幅度增加。

图4至图6是依照本发明实施例的使用尺寸减小的半导体装置实施示范性操作的俯视图。

图4是绘示其中使用虚设字元线102d以避免一个所选区块中由实施擦除运作在所选区块相邻区块上所造成的干扰的一实施例。关于这方面,选择区块402来擦除。此运作可施加偏压至所选区块的记忆胞。尤其是,即使当偏压施加至所选区块，虚设字元线与串列的未被选择的区块浮接。

图5是绘示其中使用虚设字元线102d在实施编程操作于所选区块上的一实施例。关于这方面，选择区块502来编程。尤其是，虚设字元线102d不需要与记忆胞关联，并且因此可不会被编程。

图6是绘示其中使用虚设字元线102d在实施读取操作于所选区块上的一实施例。在此范例中，选择区块602被读取。此操作可施加导通电压至串列的未被选择的字元线。关于这方面，借由建立较低的电压至被选择的字元线以及建立导通电压至所有其他字元线，读取操作辨识一记忆胞是否含有被捕捉的电子。因此，除了所有未被选择的字元线之外，导通电压还施加至虚设字元线。

现在请参阅图7所示，是制造依照本发明实施例的半导体装置的流程图。在步骤702中，提供一基板。在步骤704中，设置多个区块于基板上，以形成一串列，其中此多个区块的各个区块包括配置于基板上的多条字元线。在该串列的该些区块中两个相邻区块之间设有虚设字元线。在一些实施例中，虚设字元线与该些字元线之间不需有任何差异，然而在其他实施例中，虚设字元线可连接至共同接地或电压源。在步骤706中，形成与串列关联的一单一的接地选择线，其中此一单一的接地选择线是配置于多个区块的一侧。最后，在步骤708中，形成与串列关联的一单一的串列选择线,其中此一单一的串列选择线是配置于多个区块的另一侧。

因此，如上面所述，本发明提供的非易失性半导体装置、其制造方法以及其操作方法，能够减小半导体装置的尺寸并且避免边缘字元线的热电子干扰。此外，使用具有实质上尺寸减小的半导体装置，用以编程、擦除或读取记忆胞功能的操作良好。如前面所述，位于相邻区块之间的虚设字元线的数目不是固定的，且在不同的实施例中可包括不同数目的虚设字元线。关于这方面，在一些实施例中没有使用虚设线路，而间隙202可为足够的。再者，虽然为了简化，在串列中仅绘示两个相邻区块，如本发明的所有方面，可使用任何数目的区块与本发明的实施例连结。在一些实施例中，虚设字元线可包括任何适宜的技术，并且不限于任何特定的材料和/或结构。最后，虽然本发明的一些实施例包括NAND快闪记忆体装置，本发明的实施例也可用于其他非易失性半导体装置，如NOR快闪记忆体或其类似物。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明,任何熟悉本专业的技术人员,在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (8)

1.一种尺寸减小的半导体装置，其特征在于，其包括：

一基板；

多个区块，形成一串列，其中各个区块是设置于该基板上，且各个区块包括配置于该基板上的多条字元线；

一单一的接地选择线，与该串列关联，其中该单一的接地选择线是配置于该些区块的一侧；以及

一单一的串列选择线，与该串列关联，其中该单一的串列选择线是配置于该些区块的另一侧；

其中，在位于该串列的该些区块中的两相邻区块之间的间隙配置有虚设字元线，该虚设字元线是浮接。

2.根据权利要求1所述的尺寸减小的半导体装置，其特征在于，其中该些区块的该些字元线定义将该串列中的各个区块与其相邻区块分离的间隙。

3.一种尺寸减小的半导体装置的制造方法，其特征在于，其包括以下步骤：

提供一基板；

设置多个区块于该基板上，以形成一串列，其中该些区块中的各个区块包括配置于该基板上的多条字元线；

形成与该串列关联的一单一的接地选择线，其中该单一的接地选择线是配置于该些区块的一侧；以及

形成与该串列关联的一单一的串列选择线，其中该单一的串列选择线是配置于该些区块的另一侧；

设置虚设字元线于分离该串列的该些区块中的两相邻区块的间隙，其中该虚设字元线是浮接。

4.根据权利要求3所述的尺寸减小的半导体装置的制造方法，其特征在于，其中设置该些区块于该基板上的步骤包括：以该些区块的该些字元线定义将该串列中的各个区块与其相邻区块分离的间隙。

5.一种根据权利要求1所述的尺寸减小的半导体装置的操作方法，其特征在于，其包括：

选择形成该串列的该些区块中的一第一区块；以及

实施一操作于所选的该第一区块。

6.根据权利要求5所述的操作方法，其特征在于，其中该操作包括一擦除操作，且其中一偏压是施加至所选的该第一区块的该些字元线上，以擦除储存于所选的该第一区块的多个记忆胞中的数据，该偏压并不施加至该虚设字元线。

7.根据权利要求5所述的操作方法，其特征在于，其中该操作包括一编程操作，且其中一偏压是施加至所选的该第一区块的该些字元线上，以编程所选的该第一区块的多个记忆胞，该偏压并不施加至该虚设字元线。

8.根据权利要求5所述的操作方法，其特征在于其中该操作包括一读取操作，且其中施加一导通电压至该虚设字元线。