KR20090090602A - 워드 라인 저항을 감소시킬 수 있는 상 변화 메모리 장치 - Google Patents

워드 라인 저항을 감소시킬 수 있는 상 변화 메모리 장치 Download PDF

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KR20090090602A
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Abstract

워드 라인 저항을 감소시킬 수 있는 상 변화 메모리 장치가 개시된다. 본 발명의 실시예에 따른 반도체 메모리 장치의 메인 워드 라인들은 서브 워드 라인들과 다른 레이어에 n회 구부러진 형상으로 구비된다. 그리고, 본 발명의 실시예에 따른 반도체 메모리 장치의서브 워드 라인들은 각각, 서브 워드 라인 디코더가 구비되는 영역에서 메인 워드 라인이 서브 워드 라인 디코더와 연결되도록 임의의 길이로 절단된다. 이때, 본 발명의 실시예에 따른 반도체 메모리 장치는 절단되는 서브 워드 라인을 연결하기 위한 점프 컨택들을 더 구비한다. 본 발명에 따른 상 변화 메모리 장치는 메인 워드 라인과 이에 연결되는 서브 워드 라인이 구비되는 레이어를 달리하는 상 변화 메모리 장치에서, 메인 워드 라인을 여러 번 구부려 메인 워드 라인이 서브 워드 리인 디코더의 트랜지스터와 연결되기 위한 점프 컨택의 개수를 각 서브 워드 라인마다 동일하게 함으로써, 워드 라인에 기생하는 저항 성분을 감소시켜 센싱 마진을 증가시키고 전력 소모를 줄일 수 있는 장점이 있다.

Description

워드 라인 저항을 감소시킬 수 있는 상 변화 메모리 장치{Phase-change Random Access Memory capable of reducing noise on wordline}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 메인 워드 라인과 이에 연결되는 서브 워드 라인이 구비되는 레이어를 달리하는 상 변화 메모리 장치에서, 메인 워드 라인(또는 글로벌 워드 라인)이 서브 워드 리인 디코더의 트랜지스터와 연결되기 위한 점프 컨택(contact)의 개수를 각 서브 워드 라인(또는 로컬 워드 라인)마다 동일하게 하거나, 메인 워드 라인을 여러 번 구부려진 형상으로 구비하여, 워드 라인에 기생하는 저항 성분을 감소시킴으로써, 센싱 마진을 증가시키고 전력 소모를 줄일 수 있는 상 변화 메모리 장치에 관한 것이다.
PRAM(Phase-change Random Access Memory)은 온도 변화에 대응되는 상 변화에 따라 저항이 변화되는 GST(Ge-Sb-Te)와 같은 물질(이하, 상 변화 물질이라 한다)을 이용하여 데이터를 저장하는 비휘발성 메모리이다. PRAM은 DRAM의 모든 장점과 더불어, 비휘발성 및 저전력소비 특성을 가지므로, 차세대 메모리로 인식되고 있다.
도 1은 상 변화 메모리 장치의 단위 셀(C)에 대한 등가 회로도이다.
도 2는 도 1의 상 변화 물질(GST)을 포함하는 기억 소자(ME)의 단면도이다.
도 1 및 도 2를 참조하면, 상 변화 메모리 장치의 단위 셀(C)의 기억 소자와 P-N 다이오드(D)를 구비한다. 비트 라인(BL)에는 상 변화 물질(GST)이 연결되고 상 변화 물질(GST)은 다이오드(D)의 P-정션(Junction)에, 워드 라인(WL)은 N-정션(Junction)에 연결된다. 다만, 상 변화 메모리 장치는 도 1에 도시된 다이오드(D)가 아닌, 상 변화 물질(GST)에 연결되는 트랜지스터(미도시)를 구비할 수도 있다.
기억 소자(ME)는 상 변화 물질(GST)을 구비한다. 상 변화 메모리 장치의 셀(C)의 상 변화 물질(Ge-Sb-Te)은 온도 및 가열시간에 따라 상 변화 물질을 결정화하거나 비결정화시킴으로써 정보를 저장한다. 상 변화 물질의 상 변화를 위해서 일반적으로 900℃이상의 고온이 필요하며, 이는 상 변화 메모리 셀에 흐르는 전류를 이용한 주울 열(Joule Heating)에 의하여 얻게 된다.
기억 소자(ME)의 하부 전극(BEC)으로 상기와 같이 생성된 전류가 공급되면, 이에 대응하여 상 변화 물질(GST)의 하부 전극(BEC)과의 접촉 부위인 PGM의 부피 및 상태가 달라진다. 이러한 PGM의 변화는 상 변화 물질(GST)의 결정 상태를 결정한다.
도 3은 도 1 및 도 2의 상 변화 물질(GST)의 특성을 나타내는 그래프이다. 이때, 도 3의 도면 부호 "CON1"은 상 변화 물질이 비결정화 상태로 되기 위한 조건을 나타내며, "CON0"은 결정화 상태로 되기 위한 조건을 나타낸다. 도 1 내지 도 3을 참조하여, 상 변화 메모리 장치에서의 기입 동작 및 독출 동작을 설명한다.
먼저, 기입 동작을 살펴본다. 정보 "1"을 저장하기 위하여, 상 변화 물질(GST)을 용융점(Melting Temperature)(TMP2) 이상으로 가열한 뒤(t1) 급속히 냉각시키면, 상 변화 물질(GST)이 비결정화(Amorphous) 상태로 되다. 이러한 비결정화 상태가 정보 "1"로 정의된다. 이 상태를 리셋(Reset) 상태라고도 한다. 정보 "0"을 저장하기 위해서는, 상 변화 물질을 결정화 온도(Crystallization Temperature)(TMP1) 이상으로 가열하여 일정 시간 동안 유지한 뒤(t2) 서서히 냉각시킨다. 이때, 상 변화 물질이 결정화 상태로 되는데, 이러한 상태가 정보 "0"으로 정의된다. 이를 셋(Set) 상태라고도 한다.
다음으로 독출 동작을 살펴본다. 대응되는 비트 라인(BL)과 워드 라인(WL)의 선택에 의해 독출하고자 하는 메모리 셀(C)이 선택된다. 선택된 메모리 셀(C)로 독출 전류를 공급하여, 상 변화 물질(GST)의 저항 상태에 따른 전압 변화의 차이로서 "1"과 "0"을 구분한다.
그런데, 선택된 메모리 셀(C)에 대한 기입 또는 독출 동작을 수행함에 있어 워드 라인(WL)에 도 1과 같은 기생 저항 성분(R)이 존재하는 경우, 센싱 마진이 감소하거나 기입 또는 독출을 위해 요구되는 셀 전류가 커질 수 있다. 워드 라인(WL)에 존재하는 저항 성분(WL)은 여러 요인에 의해 좌우될 수 있다.
이하에서는 워드 라인 저항 성분이 증가하는 요인 중 하나인 메인 워드 라인과 서브 워드 라인 드라이버와의 점프 컨택에 의한 워드 라인 저항 성분의 증가에 대하여 설명한다.
도 4는 메인 워드 라인과 서브 워드 라인이 동일한 레이어 상에 배치되는 상 변화 메모리 장치를 나타내는 도면이다.
도 4를 참조하면, 메인 워드 라인들(MWL0, MWL1)은 각각 대응되는 8개의 서브 워드 라인들(SWL0 ~ SWL7, SWL8 ~ SWL15)과 동일한 레이어(layer)에 배치된다. 따라서, 메인 워드 라인들(MWL0, MWL1)이 배치되는 영역(ARE1)의 메모리 셀들에 데이터를 저장할 수 없게 된다. 즉, 메인 워드 라인들(MWL0, MWL1)이 배치되는 영역(ARE1)에 존재하는 셀들은 더미 셀(dummy cell)이 된다.
이와 같은 더미 셀이 발생하는 문제를 해결하기 위해, 메인 워드 라인들이 각각 대응되는 서브 워드 라인들과 다른 레이어에 배치되는 상 변화 메모리 장치가 구현될 수 있다. 이렇게, 메인 워드 라인과 서브 워드 라인의 레이어를 달리하는 경우, 메인 워드 라인은 서브 워드 라인 디코더(미도시)와 연결되기 위하여 점프 컨택을 구비하여야 한다.
그런데, 이와 같은 점프 컨택들이 특정 서브 워드 라인에 집중되어 구비되면, 해당 서브 워드 라인에서의 저항 성분이 증가하는 문제가 발생한다.
본 발명이 이루고자하는 기술적 과제는 워드 라인에 기생하는 저항 성분을 감소시켜, 센싱 마진을 증가시키고 전력 소모를 줄일 수 있는 상 변화 메모리 장치를 제공하는 것에 있다.
상기 기술적 과제를 해결하기 위한 본 발명의 실시예에 따른 반도체 메모리 장치는 서브 워드 라인들, 메인 워드 라인들 및 서브 워드 라인 디코더들을 구비한다.
서브 워드 라인들은 제 1 레이어에 배치된다. 메인 워드 라인들은 제 2 레이어에 배치되고, 각각 상기 서브 워드 라인들 중 대응되는 서브 워드 라인들과 연결된다. 서브 워드 라인 디코더들은, 각각 대응되는 서브 워드 라인들 및 메인 워드 라인과 연결되어, 연결하고 있는 서브 워드 라인들 중 외부 어드레스에 대응되는 서브 워드 라인을 활성화한다.
상기 서브 워드 라인들은 각각, 상기 서브 워드 라인 디코더가 구비되는 영역에서 상기 메인 워드 라인이 상기 서브 워드 라인 디코더와 연결되도록 임의의 길이로 절단된다. 이때, 상기 반도체 메모리 장치는 절단되는 서브 워드 라인을 연결하기 위한 점프 컨택들을 더 구비한다.
바람직하게는, 상기 제 1 레이어 및 상기 제 2 레이어는 서로 다른 레이어일 수 있다. 또한, 상기 제 1 레이어 및 상기 제 2 레이어는 금속 소재로 구비될 수 있다.
바람직하게는, 상기 서브 워드 라인들은 각각 동일한 개수의 점프 컨택들을 구비할 수 있다. 또한, 상기 서브 워드 라인들의 절단되는 영역이 상기 제 2 레이어에서 연결될 수 있다.
바람직하게는, 상기 메인 워드 라인들 중 적어도 하나 이상의 메인 워드 라인은, n(n은 자연수)회 구부려지는 형상으로 구비될 수 있다. 이때, 상기 n은 상기 메인 워드 라인들 각각에 연결되는 서브 워드 라인의 개수에 대응될 수 있다.
바람직하게는, 상기 메인 워드 라인이 순차적으로 배치되는 제 1 내지 제 m(m은 자연수) 서브 워드 라인들과 연결된다고 할 때, 상기 메인 워드 라인들 중 적어도 하나 이상의 메인 워드 라인은, 상기 제 1 서브 워드 라인부터 제 m 서브 워드 라인까지 순차적으로 하강하는 계단 형상으로 구비될 수 있다.
또는, 상기 메인 워드 라인들 중 적어도 하나 이상의 메인 워드 라인은, 상기 제 m 서브 워드 라인부터 제 1 서브 워드 라인까지 순차적으로 승강하는 계단 형상으로 구비될 수 있다.
바람직하게는, 상기 반도체 메모리 장치는 상 변화 메모리 장치일 수 있다.
상기 기술적 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 반도체 메모리 장치는, 제 1 레이어에 배치되는 서브 워드 라인들 및 제 2 레이어에 배치되고 각각 상기 서브 워드 라인들 중 대응되는 서브 워드 라인들과 연결되는 메인 워드 라인들을 구비한다.
이때, 상기 메인 워드 라인들 중 적어도 하나 이상의 메인 워드 라인은 n회 구부려지는 형상으로 구비된다.
본 발명에 따른 상 변화 메모리 장치는 메인 워드 라인과 이에 연결되는 서브 워드 라인이 구비되는 레이어를 달리하는 상 변화 메모리 장치에서, 메인 워드 라인을 여러 번 구부려 메인 워드 라인이 서브 워드 리인 디코더의 트랜지스터와 연결되기 위한 점프 컨택의 개수를 각 서브 워드 라인마다 동일하게 함으로써, 워드 라인에 기생하는 저항 성분을 감소시켜 센싱 마진을 증가시킬 수 있는 장점이 있다.
나아가, 본 발명에 따른 상 변화 메모리 장치는 상 변화 메모리 셀로의 기입 또는 독출 동작 시에 셀에 공급해야 하는 전류량을 줄일 수 있어, 전력의 낭비를 방지할 수 있는 장점이 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명이 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 5는 본 발명의 실시예에 따른 반도체 메모리 장치를 나타내는 도면이다.
도 5를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치(500)는 상 변화 메모리 장치일 수 있다. 본 발명의 실시예에 따른 반도체 메모리 장치(500)는 도 5에 도시되는 바와 같이, 서브 워드 라인들(SWL0 ~ SWL7), 메인 워드 라인들(MWL0 ~ MWL2) 및 서브 워드 라인 디코더들(SWD0 ~ SWD2)을 구비한다.
하나의 메인 워드 라인에는 복수개의 대응되는 서브 워드 라인들이 연결된다. 예를 들어, 도 1의 반도체 메모리 장치(500)에서, 제 1 메인 워드 라인(MWL0)은 제 1 내지 제 8 서브 워드 라인들(SWL0 ~ SWL7)과 연결된다.
이때, 서브 워드 라인들(SWL0 ~ SWL7)은 제 1 레이어에 배치된다. 메인 워드 라인들(MWL0 ~ MWL2)은 제 2 레이어에 배치된다. 바람직하게는, 제 1 레이어 및 제 2 레이어는 금속 소재의 레이어로서 서로 다른 층에 구비될 수 있다.
예를 들어, 서브 워드 라인들(SWL0 ~ SWL7)은 제 2 금속층(M2)에 배치되고, 메인 워드 라인들(MWL0 ~ MWL2)은 제 3 금속층(M3)에 배치될 수 있다.
이렇듯, 본 발명의 실시예에 따른 반도체 메모리 장치는 서브 워드 라인과 메인 워드 라인이 서로 다른 층에 구비됨으로써, 도 4와 같은 더미 셀이 발생하는 문제를 해결할 수 있다.
계속해서 도 5를 참조하면, 서브 워드 라인 디코더들(SWD0 ~ SWD2)은, 각각 대응되는 서브 워드 라인들 및 메인 워드 라인과 연결되어, 연결하고 있는 서브 워드 라인들 중 외부 어드레스(미도시)에 대응되는 서브 워드 라인을 활성화한다. 이때, 서브 워드 라인 디코더들(SWD0 ~ SWD2)은 메인 워드 라인과 다른 레이어에 구비될 수 있다.
따라서, 서브 워드 라인 디코더들(SWD0 ~ SWD2)이 메인 워드 라인들(MWL0 ~ MWL2)과 연결하기 위한 컨택(CT2)이 필요하다. 그런데, 전술한 바와 같이, 서브 워드 라인 디코더들(SWD0 ~ SWD2)은 서브 워드 라인들(SWL0 ~ SWL7)과도 연결된다. 이에 대해, 더 자세히 설명한다.
도 6은 도 5의 반도체 메모리 장치를 더 자세히 나타내는 회로도이다.
도 5 및 도 6을 참조하면, 서브 워드 라인(SWL)은 서브 워드 라인 디코더의 선택 수단(ST)과 연결된다. 이때, 선택 수단은 외부 어드레스에 의해 게이팅되어 연결되는 서브 워드 라인에 기입 또는 독출 전압(또는 전류)을 인가하는 트랜지스터일 수 있다.
그런데, 서브 워드 라인(SWL)과 층을 달리하는 메인 워드 라인(MWL)은 서브 워드 라인 디코더의 선택 수단(ST)과 연결되기 위해서는 서브 워드 라인(SWL)이 존재하는 영역을 거쳐야한다. 따라서, 서브 워드 라인(SWL)은, 서브 워드 라인 디코더(또는 서브 워드 라인 디코더의 선택 수단, ST)가 구비되는 영역에서 메인 워드 라인(MWL)이 서브 워드 라인 디코더(ST)와 연결되도록 임의의 길이로 절단된다.
바람직하게는, 서브 워드 라인(SWL)의 절단된 영역은, 점프 컨택들(CT1) 및 연결선(JL)에 의해 연결된다. 이때, 연결선(JL)은 도 5 및 도 6에 도시되는 바와 같이, 서브 워드 라인(SWL)이 배치되는 제 1 레이어(M2)가 아닌, 메인 워드 라인(MWL)이 배치되는 제 2 레이어(M3)에 위치할 수 있다. 참고로, 도 6에 도시되는 비트 라인(LBLi)은 제 1 레이어(M2) 및 제 2 레이어(M3)와 다른 제 3 레이어(M1)에 구비될 수 있다.
그런데, 상기와 같은 점프 컨택의 존재는 해당 서브 워드 라인의 저항 성분 으로 동작할 수 있다. 전술된 바와 같이, 워드 라인에 존재하는 저항 성분은 반도체 메모리 장치의 센싱 마진을 떨어뜨리는 등의 문제를 야기한다.
또한, 본 발명의 실시예에 따른 반도체 메모리 장치(500)의 메인 워드 라인들(MWL0 ~ MWL2)은, n(n은 자연수)회 구부려지는 형상으로 구비될 수 있다. 메인 워드 라인이 직선으로 구비되는 경우, 임의의 서브 워드 라인에만 점프 컨택들이 집중된다.
즉, 메인 워드 라인들(MWL0 ~ MWL2)은 점프 컨택들(CT1)이 임의의 서브 워드 라인에 집중되어 구비되는 것을 방지하기 위해, 도 5에 도시되는 바와 같이 여러 번 구부려지는 형상으로 구비되어, 본 발명의 실시예에 따른 반도체 메모리 장치의 서브 워드 라인들이 동일한 개수의 점프 컨택들을 구비할 수 있도록 한다.
이렇듯, 본 발명의 실시예에 따른 반도체 메모리 장치는 메인 워드 라인과 이에 연결되는 서브 워드 라인이 구비되는 레이어를 달리하는 상 변화 메모리 장치에서, 메인 워드 라인을 여러 번 구부려 메인 워드 라인이 서브 워드 리인 디코더의 트랜지스터와 연결되기 위한 점프 컨택이 여러 개의 서브 워드 라인들에 분산되어 분포되도록 한다.
따라서, 본 발명의 실시예에 따른 반도체 메모리 장치는 구비되는 점프 컨택의 개수를 각 서브 워드 라인마다 동일하게 함으로써, 워드 라인에 기생하는 저항 성분을 감소시켜 센싱 마진을 증가시키고, 기입 또는 독출에 요구되는 셀 전류를 줄임으로써 전력 소모를 줄일 수 있다.
메인 워드 라인들의 다양한 형상들에 대한 실시예들이 도 7 내지 도 10에 도 시된다.
구체적으로 살펴보면, 메인 워드 라인(예를 들어, MWL0)은 도 7에 도시되는 바와 같이, 제 8 서브 워드 라인(SWL)부터 제 1 서브 워드 라인(SWL)까지 순차적으로 승강하는 계단 형상으로 구비될 수 있다.
또는, 메인 워드 라인(예를 들어, MWL0)은, 도 8에 도시되는 바와 같이, 제 1 서브 워드 라인(SWL)부터 제 8 서브 워드 라인(SWL)까지 순차적으로 하강하는 계단 형상으로 구비될 수 있다.
이때, 도 7 및 도 8에 도시된 바와 같이, 반드시 모든 서브 워드 라인들(SWL0 ~ SWL7)과 메인 워드 라인(MWL)이 겹쳐져야 하는 것은 아니다. 마찬가지로, 제 1 서브 워드 라인(SWL) 또는 제 8 서브 워드 라인(SWL)이 반드시 메인 워드 라인(MWL)과 겹쳐져야 하는 것은 아니다.
또한, 본 발명의 실시예에 따른 반도체 메모리 장치는 도 9 및 도 10 등과 같은 다양한 형상의 메인 워드 라인들을 구비할 수 있다. 그러나, 본 발명의 실시예에 따른 반도체 메모리 장치의 메인 워드 라인의 형상은 도 7 내지 도 10에 한정되는 것은 아니다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 좀 더 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 상 변화 메모리 장치의 단위 셀에 대한 등가 회로도이다.
도 2는 도 1의 상 변화 물질을 포함하는 기억 소자의 단면도이다.
도 3은 도 1 및 도 2의 상 변화 물질의 특성을 나타내는 그래프이다.
도 4는 메인 워드 라인과 서브 워드 라인이 동일한 레이어 상에 배치되는 상 변화 메모리 장치를 나타내는 도면이다.
도 5는 본 발명의 실시예에 따른 상 변화 메모리 장치를 나타내는 도면이다.
도 6은 도 5의 상 변화 메모리 장치를 더 자세히 나타내는 회로도이다.
도 7 내지 도 10은 도 5 또는 도 6의 메인 워드 라인의 다양한 형상을 나타내는 도면이다.

Claims (20)

  1. 반도체 메모리 장치에 있어서,
    제 1 레이어에 배치되는 서브 워드 라인들;
    제 2 레이어에 배치되고, 각각 상기 서브 워드 라인들 중 대응되는 서브 워드 라인들과 연결되는 메인 워드 라인들; 및
    상기 제 2 레이어와 다른 레이어에 배치되고, 각각 대응되는 서브 워드 라인들 및 메인 워드 라인과 연결되어, 연결하고 있는 서브 워드 라인들 중 외부 어드레스에 대응되는 서브 워드 라인을 활성화하는 서브 워드 라인 디코더들을 구비하고,
    상기 서브 워드 라인들은 각각,
    대응되는 서브 워드 라인 디코더가 구비되는 영역에서 상기 메인 워드 라인이 상기 서브 워드 라인 디코더와 연결되도록 임의의 길이로 절단되고,
    상기 반도체 메모리 장치는,
    절단되는 서브 워드 라인을 연결하기 위한 점프 컨택들을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 제 1 레이어 및 상기 제 2 레이어는,
    서로 다른 레이어인 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항에 있어서, 상기 제 1 레이어 및 상기 제 2 레이어는,
    금속 소재로 구비되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 1 항에 있어서, 상기 서브 워드 라인들은 각각,
    동일한 개수의 점프 컨택들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 1 항에 있어서, 상기 서브 워드 라인들은 각각,
    상기 절단되는 영역이 상기 제 2 레이어에서 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 메인 워드 라인들 중 적어도 하나 이상의 메인 워드 라인은,
    n(n은 자연수)회 구부려지는 형상으로 구비되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 6 항에 있어서, 상기 n은,
    상기 메인 워드 라인들 각각에 연결되는 서브 워드 라인의 개수에 대응되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 6 항에 있어서,
    상기 메인 워드 라인이 순차적으로 배치되는 제 1 내지 제 m(m은 자연수) 서브 워드 라인들과 연결된다고 할 때,
    상기 메인 워드 라인들 중 적어도 하나 이상의 메인 워드 라인은,
    상기 제 1 서브 워드 라인부터 제 m 서브 워드 라인까지 순차적으로 하강하는 계단 형상으로 구비되는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 6 항에 있어서,
    상기 메인 워드 라인이 순차적으로 배치되는 제 1 내지 제 m(m은 자연수) 서브 워드 라인들과 연결된다고 할 때,
    상기 메인 워드 라인들 중 적어도 하나 이상의 메인 워드 라인은,
    상기 제 m 서브 워드 라인부터 제 1 서브 워드 라인까지 순차적으로 승강하는 계단 형상으로 구비되는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 1 항에 있어서, 상기 반도체 메모리 장치는,
    상 변화 메모리 장치인 것을 특징으로 하는
  11. 반도체 메모리 장치에 있어서,
    제 1 레이어에 배치되는 서브 워드 라인들; 및
    제 2 레이어에 배치되고, 각각 상기 서브 워드 라인들 중 대응되는 서브 워 드 라인들과 연결되는 메인 워드 라인들을 구비하고,
    상기 메인 워드 라인들 중 적어도 하나 이상의 메인 워드 라인은,
    n(n은 자연수)회 구부려지는 형상으로 구비되는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 11 항에 있어서, 상기 제 1 레이어 및 상기 제 2 레이어는,
    서로 다른 레이어인 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 11 항에 있어서, 상기 제 1 레이어 및 상기 제 2 레이어는,
    금속 소재로 구비되는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 11 항에 있어서, 상기 n은,
    상기 메인 워드 라인들 각각에 연결되는 서브 워드 라인의 개수에 대응되는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 14 항에 있어서,
    상기 메인 워드 라인이 순차적으로 배치되는 제 1 내지 제 m(m은 자연수) 서브 워드 라인들과 연결된다고 할 때,
    상기 메인 워드 라인들 중 적어도 하나 이상의 메인 워드 라인은,
    상기 제 1 서브 워드 라인부터 제 m 서브 워드 라인까지 순차적으로 하강하 는 계단 형상으로 구비되는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 14 항에 있어서,
    상기 메인 워드 라인이 순차적으로 배치되는 제 1 내지 제 m(m은 자연수) 서브 워드 라인들과 연결된다고 할 때,
    상기 메인 워드 라인들 중 적어도 하나 이상의 메인 워드 라인은,
    상기 제 m 서브 워드 라인부터 제 1 서브 워드 라인까지 순차적으로 승강하는 계단 형상으로 구비되는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제 11 항에 있어서, 상기 서브 워드 라인들은 각각,
    상기 메인 워드 라인들과 다른 레이어에 구비되고 대응되는 메인 워드 라인 및 서브 워드 라인들과 연결되어 외부 어드레스에 대응되는 서브 워드 라인을 활성화하는 서브 워드 라인 디코더와 상기 메인 워드 라인이 연결되도록 임의의 길이로 절단되고,
    상기 반도체 메모리 장치는,
    절단되는 서브 워드 라인을 연결하기 위한 점프 컨택들을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제 11 항에 있어서, 상기 서브 워드 라인들은 각각,
    동일한 개수의 점프 컨택들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제 11 항에 있어서, 상기 서브 워드 라인들은 각각,
    상기 절단되는 영역이 상기 제 2 레이어에서 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제 1 항에 있어서, 상기 반도체 메모리 장치는,
    상 변화 메모리 장치인 것을 특징으로 하는 반도체 메모리 장치.
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