JP2006514440A - 相変化メモリ装置 - Google Patents

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Abstract

相変化メモリ装置は、半導体基板と、前記半導体基板上に積層形成された、それぞれ相変化により決まる抵抗値をデータとして記憶するマトリクス配列された複数のメモリセル、マトリクスの第１の方向に並ぶ複数のメモリセルの一端を共通接続するビット線及びマトリクスの第２の方向に並ぶ複数のメモリセルの他端を共通接続するワード線を有する複数のセルアレイと、前記半導体基板の前記セルアレイの下に位置するように形成された、前記セルアレイのデータの読み出し及び書き込みを行うための読み出し／書き込み回路と、前記セルアレイが積層されるセル配置領域を区画する前記第１の方向の第１及び第２の境界に沿ってそれぞれ配置されて、隣接する２セルアレイのビット線をそれぞれ前記読み出し／書き込み回路に接続する第１及び第２の垂直配線と、前記セル配置領域を区画する前記第２の方向の第３及び第４の境界の一方に沿って配置されて、前記各セルアレイのワード線を前記読み出し／書き込み回路に接続する第３の垂直配線と、を有する。

Description

この発明は、記憶材料の結晶状態と非晶質状態との間の相変化により決まる抵抗値を不揮発に記憶する、電気的書き換え可能な相変化メモリ装置に関する。
従来より、大容量、多機能な不揮発性半導体メモリとして、ＥＥＰＲＯＭフラッシュメモリが知られている。この種の半導体メモリにおいては、リソグラフィ技術やエッチング技術の進歩により、平面上では最小加工寸法１００ｎｍ以下の微細回路が実現されている。平面上で考える限り、メモリ容量を大きくするには単位面積あたりのセル数を増やすために更に微細化を進めなければならない。しかし、更なる微細化は容易ではない。
微細化を進めることなくメモリ容量を増やすには、複数のメモリチップを積層してパッケージに封入したり、シリコン上でメモリセルアレイを積層して３次元メモリチップとする方法が採られる。しかし従来考えられているセルアレイの積層化は、単純に従来の平面セルアレイを重ねるものであった。この場合、積層数Ｎなら平面セルアレイのＮ倍の容量が得られるものの、アクセスは各層別々であり、複数層のセルの同時アクセスは容易ではなかった。
一方、将来の不揮発性メモリとして有望視される、カルコゲナイドガラスの結晶−非結晶の相転移を利用した相変化メモリが提案されている（例えば、Jpn. J. Appl. Phys. Vol. 39 (2000) PP.6157-6161 Part 1、 NO.11、 November 2000" Submicron Nonvolatile Memory Cell Based on Reversible Phase Transition in Chalcogenide Glasses" Kazuya Nakayama et al 参照）。これは、カルコゲナイドの非晶質状態と結晶状態の抵抗比が１００：１以上と大きいことを利用して、その異なる抵抗値状態を二値データとして記憶する。カルコゲナイドの相変化は可逆的であり、加熱の仕方で変化をコントロールでき、加熱の仕方はこの物質を流れる電流量で制御できる。
この様な相変化メモリを大容量化する場合、セルアレイと読み出し／書き込み回路とを如何に小さいチップ面積に集積するかが重要な技術課題となる。更に、高速のデータ入出力を可能とする読み出し／書き込み回路の設計も重要な技術課題となる。
この発明の一実施の形態による相変化メモリ装置は、半導体基板と、前記半導体基板上に積層形成された、それぞれ相変化により決まる抵抗値をデータとして記憶するマトリクス配列された複数のメモリセル、マトリクスの第１の方向に並ぶ複数のメモリセルの一端を共通接続するビット線及びマトリクスの第２の方向に並ぶ複数のメモリセルの他端を共通接続するワード線を有する複数のセルアレイと、前記半導体基板の前記セルアレイの下に位置するように形成された、前記セルアレイのデータの読み出し及び書き込みを行うための読み出し／書き込み回路と、前記セルアレイが積層されるセル配置領域を区画する前記第１の方向の第１及び第２の境界に沿ってそれぞれ配置されて、隣接する２セルアレイのビット線をそれぞれ前記読み出し／書き込み回路に接続する第１及び第２の垂直配線と、前記セル配置領域を区画する前記第２の方向の第３及び第４の境界の一方に沿って配置されて、前記各セルアレイのワード線を前記読み出し／書き込み回路に接続する第３の垂直配線と、を有する。
図１は、実施の形態による相変化メモリの基本セルアレイ構成を、３×３セルマトリクスについて示している。複数本のビット線ＢＬが平行に配設され、これと交差して複数本のワード線ＷＬが配設される。これらのワード線ＷＬとビット線ＢＬの各交差部にメモリセルＭＣが配置される。メモリセルＭＣは、可変抵抗素子ＶＲとダイオードＳＤの直列接続回路である。可変抵抗素子ＶＲは、カルコゲナイドにより形成され、その結晶状態と非晶質状態の相転移による抵抗値の大小を二値データとして不揮発に記憶する。
ダイオードＳＤは、好ましくはショットキーダイオードであるが、ＰＮ接合ダイオードをも用いうる。メモリセルＭＣの一端はビット線ＢＬに接続され、他端はワード線ＷＬに接続される。図では、ダイオードＳＤは、ワード線ＷＬ側がアノードになっているが、ワード線ＷＬとビット線ＢＬの電位関係でセルの選択性が得られればよいので、ダイオードＳＤの極性を逆にすること、可変抵抗素子ＶＲとダイオードＳＤの配置を逆にすることもできる。
データは前述のように、各メモリセルＭＣの抵抗素子ＶＲの抵抗値により記憶される。非選択状態では例えば、全てのワード線ＷＬは“Ｌ”レベル、全てのビット線ＢＬは“Ｈ”レベルとする。一例を挙げれば、“Ｈ”レベルを１．８Ｖ、“Ｌ”レベルを０Ｖとする。この非選択状態では、全てのメモリセルＭＣのダイオードＳＤが逆バイアス状態でオフであり、抵抗素子ＶＲには電流は流れない。図１のセルアレイの破線で囲んだ真中のメモリセルＭＣを選択する場合を考えると、選択されたワード線ＷＬを“Ｈ”とし、選択されたビット線ＢＬを“Ｌ”に設定する。この様なパルス駆動により、選択セルでは、ダイオードＳＤが順バイアスになって電流が流れる。
このとき選択セルに流れる電流量は、抵抗素子ＶＲを構成するカルコゲナイドの相によって決まるから、電流量の大小を検知することにより、データの読み出しができる。また、読み出し時に比べて、選択ワード線の“Ｈ”レベル電位を高く、或いは選択ビット線の“Ｌ”レベルを低くすることによって電流量を増やし、この電流によるセル部の加熱を利用して、抵抗素子ＶＲのカルコゲナイドに相転移を生じさせることができる。従って、セルアレイ中特定のセルを選択して、そのセルの情報を書き換えることが可能である。
この様にこの実施の形態のセルアレイでは、アクセスはワード線ＷＬとビット線ＢＬの各々１本の電位レベル設定のみによって行われる。セル選択のためのトランジスタを設けた場合には、セルアレイ内にトランジスタのゲートを選択する信号線が必要になるが、この実施の形態ではその様な信号線は必要がない。またトランジスタに比べてダイオードの構造が簡単であることから、信号線が少なくて済むことと相俟って、セルアレイ構成は簡単になり、セルの高集積化が可能である。
ここまで、基本セルアレイの構成を説明したが、この実施の形態では、基板上に複数のセルアレイが積層された３次元セルアレイ構造を用いる。以下にそのような３次元セルアレイ構造を説明する。
図２及び図３は、４層のセルアレイＭＡ０〜ＭＡ３を積層した３次元（３Ｄ）セルアレイのレイアウトとそのＩ−Ｉ’断面図である。各層セルアレイの対応する部分には、“ａ”、“ｂ”、“ｃ”、“ｄ”を付け、共有部分には“ａｂ”、“ｂｃ”、“ｃｄ”を付けて区別した同じ番号を用いている。シリコン酸化膜等の絶縁膜１１で覆われたシリコン基板１０上に、互いに平行な複数本のビット線（ＢＬ０）１２ａが配列形成される。このビット線１２ａの上に、カルコゲナイド層１３ａからなる可変抵抗素子ＶＲとショットキーダイオードＳＤを積層した柱状のメモリセルＭＣが飛び飛びに配列形成される。これらのメモリセルＭＣの上端をビット線１２ａとは直交する方向に共通接続するワード線（ＷＬ０）１８ａｂが形成されて、第１層セルアレイＭＡ０が構成される。
具体的にメモリセルＭＣは、カルコゲナイド層１３ａ、オーミック電極１４ａ、ｎ＋型シリコン層１５ａ及びｎ型シリコン層１６ａの積層膜をパターニングして形成される。ワード線１８ａｂがショットキーダイオードＳＤのアノード電極となる。メモリセルＭＣの周囲は層間絶縁膜１７で埋められて平坦化される。
なお、より好ましいショットキーダイオードを作るために、ワード線１８ａｂとは別に、ｎ型シリコン層１６ａにショットキー接触する金属膜を形成してもよい。
第２層セルアレイＭＡ１は、第１層セルアレイＭＡ０とワード線（ＷＬ０）１８ａｂを共有して構成される。即ち、ワード線１８ａｂ上に、ｎ型シリコン層１６ｂ、ｎ＋型シリコン層１５ｂ、オーミック電極１４ｂ及びカルコゲナイド１３ｂの積層膜をパターニングして、ショットキーダイオードＳＤと可変抵抗素子ＶＲの積層体である円柱状のメモリセルＭＣが飛び飛びに形成される。そのメモリセルＭＣの配列は、第１層セルアレイＭＡ０と同じである。ワード線１８ａｂとｎ型シリコン層１６ｂの間にショットキー接合が形成される。ワード線１８ａｂと直交する方向に配列されたカルコゲナイド層１３ｂを共通接続するように、ビット線（ＢＬ１）１２ｂｃがパターン形成される。メモリセルＭＣの周囲は層間絶縁膜１９で埋められて平坦化される。
以下、セルアレイＭＡ０、ＭＡ１の積層構造が同様に繰り返されて、第３層セルアレイＭＡ２、第４層セルアレイＭＡ３が積層される。第２層セルアレイＭＡ１と第３層セルアレイＭＡ２の間でビット線（ＢＬ１）１２ｂｃが共有される。また、第３層セルアレイＭＡ２と第４層セルアレイＭＡ３の間でワード線（ＷＬ１）１８ｃｄが共有される。最下層セルアレイＭＡ０のビット線（ＢＬ０）１２ａと最上層セルアレイＭＡ３のビット線（ＢＬ２）１２ｄはそれぞれ、単独に用意されている。
前述のように、メモリセルＭＣを構成するダイオードとしてショットキーダイオードＳＤに代わって、ＰＮ接合ダイオードを用いることも可能である。図３に対応して、ＰＮ接合ダイオードＤｉを用いた３次元セルアレイ構造を示すと、図４のようになる。各層セルアレイのビット線とワード線の交差部に配置されるメモリセルには、ｎ型シリコン層２５とｐ型シリコン層２６のＰＮ接合により構成されたダイオードＤｉが形成されている。それ以外は図３と同様である。
図５は、以上のように構成される３次元セルアレイの３次元的等価回路である。ビット線は相互干渉を防止するために、２本でペアを構成し且つ、各ビット線対の間に他のビット線が挟まれる状態にする。ＢＬ００、／ＢＬ００、ＢＬ０１、／ＢＬ０１、…は、第１層セルアレイＭＡ０のビット線対、ＢＬ１０、／ＢＬ１０、ＢＬ１１、／ＢＬ１１、…は、第２層セルアレイＭＡ１と第３層セルアレイＭＡ２の共有ビット線対、ＢＬ２０、／ＢＬ２０、ＢＬ２１、／ＢＬ２１、…は、第４層セルアレイＭＡ３のビット線対である。また、ＷＬ０（ＷＬ００〜ＷＬ０３）は、第１層セルアレイＭＡ０と第２層セルアレイＭＡ１の共有ワード線であり、ＷＬ１（ＷＬ１０〜ＷＬ１３）は、第３層セルアレイＭＡ２と第４層セルアレイＭＡ３の共有ワード線である。
以上のような３次元セルアレイとして相変化メモリセルが多数集積されると、その特性のばらつきが問題になる。具体的に、カルコゲナイドの相変化を利用するセルのデータ状態は、履歴や環境によって変化する。例えば、データ“０”（高抵抗値状態）を書き込むには、カルコゲナイド層を非晶質部分が多い状態に、データ“１”（低抵抗状態）を書き込むには、カルコゲナイド層を結晶質部分が多い状態に設定するが、そのセルの初期状態は履歴や位置によって異なる。
そこでこの実施の形態では、近接する二つのメモリセルをペアとして、その一方に“０”、他方に“１”という相補データを記憶する。読み出しは、ペアを構成する二つのセルのセル電流の差を検出する。この様にすれば、３次元セルアレイ全体でセルの高抵抗値状態と低抵抗値状態の分布にたとえ一部重なりがある場合でも、確実にセルデータの読み／書きができる。
図５には、代表的に二つのセルペアを示している。セルアレイＭＡ０内で、ワード線ＷＬ００を共有してビット線対ＢＬ００、／ＢＬ００に接続される二つのメモリセルの一方を真値セル（true cell）Ｔ−ｃｅｌｌ０、他方を相補セル（complementary cell）Ｃ−ｃｅｌｌ０として、ペアを構成する。同様に、セルアレイＭＡ１内で、ワード線ＷＬ００を共有してビット線対ＢＬ１０、／ＢＬ１０に接続される二つのメモリセルの一方を真値セルＴ−ｃｅｌｌ１、他方を相補セルＣ−ｃｅｌｌ１として、ペアを構成する。いずれも、真値セルＴ−ｃｅｌｌには、二値データの正論理値が、相補セルＣ−ｃｅｌｌには、負論理値が書き込まれるものとする。第２層、第４層セルアレイＭＡ２、ＭＡ３でも同様である。図５には、各ペアセルの選択時の電流の向きを矢印で示している。
ここまでは、セルアレイ構成を説明したが、この発明においては、上述のような３次元セルアレイが形成されるシリコン基板１０には、予めセルデータの読み書きを行うための読み出し／書き込み回路が形成される。具体的に、３次元セルアレイは、読み出し／書き込み回路に重なる状態で積層される。
図６は、上述した４層の３次元セルアレイとして構成されるセルブロック１００と読み出し／書き込み回路２００の積層状態と両者の間の配線接続関係を模式的に示している。３次元セルアレイは、必要に応じて適当な容量単位で複数のセルブロック１００を構成して、例えばビット線方向に二つ配置される。図示のように、セルブロック１００のデータ読み出し及び書き込みを行う読み出し／書き込み回路２００は、基板１０上のセルブロック１００が積層される領域として定義される矩形のセル配置領域２１０に主要部が収まるように配置される。セル配置領域２１０は、ビット線方向の２つの境界Ａ１、Ａ２と、ワード線方向の２つの境界Ｂ１、Ｂ２により区画される。
第１層セルアレイＭＡ０のビット線群ＢＬ０と第４層セルアレイＭＡ３のビット線群ＢＬ２は、第１の境界Ａ１側に引き出されて、第１の境界Ａ１に沿って配置された垂直配線（即ち、基板に垂直に走る配線）１０１により、読み出し／書き込み回路２００の第１の境界Ａ１に沿って配置されるビット線選択回路２０１に接続される。第２層セルアレイＭＡ１と第３層セルアレイＭＡ２が共有するビット線群ＢＬ１は、第２の境界Ａ２側に引き出されて、同様に垂直配線１０２により、読み出し／書き込み回路２００の第２の境界Ａ２に沿って配置されるビット線選択回路２０２に接続される。
ビット線群ＢＬ０、ＢＬ２が同じ方向に引き出されて垂直配線１０１により共通にビット線選択回路２０１に接続されるのは、これらのビット線群が同時に活性化されることはないためである。即ち、セルアレイＭＡ０、ＭＡ１はワード線ＷＬ０を共有して同時に活性化され、同様に、セルアレイＭＡ２、ＭＡ３はワード線ＷＬ１を共有して同時に活性化される。しかし、セルアレイＭＡ２、ＭＡ３は、ビット線群ＢＬ１を共有しているため、下部セルアレイＭＡ０及びＭＡ１と上部セルアレイＭＡ２及びＭＡ３とが同時に活性化されることはない。ビット線選択回路２０１、２０２は、ビット線デコーダとマルチプレクサ（ＢＬ−ＤＥＣ／ＭＵＸ）である。
ワード線群ＷＬ０、ＷＬ１は、共に第３の境界Ｂ１から引き出されて、それぞれ垂直配線１０３、１０４により、読み出し／書き込み回路２００の中の第３の境界Ｂ１に沿って配置されるワード線選択回路２０８に接続される。ワード線選択回路２０８は、ワード線デコーダとマルチプレクサ（ＷＬ−ＤＥＣ／ＭＵＸ）である。
読み出し／書き込み回路２００の中央部はこれをワード線方向に横切るように入出力データ線や書き込みパルス信号線が配設されるグローバルバス領域２０７となっている。このグローバルバス領域２０７と、二つのビット線選択回路２０１、２０２の間にはそれぞれ、センスアンプ列２０３、２０４が配置される。グローバルバス領域２０７に配設される信号線は二つのセンスアンプ列２０３、２０４で共有される。二つのセンスアンプ列２０３、２０４の各センスアンプはそれぞれ、ローカルバス領域２０５、２０６に配設される信号線を介して、ビット線選択回路２０１、２０２に接続される。従って、ビット線群ＢＬ０、ＢＬ２の中のビット線選択回路２０１で選択されたものが、センスアンプ列２０３に接続され、同様にビット線群ＢＬ１の中のビット線選択回路２０２で選択されたものが、センスアンプ列２０４に接続されることになる。
グローバルバス領域２０７に配設されるデータ線や書き込みパルス信号線は、セル配置領域２１０の第４の境界Ｂ２側から引き出される。そしてこの第４の境界Ｂ２に沿って、書き込みパルスを選択セルに供給するための書き込み回路２０９が配置される。書き込み回路２０９は、後に説明するように、シリコン基板面に形成されるトランジスタ回路部２０９ａと、セルアレイの形成工程を利用して、基板上部にセルアレイと同時に形成されるダイオード回路部２０９ｂにより構成される。
図６で説明したように、セルアレイのビット線及びワード線は、垂直配線１０１〜１０４によって基板１０に形成された読み出し／書き込み回路２００に接続される。これらの垂直配線１０１〜１０４は、実際にはセルアレイの周囲に形成される層間絶縁膜に埋め込まれるコンタクトプラグである。その構造を具体的に、図７及び図８に示す。図７は、セルアレイのビット線に沿った断面でビット線の読み出し／書き込み回路２００への接続状態を示し、図８はワード線に沿った断面でワード線の読み出し／書き込み回路２００への接続状態を示している。
図７及び図８に示すように、読み出し／書き込み回路２００は、必要なトランジスタと、これを覆う層間絶縁膜１１ａ上に形成されたメタル配線を有する。この読み出し／書き込み回路２００上は層間絶縁膜１１ｂで覆われ、この上に４層のセルアレイが積層される。従って、図７、８における層間絶縁膜１１ａ、１１ｂは、図３、４に示した絶縁膜１１に相当する。
セルアレイ領域の境界Ａ１側に引き出されたビット線ＢＬ０、ＢＬ２をビット線選択回路２０１に接続する垂直配線１０１は、図７に示すように、層間絶縁膜１１、１７、１９、２０、２１に埋め込まれたコンタクトプラグ１０１ａ〜１０１ｅにより構成される。同様に、セルアレイ領域の境界Ａ２側に引き出されたビット線ＢＬ１をビット線選択回路２０２に接続する垂直配線１０２は、層間絶縁膜１１、１７、１９に埋め込まれたコンタクトプラグ１０２ａ〜１０２ｃにより構成される。
セルアレイ領域の境界Ｂ１側に引き出されたワード線ＷＬ０をワード線選択回路２０８に接続する垂直配線１０３は、図８に示すように、層間絶縁膜１１、１７に埋め込まれたコンタクトプラグ１０３ａ、１０３ｂにより構成される。ワード線ＷＬ０と同じ方向に引き出されたワード線ＷＬ１をワード線選択回路２０８に接続する垂直配線１０４は、層間絶縁膜１１、１７、１９、２０に埋め込まれたコンタクトプラグ１０４ａ〜１０４ｄにより構成される。
図７及び図８では、積層セルアレイの最下層コンタクトプラグ１０１ａ、１０２ａ、１０３ａ、１０４ａが読み出し／書き込み回路２００のメタル配線に接続されているが、これらはトランジスタの拡散層に直接コンタクトするようにしてもよい。また、図７及び図８では、コンタクトプラグとして、ビット線やワード線に用いるメタル配線材料を利用した例を示しているが、その製造工程は後に説明する。更にコンタクトプラグとして、ビット線やワード線とは別のメタルや多結晶シリコン等を用いることもできる。
図６に示した一つのセルブロック１００が例えば、１セルアレイ当たり５１２ビット線（ＢＬ）×１２８ワード線（ＷＬ）であるとする。前述のようにこの実施の形態では、２つのメモリセルで１ビットデータを記憶するので、１セルブロック当たり、２５６Ｃｏｌｕｍｎ×１２８Ｒｏｗとなる。なおメモリ容量の増大は、配置するセルブロック数を増すことにより可能である。この様な大容量メモリで高速アクセスを実現するためには、多ビットデータの並列アクセスが必須になる。例えば、３２ビットが並列アクセスされるようにするには、１セルブロックを、図９に示すように、ワード線ＷＬ方向に２分割、ビット線ＢＬ方向に３２分割して、６４個のセルユニットＵＣ（ＵＣ０〜ＵＣ６３）に分ける。これにより、１セルユニット単位で、３２ＩＯ×４Ｃｏｌ×４Ｒｏｗ×４の容量となり、グローバルバス領域２０７には、６４ＩＯ分のメインデータ線と書き込みパルス信号線を配設すればよい。
図１０は、上述のようなセルブロック構成としたときの、図６に示す一つのセルブロック１００に着目した読み出し／書き込み回路２００の概略レイアウトを示している。図１０の右端に配置されたワード線選択回路（ＷＬ−ＤＥＣ／ＭＵＸ）２０８には、セルブロック１００の１２８×２本のワード線から上下の一本ずつを選択するためのロウアドレス（ＲＡ）信号線３０１が縦方向に走る。左端に配置された書き込み回路２０９からは、書き込み時選択されたビット線に供給される書き込みパルスが出力される。この書き込みパルスが供給される書き込みパルス信号線（ＷＰ）３０５は、グローバルバス領域２０７を横方向に走る。これと並行して、グローバルバス領域２０７には読み出しデータが転送されるメインデータ線３０４が配設される。一つのセルブロック内では一つのセルユニットが選択され、各セルユニットでは、下部２層セルアレイ又は上部２層セルアレイのデータが同時にアクセスされる。従って、セルブロック当たり、データ線３０４は、３２ＩＯ×２＝６４ＩＯ分の信号線となる。書き込みパルス信号線３０５も同じ本数の信号線からなる。
読み出し／書き込み回路２００の下端及び上端には、ビット線選択回路２０１、２０２が配置され、それぞれの領域を、ビット線を選択するカラムアドレス（ＣＡ）信号線３０２、３０３が横方向に走る。一方のビット線選択回路２０１は、上部２セルアレイの５１２ビット線対（＝６４ＩＯ×４Ｃｏｌ）から３２ビット線対を選択し、他方のビット線選択回路２０２は、下部２セルアレイの５１２ビット線対から３２ビット線対を選択する。従って、ローカルバス領域２０５、２０６には、各ビット線選択回路２０１、２０２で選択されたビット線に、書き込みパルス信号線３０５の書き込みパルスを供給するための、４カラム（＝８ビット線）分のデータに共通の６４対の電流パス線ＢＰ、／ＢＰがセンスアンプ列２０３、２０４を横切って配設される。ローカルバス領域２０５、２０６にはそれぞれ更に、４カラム分のデータに共通の６４対のローカルデータ線ＤＬ、／ＤＬが配設され、これがセンスアンプ列２０３、２０４の各センスアンプＳＡに接続される。
図１０の中に一点鎖線で示す４ロウ×２＝８ワード線につながる回路領域３１０と、４カラム＝８ビット線につながる回路領域３１２の具体的な構成を示すとそれぞれ、図１１及び図１２のようになる。
図１１に示す二つのマルチプレクサＭＵＸ０、ＭＵＸ１はそれぞれ、セルアレイＭＡ０、ＭＡ１が共有する下部ワード線ＷＬ０、セルアレイＭＡ２、ＭＡ３が共有する上部ワード線ＷＬ１の選択ゲート回路である。図１１のマルチプレクサＭＵＸ０に入る８本のワード線ＷＬは、図９における２セルユニット分の下部ワード線を示している。デコーダＤＥＣは、３２セルユニットの中の一つを選択するデコードゲートＧ１、Ｇ２、…により構成される。マルチプレクサＭＵＸ０は、選択信号Ｓ１０〜Ｓ１３によって、４本のワード線から１本を選択するように、ＰＭＯＳトランジスタＱＰ１１〜ＱＰ１４、ＱＰ１５〜ＱＰ１８、…により構成された選択ゲート回路４０１を有する。選択されたワード線には、選択ビット線と協動してセルのダイオードを順バイアスにするための高レベル電圧（正論理パルス）が与えられる。マルチプレクサＭＵＸ０はまた、非選択ワード線を低レベルＶｓｓの非選択状態に保持するためのＮＭＯＳトランジスタＱＮ１１〜ＱＮ１４、ＱＮ１５〜ＱＮ１８、…からなるリセット回路４０２を備えている。マルチプレクサＭＵＸ１もマルチプレクサＭＵＸ０と同様に構成される。
図１２に示すセンスアンプＳＡは、図１０に示す、３２個のセンスアンプからなるセンスアンプ列２０３の中の一つである。センスアンプＳＡにつながる８本のビット線ＢＬ０、／ＢＬ０〜ＢＬ３、／ＢＬ３は、図６におけるビット線群ＢＬ０又はＢＬ２のいずれかから選ばれた８本（＝４対）ということになる。前述のように、セルブロック１００の下部２セルアレイＭＡ０、ＭＡ１と上部２セルアレイＭＡ２、ＭＡ３は同時には活性化はされないため、センスアンプＳＡは、下部２セルアレイＭＡ０、ＭＡ１と上部２セルアレイＭＡ２、ＭＡ３の間で共有される。
センスアンプＳＡは、活性化信号／ＳＥにより駆動される活性化用ＰＭＯＳトランジスタＱＰ３０を持つ、ＣＭＯＳフリップフロップ型電流検出アンプである。その二つのノードＮ１、Ｎ２は、グローバルデータ線３０４の中の一対ＧＢｉ、／ＧＢｉに直接接続される。センス用ＮＭＯＳトランジスタＱＮ６１、ＱＮ６２のドレインは、データセンス時に読み出し制御信号ＲによりオンになるＮＭＯＳトランジスタＱＮ３１、ＱＮ３２を介して、データ線ＤＬ、／ＤＬに接続される。またデータセンス初期は、ＮＭＯＳトランジスタＱＮ７３によりノードＮ１、Ｎ２は短絡されている。セル電流がセンス用トランジスタＱＮ６１、ＱＮ６２に供給された後、そのドレインは、クロックＣＬＫにより制御されるＮＭＯＳトランジスタＱＮ７１、ＱＮ７２により、Ｖｓｓにクランプされるようになっている。データ線ＤＬ、／ＤＬは、ビット線デコーダ／マルチプレクサＢＬ−ＤＥＣ／ＭＵＸにより選択されたビット線対に接続される。
ビット線デコーダ／マルチプレクサＢＬ−ＤＥＣ／ＭＵＸは、デコード信号Ｓ２０〜Ｓ２３により、４対のビット線から１対を選択してデータ線対ＤＬ、／ＤＬに接続する、ＮＭＯＳトランジスタＱＮ５１〜ＱＮ５４、ＱＮ５５〜ＱＮ５８からなる選択ゲート４０３を有する。ビット線デコーダ／マルチプレクサＢＬ−ＤＥＣ／ＭＵＸはまた、非選択ビット線を高レベルＶｄｄの非選択状態に保持するための、ＰＭＯＳトランジスタＱＰ５１〜ＱＰ５４、ＱＰ５５〜ＱＰ５８からなるリセット回路４０４を有する。
データ線対ＤＬ、／ＤＬは、データ書き込み時は、書き込み制御信号ＷによりオンになるＮＭＯＳトランジスタＱＮ４１、ＱＮ４２を介し、信号線対ＢＰ、／ＢＰを介して、グローバルバス領域２０７に配置される書き込みパルス信号線３０５の中の一対ＷＰｉ、／ＷＰｉに接続されるようになっている。
この様な構成として、データ読み出し時は、選択ゲート回路４０１により選択されたワード線が“Ｈ”となり、選択ゲート回路４０３により選択されたビット線対が“Ｌ”となる。そのビット線対の選択された相補セルのセル電流は、データ線対ＤＬ、／ＤＬを介し、ＮＭＯＳトランジスタＱＮ３１、ＱＮ３２を介してセンスアンプＳＡのＮＭＯＳトランジスタＱＮ６１、ＱＮ６２のドレインに転送される。このとき、ＮＭＯＳトランジスタＱＮ７１、ＱＮ７２はオフである。その後、ＣＬＫ＝ＨになってＮＭＯＳトランジスタＱＮ７１、ＱＮ７２がオンし、センス用ＮＭＯＳトランジスタＱＮ６１、ＱＮ６２のドレインがＶｓｓにクランプされる。これによって、セル電流差によりノードＮ１、Ｎ２に生じる差電圧は正帰還されて、一方がＶｃｃ、他方がＶｓｓになるまで増幅される。増幅されたセルデータは、メインデータ線ＧＢｉ、／ＧＢｉに出力される。
データ書き込み時は、選択されたワード線にＶｄｄレベルの正論理書き込みパルスが、選択ビット線対には、書き込みパルス信号線ＷＰｉ、／ＷＰｉからＶｓｓレベル又はこれが昇圧された負論理書き込みパルスが与えられる。これらの正論理書き込みパルスと負論理書き込みパルスは、重なり状態及びレベルが書き込みデータに応じて調整されて、相補セルに与えられ、データ書き込みがなされる。書き込み回路と書き込み動作の詳細は後述する。
なお、一本のワード線は多数のペアセルに共通接続され、それらのペアセルに大きな電流を供給する必要がある。その電流値を考慮して、ワード線デコーダの駆動能力やワード線自体の抵抗、選択トランジスタの寸法等を設計することが必要である。図１１の８本のワード線選択を行うワード線マルチプレクサＭＵＸ０と、図１２の８本のビット線選択を行うビット線デコーダ／マルチプレクサＢＬ−ＤＥＣ／ＭＵＸとは、同様の回路構成となっている。従ってこれらの回路部は、図１３に示すように、同様のレイアウトにより実現することができる。
図１３には、図１１の回路におけるトランジスタＱＰ１１〜ＱＰ１８、ＱＮ１１〜ＱＮ１８、選択信号Ｓ１０〜Ｓ１３、及び低レベル電源Ｖｓｓが示され、これらに対応して、図１２の回路における対応するトランジスタＱＮ５１〜ＱＮ５８、ＱＰ５１〜ＱＰ５８、選択信号Ｓ２０〜Ｓ２３及び高レベル電源Ｖｄｄが括弧内に示されている。対応するトランジスタは導電型が異なるが、レイアウトは同じになる。
図１３の縦方向配線４１０は、選択信号線となるトランジスタのゲート配線及び、Ｖｄｄ、Ｖｓｓ等の電源線であり、これらは多結晶シリコン膜をパターニングして同時に形成される。図１３での電源線Ｖｓｓ、Ｖｄｄは、非選択のビット線やワード線をフローティングにならないように電位固定すればよい。従ってこれらは、それほどの低抵抗は要求されないため、ゲート電極と同じ多結晶シリコンを用い得る。横方向配線４１１は、模式的に直線で示しているが、トランジスタのソース、ドレインに接続されるメタル配線である。コンタクト部４１２は、メタル配線４１１をセルアレイのビット線やワード線に接続するための、図６で説明した垂直配線１０１〜１０４、即ちコンタクトプラグが接続される部分である。
前述したセルアレイのビット線及びワード線は、好ましくは、ライン／スペース＝１Ｆ／１Ｆ（Ｆ：最小加工寸法）で形成される。そしてこれらのビット線及びワード線は、図６に示すように、その配線ピッチを保ったまま、基板上の読み出し／書き込み回路２００まで接続される。このとき、図１３のメタル配線４１１もライン／スペース＝１Ｆ／１Ｆとなる。一方メタル配線４１１の途中に挿入されるトランジスタは、必要な電流を流すために、ある程度大きな面積を必要とする。そこで図１３では、各トランジスタのゲート幅は、メタル配線４１１の３ピッチ分としている。
この様にトランジスタ寸法とメタル配線ピッチが決められたとき、トランジスタを有効配置するために、選択信号線Ｓ１０（Ｓ２０）、Ｓ１１（Ｓ２１）、Ｓ１２（Ｓ２２）、Ｓ１３（Ｓ２３）をアドレス順０、１、２、３ではなく、Ｓ１０（Ｓ２０）、Ｓ１２（Ｓ２２）、Ｓ１１（Ｓ２１）、Ｓ１３（Ｓ２３）の順に配置する。従って、選択信号線Ｓ１０（Ｓ２０）で選択されるトランジスタＱＰ１１（ＱＮ５１）、ＱＰ１３（ＱＮ５３）の列と、選択信号線Ｓ１１（Ｓ２１）で選択されるトランジスタＱＰ１２（ＱＮ５２）、ＱＰ１４（ＱＮ５４）の列の間に、選択信号線Ｓ１２（Ｓ２２）で選択されるトランジスタＱＰ１５（ＱＮ５５）、ＱＰ１７（ＱＮ５７）の列が配置されるようにする。このようなトランジスタ配置により、小さいメタル配線ピッチの配線領域に、大きな寸法のトランジスタを無駄なく配置することができる。
次に、先に図７及び図８で説明したビット線及びワード線とその読み出し／書き込み回路２００へのコンタクトを、具体的にデュアルダマシーン法によって同時に形成する方法を、図１４〜図１６を参照して説明する。図１４は、読み出し／書き込み回路２００が形成された基板１０を覆う層間絶縁膜１１上にビット線ＢＬ０が形成された状態を示している。これらのビット線ＢＬ０と同時に、この上に積層形成されるワード線群ＷＬ０、ＷＬ１を読み出し／書き込み回路２００に接続するためのコンタクトプラグ１０３ａ、１０４ａがデュアルダマシーン法によって層間絶縁膜１１に埋め込み形成される。図１４では示していないが、ビット線ＢＬ０をその端部で読み出し／書き込み回路２００に接続するためのコンタクトプラグも同時に形成される。
この後、図１５に示すように、ビット線ＢＬ０上にカルコゲナイドとダイオードの積層構造からなるメモリセルＭＣを一定ピッチで配列形成する。次に、図１６に示すように、メモリセルＭＣが形成された面を層間絶縁膜１７で覆い、この層間絶縁膜１７にデュアルダマシーン法によって、ワード線群ＷＬ０を形成すると同時に、これらをコンタクトプラグ１０３ａに接続するためのコンタクトプラグ１０３ｂ、更にその上に積層されるワード線群ＷＬ１をコンタクトプラグ１０４ａに接続するためのコンタクトプラグ１０４ｂを埋め込み形成する。
図１７Ａ〜図１７Ｃは、図１６に示すワード線ＷＬ０とコンタクトプラグ１０３ｂ、１０４ｂの具体的な埋め込み工程を、ワード線ＷＬ０に沿った断面で示している。図１７Ａは、メモリセルＭＣが形成された面に層間絶縁膜１７を堆積して平坦化した状態である。この後、図１７Ｂに示すように、層間絶縁膜１７にメモリセルＭＣの上端を露出させるワード線埋め込み用の配線溝５０１をＲＩＥにより形成する。更にコンタクトプラグ１０３ａ、１０４ａの埋め込み位置に、配線溝５０１より深いコンタクト孔５０２をＲＩＥにより形成する。続いて、配線材料であるメタル層を堆積し、これをＣＭＰ処理する。これにより、図１７Ｃに示すように、ワード線ＷＬ０と同時にコンタクトプラグ１０３ｂ、１０４ｂが埋め込み形成される。
以下同様に、メモリセルの形成、層間絶縁膜の堆積、ダマシーン法による配線とコンタクトプラグ形成を繰り返す。これにより、図７及び図８で説明したように、４層セルアレイを、各層のビット線及びワード線を基板上の読み出し／書き込み回路に接続した状態で積層することができる。
図１８は、図６に示した書き込み回路２０９の、セルアレイと同時に形成される回路部２０９ｂに着目した構造を示している。書き込み回路２０９には後に説明するように、パルス昇圧用のキャパシタとダイオードが必要になる。そのダイオードをセルアレイのダイオード形成工程と同時に形成することにより、図１８の構造が得られる。具体的に説明する。前述のように、シリコン基板１０にはセルアレイ形成前にトランジスタ回路が形成される。図１８のＭＯＳキャパシタ５１０は、トランジスタ形成工程で同時に形成される。このＭＯＳキャパシタ５１０に重なるように、第１層セルアレイＭＡ０のダイオードＳＤを形成する工程をそのまま利用してダイオード５１１を形成する。更に第２層セルアレイＭＡ１のダイオードＳＤの形成工程を利用してダイオード５１２を形成する。
図１８の例では、一方のダイオード５１１はアノードを直下のＭＯＳキャパシタ５１０に接続し、もう一方のダイオード５１２はカソードを直下のＭＯＳキャパシタ５１０に接続している。この様に、ＭＯＳキャパシタ上に、これに対して任意の極性で接続されるダイオードを、セルアレイの工程を利用して重ねて形成することが可能である。ダイオード５１１、５１２とＭＯＳキャパシタ５１０の間には層間絶縁膜５１３、５１４が埋め込まれるが、これらの層間絶縁膜５１３、５１４の部分に、セルアレイ領域で用いられるメタル膜を必要に応じて残すようにすることもできる。
図１８のような構造を用いると、ＭＯＳキャパシタに大きな面積が必要であるとしても、そのＭＯＳキャパシタ上にダイオードを重ねることによって、書き込み回路２０９領域のチップ占有面積を小さいものとすることができる。
図１９は、前述の書き込み回路２０９に用いられる、書き込みパルス信号線ＷＰｉを介して選択ビット線に負論理書き込みパルスを供給するための書き込みパルス発生回路６００である。図のＨ、／Ｌはそれぞれ、書き込み時に選択されたワード線、ビット線に与えられるべき正論理パルス、負論理パルスである。これらの正論理パルスＨと負論理パルス／Ｌは、書き込むべきデータに応じてパルスの重なりが調整され、その重なり状態に応じて負論理パルスが負方向に昇圧された書き込みパルスが得られるようになっている。
正論理パルスＨと負論理パルス／Ｌは、ＮＡＮＤゲートＧ１２によりその重なり状態が検出される。ＮＡＮＤゲートＧ１２の出力は、遅延回路６０５により一定の遅延を受けて、ＯＲゲートＧ１１の一方の入力端子に供給される。遅延回路６０５の遅延時間τ１は、正、負論理パルスＨ、／Ｌのパルス幅Ｔの約１／２である。負論理パルス／Ｌは、遅延回路６０６により一定の遅延を受けて、ＯＲゲートＧ１１の他の入力端子に供給される。遅延回路６０６の遅延時間τ２は、遅延回路６０５のそれτ１に比べて十分に小さい。
キャパシタ６０１の一端ＮｂはＯＲゲートＧ１１の出力端子に、他端Ｎａは書き込みパルス信号線ＷＰｉに接続されている。端子Ｎａには、負論理パルス／Ｌにより、その負論理パルス／Ｌのレベル（例えばＶｓｓ）にキャパシタ６０１を充電するためのダイオード６０２が接続されている。端子Ｎａにはまた、非選択状態で書き込みパルス信号線ＷＰｉを高レベルに保持するためのＰＭＯＳトランジスタ６０３が接続されている。即ちトランジスタ６０３は、負論理パルス／Ｌが入力されるインバータ６０４により駆動されて、非選択時はオン状態を保持し、書き込みパルス信号線ＷＰｉをＶｄｄに保持する。負論理パルス／Ｌが発生されると、トランジスタ６０３はオフになる。
図２０を参照して、この書き込みパルス発生回路６００の動作を説明する。非選択状態では、ＯＲゲートＧ１１の出力により端子Ｎｂは“Ｈ”（＝Ｖｄｄ）であり、端子Ｎａはトランジスタ６０３により“Ｈ”（＝Ｖｄｄ）である。従って前述のように書き込みパルス信号線ＷＰｉは“Ｈ”レベルに保持される。“１”書き込み時は、正、負論理パルスＨ、／Ｌが同時に発生される。このとき、ＮＡＮＤゲートＧ１２の出力は、“Ｈ”レベルを保持し、端子Ｎｂも“Ｈ”レベルを保持する。またこのとき、トランジスタ６０３はオフになるから、端子Ｎａは、負論理パルス／Ｌが与えられたダイオード６０２により放電され、“Ｌ”レベル（＝Ｖｓｓ）になる。従って、書き込みパルス信号線ＷＰｉには、負論理パルス／Ｌがほぼそのまま負論理書き込みパルスとして供給される。
これに対して、“０”書き込み時は、正論理パルスＨに対して、τ１（約Ｔ／２）だけ遅れて負論理パルス／Ｌが発生される。このとき、端子Ｎｂが“Ｈ”レベルを保持している間に、端子Ｎａがダイオード６０２により放電されて“Ｌ”となる。その後、負論理パルス／Ｌが遅延回路６０６によりτ２だけ遅れて、端子Ｎｂが“Ｌ”になると、端子Ｎａには、約Ｔ／２の期間、負方向に昇圧された負論理書き込みパルスが得られる。
この様な書き込みパルス制御によるデータ書き込みの原理は、次の通りである。“１”書き込み時には、正論理パルスＨと負論理パルス／Ｌの重なり時間Ｔの間、選択セルに書き込み電流が流れる。これにより、セルのカルコゲナイドは、自己発熱によりアニールされて、結晶質部分の多い低抵抗状態になる。“０”書き込みの際は、図２０から明らかなように、“１”書き込み時に比べてより短時間の間により大きなセル電流が流れる。これにより、セルのカルコゲナイドは、溶融状態になった後急冷されて、アモルファス質の多い高抵抗状態になる。
図１９の書き込みパルス発生回路６００は、一つの書き込みパルス信号線ＷＰｉに着目して示されている。実際にはこの実施の形態では、前述のように、４層のセルアレイＭＡ０〜ＭＡ３の下部２セルアレイＭＡ０、ＭＡ１が同時活性化され、上部２セルアレイＭＡ２、ＭＡ３はこれと異なる時間に同時活性化される。またセルアレイ内でビット線対に接続される二つのセルが相補的データを保持するペアセルを構成する。
図２１は、この実施の形態において、同時活性化される２セルアレイの２対のビット線に書き込みパルスを与える書き込みパルス発生回路６００ａ〜６００ｄの入出力関係を示している。この書き込みパルス発生回路６００ａ〜６００ｄの出力は、図１１に示したマルチプレクサＭＵＸ０、ＭＵＸ１により選択されて、上部２セルアレイ又は下部２セルアレイに与えられることになる。図２１において、ＷＰｉ＠１ｓｔ、ＷＰｉ＠２ｎｄはそれぞれ、同時活性化される２層セルアレイの中の第１層、第２層のビット線（例えば図５のＢＬ００、ＢＬ１０）につながる書き込みパルス信号線を示している。／ＷＰｉ＠１ｓｔ、／ＷＰｉ＠２ｎｄはそれらのビット線と対をなすビット線（例えば図５の／ＢＬ００、／ＢＬ１０）につながる書き込みパルス信号線である。Ｈは、２セルアレイで共有されるワード線に与えられるべき正論理パルスであり、／Ｌ０ｎ、／Ｌ１ｎ、／Ｌ０ｎ’、／Ｌ１ｎ’は、ビット線に与えられるべき負論理パルスである。／Ｌ０ｎと／Ｌ０ｎ’が２層セルアレイの下部セルアレイの対をなすビット線（例えば、ＢＬ００と／ＢＬ００）に与えられ、／Ｌ１ｎと／Ｌ１ｎ’が上部セルアレイの対をなすビット線（例えば、ＢＬ１０と／ＢＬ１０）に与えられる負論理パルスである。図１９で説明したように、これらの正、負論理パルスの重なり状態が書き込みデータに応じて決定され、それに応じて、書き込みパルス信号線ＷＰｉに与えられる負論理書き込みパルスが選択的に昇圧される。
図２２は、図２１に示す正、負論理パルスを発生するための論理パルス発生回路７００の構成を示している。この論理パルス発生回路７００は、パルス幅が同じで位相がずれた２種のパルスＰ０、Ｐ１を発生するパルス発生回路７１０と、その２種のパルスの組み合わせにより必要な書き込みパルスを生成する論理ゲート回路７２０とから構成される。
原パルス発生回路７１１は、パルス幅ＴのパルスＰ０を発生し、遅延回路７１２は、このパルスＰ０を約Ｔ／２だけ遅延させたパルスＰ１を発生する。原パルス発生回路７１１の出力パルスＰ０は、ドライバを介して、ワード線に与えられる正論理パルスＨとなる。
論理ゲート回路７２０に入るビットデータＢ０、Ｂ１はそれぞれ、２セルアレイの中の下部セルアレイ、上部セルアレイのペアセルに書き込むべきデータビットである。具体的に、図５の二つのセルアレイＭＡ０、ＭＡ１のペアセルに着目して説明すれば、Ｂ０は、セルアレイＭＡ０のペアセルＴ−ｃｅｌｌ０、Ｃ−ｃｅｌｌ０の書き込みデータであり、Ｂ１は、セルアレイＭＡ１のペアセルＴ−ｃｅｌｌ１、Ｃ−ｃｅｌｌ１の書き込みデータである。
ＡＮＤゲートＧ２１、Ｇ２２の組、Ｇ３１、Ｇ３２の組はそれぞれ、ビットデータＢ０の“０”、“１”に応じて、原パルス発生回路７１１の出力パルスＰ０か、遅延回路７１２による遅延パルスＰ１を選択する。これにより、ＮＯＲゲートＧ２３、Ｇ３３の出力／Ｌ０ｎ’、／Ｌ０ｎは、一方が正論理パルスＨと同相の“１”書き込み用の負論理パルス、他方が正論理パルスＨに対して位相が遅れた“０”書き込み用の負論理パルスとなる。つまり、／Ｌ０ｎ、／Ｌ０ｎ’は、ビットデータＢ０に応じて、Ｔ−ｃｅｌｌ０、Ｃ−ｃｅｌｌ０の一方に“０”、他方に“１”を書き込むための負論理パルスとなる。
ビットデータＢ１が入るＡＮＤゲートＧ４１、Ｇ４２の組、Ｇ５１、Ｇ５２の組も同様に、パルスＰ０、Ｐ１を選択する。そして、ＮＯＲゲートＧ４３、Ｇ５３の出力／Ｌ１ｎ’、／Ｌ１ｎは同様に、ビットデータＢ１に応じて、Ｔ−ｃｅｌｌ１、Ｃ−ｃｅｌｌの一方に“０”、他方に“１”を書き込むための負論理パルスとなる。
図２３は、具体的に図２２により得られる正、負論理パルスに基づいて、図５に示す二つのペアセルＴ−ｃｅｌｌ０、Ｃ−ｃｅｌｌ０、Ｔ−ｃｅｌｌ１、Ｃ−ｃｅｌｌ１が接続されたビット線ＢＬ００、／ＢＬ００、ＢＬ１０、／ＢＬ１０に与えられる負論理書き込みパルス波形を、書き込みデータ毎に示している。信号波形の上に記述してある４ビットデータは、第１ビットがＴ−ｃｅｌｌ１、第２ビットがＣ−ｃｅｌｌ１、第３ビットがＴ−ｃｅｌｌ０、第４ビットがＣ−ｃｅｌｌ０に対応している。図２１及び図２２に示す正論理パルスＨは、そのままワード線ＷＬ００に正論理書き込みパルスとして供給される。これを基準パルスとして、各ビット線対に与えられる負論理書き込みパルスは、データ“０”、“１”に応じて、パルス幅が調整され、また昇圧されている。これにより、前述のように、“０”書き込みセルは、カルコゲナイドが溶融され急冷されて高抵抗状態になり、“１”書き込みセルは、カルコゲナイドが結晶化されて、低抵抗状態になる。即ち、同時活性化される２セルアレイの中のペアセルに同時にデータ書き込みが可能になる。
［産業上の利用可能性］
この発明によれば、３次元セルアレイと読み出し／書き込み回路とを小さいチップ面積に集積して、しかも高速のデータ読み／書きを可能とした相変化メモリ装置を提供することができる。
図１は、この発明の実施の形態による基本セルアレイの等価回路構成を示す図である。
図２は、実施の形態の４層セルアレイの概略レイアウトを示す図である。
図３は、メモリセルにショットキーダイオードを用いたの場合の図２のＩ−Ｉ’断面図である。
図４は、メモリセルにＰＮ接合ダイオードを用いた場合の図２のＩ−Ｉ’断面図である。
図５は、４層セルアレイの立体的等価回路を示す図である。
図６は、４層セルアレイと読み出し／書き込み回路の配置関係を示す図である。
図７は、ビット線両端の読み出し／書き込み回路への接続構造を示す断面図である。
図８は、ワード線の読み出し／書き込み回路への接続構造を示す断面図である。
図９は、４層セルアレイのユニット構成を示す図である。
図１０は、読み出し／書き込み回路のレイアウト構成を示す図である。
図１１は、ワード線選択回路部の構成を示す図である。
図１２は、ビット線選択回路部の構成を示す図である。
図１３は、ワード線選択回路及びビット線選択回路部のレイアウトを示す図である。
図１４は、ビット線形成工程を示す斜視図である。
図１５は、メモリセル形成工程を示す斜視図である。
図１６は、ワード線形成工程を示す斜視図である。
図１７Ａ〜図１７Ｃは、図１６のワード線形成工程を具体的に示す断面図である。
図１８は、書き込み回路のキャパシタ及びダイオードとセルアレイの関係を示す断面図である。
図１９は、ビット線に供給する負論理書き込みパルスを発生する書き込みパルス発生回路を示す図である。
図２０は、同書き込みパルス発生回路の動作波形を示す図である。
図２１は、同時活性化される２セルアレイに対する書き込みパルス発生回路の入出力関係を示す図である。
図２２は、図２１の入力論理パルスを発生する論理パルス発生回路を示す図である。
図２３は、２ペアセルに対する書き込みパルス波形を示す図である。

Claims (23)

  1. 半導体基板と、
    前記半導体基板上に積層形成された、それぞれ相変化により決まる抵抗値をデータとして記憶するマトリクス配列された複数のメモリセル、マトリクスの第１の方向に並ぶ複数のメモリセルの一端を共通接続するビット線及びマトリクスの第２の方向に並ぶ複数のメモリセルの他端を共通接続するワード線を有する複数のセルアレイと、
    前記半導体基板の前記セルアレイの下に位置するように形成された、前記セルアレイのデータの読み出し及び書き込みを行うための読み出し／書き込み回路と、
    前記セルアレイが積層されるセル配置領域を区画する前記第１の方向の第１及び第２の境界に沿ってそれぞれ配置されて、隣接する２セルアレイのビット線をそれぞれ前記読み出し／書き込み回路に接続する第１及び第２の垂直配線と、
    前記セル配置領域を区画する前記第２の方向の第３及び第４の境界の一方に沿って配置されて、前記各セルアレイのワード線を前記読み出し／書き込み回路に接続する第３の垂直配線と、
    を有することを特徴とする相変化メモリ装置。
  2. 前記各セルアレイのメモリセルは、前記ビット線とワード線の各交差部に配置されたカルコゲナイドとダイオードの積層構造を有する
    ことを特徴とする請求項１記載の相変化メモリ装置。
  3. 前記メモリセルのダイオードは、前記ビット線側をカソード、ワード線側をアノードとする極性で前記カルコゲナイドと直列接続されており、
    非選択時に前記ビット線とワード線は前記ダイオードが逆バイアスとなるように電位固定され、データ読み出し又は書き込み時に選択された前記ビット線及びワード線がそれぞれ負方向及び正方向にパルス駆動される
    ことを特徴とする請求項２記載の相変化メモリ装置。
  4. 前記複数のセルアレイは、各層間で前記ビット線及ワード線を共有して積層されている
    ことを特徴とする請求項１記載の相変化メモリ装置。
  5. 前記第１乃至第３の垂直配線は、前記セルアレイを取り囲む絶縁層に埋め込まれたコンタクトプラグである
    ことを特徴とする請求項１記載の相変化メモリ装置。
  6. 前記各セルアレイ内で近接する二つメモリセルは、一方が高抵抗値、他方が低抵抗値状態である相補的データを記憶するペアセルを構成し、その相補的データがビット線対に１ビットデータとして読み出される
    ことを特徴とする請求項１記載の相変化メモリ装置。
  7. 前記ペアセルは、その相補的データが出力されるビット線対の間に他のビット線が配置されるように選択される
    ことを特徴とする請求項６記載の相変化メモリ装置。
  8. 前記読み出し／書き込み回路は、
    前記セル配置領域の中央部を前記第２の方向に横切って配設された、読み出しデータが転送される複数のデータ線とビット線に書き込みパルスを転送する複数の書き込みパルス信号線を有するグローバルバス領域と、
    前記セル配置領域の前記第１及び第２の境界に沿ってそれぞれ配置されて、隣接する２セルアレイのビット線がそれぞれ接続される第１及び第２のビット線選択回路と、
    前記第１及び第２のビット線選択回路と前記グローバルバス領域の間にそれぞれ配置された、前記第１及び第２のビット線選択回路により選択されたビット線のデータをセンスするための第１及び第２のセンスアンプ列と、
    前記セル配置領域の前記第３及び第４の境界の一方に沿って配置されて、前記隣接する２セルアレイの共有ワード線が接続されるワード線選択回路と、
    前記セル配置領域の第３及び第４の境界の他方に沿って配置されて、前記書き込みパルス信号線に供給される前記書き込みパルスを発生するための書き込み回路とを有する
    ことを特徴とする請求項１記載の相変化メモリ装置。
  9. 前記共有ワード線は、前記ワード線選択回路により選択された所定範囲が同時に活性化され、前記隣接する２セルアレイの各ビット線は、前記第１及び第２のビット線選択回路によってそれぞれ所定範囲が同時に選択されて、前記隣接する２セルアレイの複数ずつのメモリセルが同時にアクセスされる
    ことを特徴とする請求項８記載の相変化メモリ装置。
  10. 前記第１及び第２のセンスアンプ列は、前記隣接する２セルアレイから同時に選択される複数ずつのメモリセルのデータを同時にセンスするセンスアンプを有し、それらのセンスデータは、前記グローバルバス領域の前記データ線に同時に転送される
    ことを特徴とする請求項９記載の相変化メモリ装置。
  11. 前記書き込み回路は、前記隣接する２セルアレイから同時に選択される複数ずつのビット線に供給されるべき書き込みパルスを、前記グローバルバス領域の前記書き込みパルス信号線に同時に出力するように構成されている
    ことを特徴とする請求項９記載の相変化メモリ装置。
  12. 前記各セルアレイ内で近接する二つメモリセルは、その一方が高抵抗値、他方が低抵抗値状態の相補的データを記憶するペアセルを構成し、
    前記第１及び第２のセンスアンプ列は、前記ペアセルが接続されるビット線対に接続されて前記相補的データによるセル電流差を検出する差動型の電流検出アンプを配列して構成される
    ことを特徴とする請求項８記載の相変化メモリ装置。
  13. 前記書き込み回路は、
    前記各セルアレイの選択されたワード線に与えられるべき正論理パルスと選択されたビット線に与えられるべき負論理パルスを、書き込みデータに応じてそれらのパルスの重なり幅を調整して発生する論理パルス発生回路と、
    この論理パルス発生回路から出力される前記負論理パルスを書き込みデータに応じて選択的に昇圧して前記書き込みパルス信号線に出力する書き込みパルス発生回路とを有する
    ことを特徴とする請求項８記載の相変化メモリ装置。
  14. 前記論理パルス発生回路は、
    パルス幅が同じで位相がずれた二つのパルスを発生するパルス発生回路と、
    前記パルス発生回路が出力する二つのパルスの書き込みデータに応じて決まる組み合わせ論理によって重なり時間が決定される前記負論理パルスと正論理パルスとを出力する論理ゲート回路とを有する
    ことを特徴とする請求項１３記載の相変化メモリ装置。
  15. 前記複数のセルアレイは、
    前記読み出し／書き込み回路を覆う層間絶縁膜上に形成された複数の第１のビット線、各第１のビット線上に所定ピッチで配列された複数のメモリセル、及びそのメモリセル上に前記第１のビット線と交差する方向に並ぶ複数のメモリセルを共通接続するように配設された複数の第１のワード線を有する第１のセルアレイと、
    前記第１のセルアレイと前記第１のワード線を共有して前記第１のセルアレイ上に形成された、前記第１のセルアレイと同じレイアウトで配列された複数のメモリセル、及びそのメモリセル上に前記第１のワード線と交差する方向に並ぶ複数のメモリセルを共通接続するように配設された複数の第２のビット線を有する第２のセルアレイと、
    前記第２のセルアレイと前記第２のビット線を共有して前記第２のセルアレイ上に形成された、前記第２のセルアレイと同じレイアウトで配列された複数のメモリセル、及びそのメモリセル上に前記第２のビット線と交差する方向に並ぶ複数のメモリセルを共通接続するように配設された複数の第２のワード線を有する第３のセルアレイと、
    前記第３のセルアレイと前記第２のワード線を共有して前記第３のセルアレイ上に形成された、前記第３のセルアレイのメモリセルと同じレイアウトで配列された複数のメモリセル、及びそのメモリセル上に前記第２のワード線と交差する方向に並ぶ複数のメモリセルを共通接続するように配設された複数の第３のビット線を有する第４のセルアレイとを有する
    ことを特徴とする請求項１記載の相変化メモリ装置。
  16. 前記各セルアレイのメモリセルは、前記第１乃至第３のビット線と前記第１及び第２のワード線の各対応する交差部に積層されたカルコゲナイドとダイオードを有する
    ことを特徴とする請求項１５記載の相変化メモリ装置。
  17. 前記カルコゲナイドとダイオードの積層順が上下に隣接するセルアレイの間で逆であり且つ、ダイオードは前記第１乃至第３のビット線側をカソードとする極性をもって形成されている
    ことを特徴とする請求項１６記載の相変化メモリ装置。
  18. 前記読み出し／書き込み回路は、
    前記セル配置領域の中央部を前記第２の方向に横切って配設された、読み出しデータが転送される複数のデータ線とビット線に書き込みパルスを転送する複数の書き込みパルス信号線を有するグローバルバス領域と、
    前記セル配置領域の前記第１の境界に沿って配置されて前記第１及び第３のビット線が共通に接続される第１のビット線選択回路と、
    前記セル配置領域の第２の境界に沿って配置されて、前記第２のビット線が接続される第２のビット線選択回路と、
    前記第１及び第２のビット線選択回路と前記グローバルバス領域の間にそれぞれ配置された、前記第１及び第２のビット線選択回路により選択されたビット線のデータをセンスするための第１及び第２のセンスアンプ列と、
    前記セル配置領域の前記第３及び第４の境界の一方に沿って配置されて、前記第１及び第２のワード線が接続されるワード線選択回路と、
    前記セル配置領域の第３及び第４の境界の他方に沿って配置されて、前記書き込みパルス信号線に供給される前記書き込みパルスを発生するための書き込み回路とを有する
    ことを特徴とする請求項１５記載の相変化メモリ装置。
  19. 前記ワード線選択回路は、前記第１及び第２のワード線のいずれか一方の所定範囲を同時に活性化するように構成され、
    前記第１及び第２のビット線選択回路はそれぞれ、前記第１又は第３のビット線の所定範囲と、前記第２のビット線の所定範囲を同時に選択するように構成されている
    ことを特徴とする請求項１８記載の相変化メモリ装置。
  20. 前記第１及び第２のセンスアンプ列は、前記第１及び第２のセルアレイ又は前記第３及び第４のセルアレイのいずれかから同時に選択される複数ずつのメモリセルのデータをセンスするセンスアンプを有し、それらのセンスデータは、前記グローバルバス領域のデータ線に同時に転送される
    ことを特徴とする請求項１９記載の相変化メモリ装置。
  21. 前記書き込み回路は、前記第１及び第２のセルアレイ又は前記第３及び第４のセルアレイのいずれかから同時に選択される複数ずつのビット線に供給されるべき書き込みパルスを、前記グローバルバス領域の書き込みパルス信号線に同時に出力するように構成されている
    ことを特徴とする請求項１９記載の相変化メモリ装置。
  22. 前記第１乃至第４のセルアレイのそれぞれの中で、前記第１又は第２のワード線を共有して近接する二つのメモリセルは、一方が高抵抗値、他方が低抵抗値状態である相補的データを記憶するペアセルを構成し、その相補的データがビット線対に１ビットデータとして読み出される
    ことを特徴とする請求項１５記載の相変化メモリ装置。
  23. 前記ペアセルは、その相補的データが出力されるビット線対の間に他のビット線が配置されるように選択される
    ことを特徴とする請求項２２記載の相変化メモリ装置。
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