CN105185748B

CN105185748B - 多层存储器阵列及其制作方法

Info

Publication number: CN105185748B
Application number: CN201410254320.XA
Authority: CN
Inventors: 叶腾豪; 胡志玮; 施彦豪
Original assignee: Macronix International Co Ltd
Current assignee: Macronix International Co Ltd
Priority date: 2014-06-10
Filing date: 2014-06-10
Publication date: 2018-05-08
Anticipated expiration: 2034-06-10
Also published as: CN105185748A

Abstract

本发明公开了一种多层存储器阵列及其制作方法，该存储器阵列包括：沿着第一方向延伸的多个脊状多层叠层以及形成于多个脊状多层叠层顶部的硬掩模层。此硬掩模层包括：分别垂直地对准多个脊状多层叠层的多个条带，分别沿着与第一方向直交的第二方向连结相邻的条带的多个连接桥以及位于多个连接桥与多个条带之间的多个硬掩模通孔。

Description

多层存储器阵列及其制作方法

技术领域

本发明是有关于一种多层存储器阵列及其制作方法，特别是有关于一种包含硬掩模层的多层存储器阵列。

背景技术

三维多层存储器阵列是由多个彼此平行的脊状多层叠层(ridge-shaped multi-layer stacks)所构成。当三维多层存储器阵列的尺寸缩小时，多层叠层的密度会增加，且多层叠层的深宽比(aspect ratio即，高度对宽度的比值)也会提高。制作深宽比渐增的脊状多层叠层出现了许多挑战。

发明内容

根据本说明书的一实施例，提供一种存储器阵列的制作方法，其包括：于基材的表面上形成多层叠层，并且形成多个第一通孔，沿着多层叠层的垂直方向，由多层叠层的顶部表面到基材的表面贯穿多层叠层。这些第一通孔以等距的方式沿着基材的表面的第一方向配置成行(row)，并且以等距的方式沿着与第一方向直交(orthogonal)的第二方向配置成列(column)。这个方法还包括，形成多个牺牲柱状体填充这些第一通孔，并且在具有这些牺牲柱状体的多层叠层上形成硬掩模层。此硬掩模层具有多个硬掩模通孔，可将多层叠层位于每一列这些牺牲柱状体中相邻的牺牲柱状体之间的多个区域暴露于外。此方法更包括，形成多个第二通孔，沿着多层叠层的垂直方向，由多层叠层的顶部表面到基材的表面贯穿多层叠层，以及移除填充于第一通孔中的牺牲柱状体。这些第二通孔垂直地对准这些硬掩模通孔。第二通孔连接第一通孔而形成沿着第二方向延伸的多个沟道。这些沟道将多层叠层区隔成沿着第二方向延伸的多个脊状叠层。

根据本说明书的另一实施例，提供一种存储器阵列，其包括：沿着第一方向延伸的多个脊状多层叠层以及形成于多个脊状多层叠层顶部的硬掩模层。此硬掩模层包括：分别垂直地对准多个脊状多层叠层的多个条带，分别沿着与第一方向直交的第二方向连结相邻的条带的多个连接桥以及位于多个连接桥与多个条带之间的多个硬掩模通孔。此存储器阵列更包括位于多个脊状多层叠层之间的多个沟道中，并且覆盖脊状多层叠层的多个侧壁的存储器层；位于这些沟道之中，沿着脊状多层叠层的垂直方向延伸，且分别垂直地对准多个硬掩模通孔的多个导电柱状体以及位于硬掩模层上，且沿着第二方向延伸的多个导电条带。这些导电条带与这些导电柱状体沿着第二方向形成的一行电性连接。

根据本说明书的又一实施例，提供一种存储器阵列，其包括：沿着第一方向延伸的多个脊状叠层以及形成于多个脊状多层叠层顶部的硬掩模层。此硬掩模层包括：分别垂直地对准多个脊状多层叠层的多个条带以及分别沿着与第一方向直交的第二方向连结相邻的条带的多个连接桥。此存储器阵列更包括：位于多个脊状多层叠层之间的多个沟道中，并且覆盖脊状多层叠层的多个侧壁的存储器层；位于这些沟道之中，沿着脊状多层叠层的垂直方向延伸的多个导电柱状体以及位于硬掩模层上，且沿着第二方向延伸的多个导电条带。其中这些导电柱状体沿着第二方向所形成的每一行与多于一个导电条带重叠并且相互连接。

附图说明

图1是根据本说明书的一实施例的存储器阵列初步制作工艺阶段中的工艺构造所绘示的结构透视图。

图2A至图2C是根据本说明书前述实施例的图1后续制作工艺阶段中的工艺构造所绘示的结构示意图。

图3A至图3C是根据本说明书的前述实施例图2A至图2C的后续制作工艺阶段中的工艺构造所绘示的结构示意图。

图4A至图4C是根据本说明书的前述实施例图3A至图3C的后续制作工艺阶段中的工艺构造所绘示的结构示意图。

图5A至图5C是根据本说明书前述实施例图4A至图4C的后续制作工艺阶段中的工艺构造所绘示的结构示意图。

图6A至图6C是根据本说明书前述实施例图5A至图5C的后续制作工艺阶段中的工艺构造所绘示的结构示意图。

图6D是根据本说明书的另一实施例图5A至图5C的后续制作工艺阶段中的工艺构造所绘示的结构上视图。

图7A至图7C是根据本说明书的前述实施例图6A至图6C的后续制作工艺阶段中的工艺构造所绘示的结构示意图。

图8A至图8E是根据本说明书的前述实施例图7A至图7C的后续制作工艺阶段中的工艺构造所绘示的结构示意图。

图9A至图9D是根据本说明书的前述实施例图8A至图8E的后续制作工艺阶段中的工艺构造所绘示的结构示意图。

图10A至图10C是根据本说明书的前述实施例图9A至图9D的后续制作工艺阶段中的工艺构造所绘示的结构示意图。

图11A至图11D是根据本说明书的前述实施例图10A至图10C的后续制作工艺阶段中的工艺构造所绘示的结构示意图。

图12A至图12E图是根据本说明书的前述实施例图11A至图11D的后续制作工艺阶段中的工艺构造所绘示的结构示意图。

图13是根据本说明书的又一实施例的存储器阵列最终制作工艺阶段中的工艺构造所绘示的结构透视图。

【符号说明】

1：工艺构造 2：工艺构造

3：工艺构造 4：工艺构造

5：工艺构造 6：工艺构造

7：工艺构造 8：工艺构造

9：工艺构造 10：工艺构造

11：工艺构造 12：工艺构造

12’：工艺构造 100：基材

100a：基材 110：多层叠层

110’：脊状叠层 110a：通孔

110b：通孔 110c：沟道

111：导电层 112：导电层

113：导电层 114：导电层

115：导电层 116：导电层

117：导电层 118：导电层

121：绝缘层 122：绝缘层

123：绝缘层 124：绝缘层

125：绝缘层 126：绝缘层

127：绝缘层 128：绝缘层

130：硬掩模层 130a：通孔

140：牺牲柱体 150：硬掩模层

150a：条带 150b：连接桥

150c：通孔 155：掩模层

155a：条带 155b：连接桥

155b’：连接桥 155c’：通孔

160：存储器层 170：导电脊状部

170a：导电柱状体 170a’：导电柱状体

180：导电层 180a：条带

180a’：条带 190：硬掩模层

190a：条带 190b：连接桥

190c：通孔 200：通孔

200’：通孔 d2：距离

d2：距离 B-B’：切线

C-C’：切线 D-D’：切线

具体实施方式

以下配合图式提供本技术实施例的详细说明。可能的话，图式中所有相同的组件符号将用来代表相同或相似的组件。

图1是根据本说明书的一实施例绘示存储器阵列初步制作工艺阶段中的工艺构造1的结构透视图。请参照图1，多层叠层110形成于基材100上。叠层110包括多个导电层111-118以及多个绝缘层121-128。绝缘层121-128与导电层111-118沿着图1所绘示的Z轴方向，在基材100上彼此交错叠层，使导电层111位于叠层110的底层，而绝缘层128位于叠层110的顶层。导电层111-118可以由导电半导体材料，例如n型多晶硅，或n型外延单晶硅所构成，其掺杂有掺杂浓度介于约10¹⁷到10²⁰atoms/cm³(原子数/立方厘米)的磷或砷。此外，导电层111-118也可以由p型多晶硅，或p型外延单晶硅所构成，其掺杂有掺杂浓度介于约10¹⁷到10²⁰atoms/cm³的硼。另一方面，导电层111-118也可以由无掺杂的半导体材料，例如无掺杂的多晶硅，所构成。当导电层111-118是由无掺杂多晶硅所构成时，无掺杂多晶硅的晶粒尺寸(grain size)可以介于约400纳米(nm)到600纳米之间；无掺杂多晶硅的片电阻(sheetresistance)可以介于约10⁷ ohm/square到10¹¹ ohm/square之间。导电层111-118每一者的厚度可以介于约30纳米到40纳米之间。绝缘层121-128可以由介电材料，例如硅氧化物(oxide)、硅氮化物(nitride)、硅氮氧化物(oxynitride)、硅酸盐(silicate)或其他材料，所构成。绝缘层121-128每一者的厚度可以介于约20纳米到40纳米之间。导电层111-118和绝缘层121-128可通过，例如低压化学气相沉积(Low Pressure Chemical VaporDeposition，LPCVD)工艺，制作而成。

图2A至图2C是根据本说明书的前述实施例图1的后续制作工艺阶段中的工艺构造2所绘示的结构示意图。图2A是绘示工艺构造2的上视图。图2B是沿着图2A的切线B-B’所绘示的工艺构造2的剖面图。图2C是沿着图2A的切线C-C’所绘示的工艺构造2的剖面图。请参照图2A至图2C，图案化硬掩模层130是形成于叠层110之上，意即是，形成于绝缘层128的顶部表面。图案化硬掩模层130包括多个沿着Z轴方向延伸的通孔130a。通孔130a沿着X轴方向配置成行；沿着Y轴方向配置成列。每一通孔都以具有相同尺寸的方孔型式来形成。通孔130a的每一行都以相同距离d1彼此相隔；通孔130a的每一列都以相同距离d2彼此相隔。距离d1可以等于距离d2。硬掩模层130可以包括先进图案化膜(Advanced Patterning Film，APF)，且可以通过在叠层110的整个顶部表面沉积此一先进图案化膜的化学气相沉积(Chemical Vapor Deposition，CVD)工艺、用来于先进图案化膜上定义出要形成通孔130a的部分的光刻(photolithography)工艺以及用来移除定义部分的刻蚀工艺来形成。

图3A至图3C是根据本说明书的前述实施例图2A至图2C的后续制作工艺阶段中的工艺构造3所绘示的结构示意图。图3A是绘示工艺构造3的上视图。图3B是沿着图3A的切线B-B’所绘示的工艺构造3的剖面图。图3C是沿着图3A的切线C-C’所绘示的工艺构造3的剖面图。请参照图3A至图3C，以硬掩模层130为刻蚀掩模对叠层110进行刻蚀，以形成沿着Z轴方向延伸的通孔110a，直到将基材100的部分区域经由通孔110a曝露于外为止。在图3B中，为了更清楚呈现通孔110a，并未将位于通孔110a后方的叠层110未刻蚀的部分绘示出来。每一通孔110a分别垂直地对准一个通孔130a。叠层110可通过非等向刻蚀工艺(anisotropicetching process)，例如反应离子刻蚀(Reactive Ion Etching，RIE)工艺，来加以刻蚀。在刻蚀工艺之后，移除硬掩模层130。虽然在图3A所绘示的上视图中，通孔110a为方形，但该领域中具有通常知识者可以理解，实际上，通孔110a的上视图可能因为形成通孔110a的非等向刻蚀工艺对通孔110a的侧壁进行圆化(rounding)而呈现圆形。

图4A至图4C是根据本说明书的前述实施例图3A至图3C的后续制作工艺阶段中的工艺构造4所绘示的结构示意图。图4A是绘示工艺构造4的上视图。图4B是沿着图4A的切线B-B’所绘示的工艺构造4的剖面图。图4C是沿着图4A的切线C-C’所绘示的工艺构造4的剖面图。请参照图4A至图4C，多个牺牲柱体140形成于对应的通孔110a之中。牺牲柱体140可以由氮化硅(Si₃N₄)所构成。这是因为氮化硅具有较佳的刻蚀选择特性(selectivity)且具有可承受由后续湿法清洁工艺所使用的湿法清洁溶液所造成的毛细管作用力(capillaryforce)的强度。牺牲柱体140可以通过用来沉积氮化硅层以覆盖绝缘层128的顶部表面并填充通孔110a的低压化学气相沉积工艺，以及用来移除覆盖绝缘层128的顶部表面的氮化硅层上方部分，直到将绝缘层128的顶部表面曝露于外的回蚀工艺来形成。

图5A至图5C是根据本说明书的前述实施例图4A至图4C的后续制作工艺阶段中的工艺构造5所绘示的结构示意图。图5A是绘示工艺构造5的上视图。图5B是沿着图5A的切线B-B’所绘示的工艺构造5的剖面图。图5C是沿着图5A的切线C-C’所绘示的工艺构造5的剖面图。请参照图5A至图5C，硬掩模层150形成在图4A至图4C所绘示的整个工艺构造4上。硬掩模层150可以由硅、硅氧化物、硅氮氧化物所构成，并由低压化学气相沉积工艺所制作而成。

图6A至图6C是根据本说明书的前述实施例图5A至图5C的后续制作工艺阶段中的工艺构造6所绘示的结构示意图。图6A是绘示工艺构造6的上视图。图6B是沿着图6A的切线B-B’所绘示的工艺构造6的剖面图。图6C是沿着图6A的切线C-C’所绘示的工艺构造6的剖面图。请参照图6A至图6C，在硬掩模层150之上形成掩模层155。之后，图案化掩模层155以形成多个条带155a、多个连接桥155b和多个通孔155c。多个条带155a沿着Y轴方向延伸，且与位于各列牺牲柱体140之间的空间重叠。多个连接桥155b连结相邻的条带155a，并沿着X轴方向延伸，且与牺牲柱体140重叠。多个通孔155c形成于多个连接桥155b之间。掩模层155是由光刻胶或先进图案化膜层所构成。掩模层155的图案化，可以通过用来定义掩模层155要移除(即，用来形成通孔155c)的部分的光刻工艺以及用来移除被定义的部分的刻蚀工艺来进行。

图6D是根据本说明书的另一实施例图5A至图5C的后续制作工艺阶段中的工艺构造6’所绘示的结构上视图。请参照图6D，连接桥155b’只与牺牲柱体140的中间部分重叠。因此，牺牲柱体140沿着Y轴方向的上缘和下缘会经由通孔155c’曝露于外。

图7A至图7C是根据本说明书的前述实施例图6A至图6C的后续制作工艺阶段中的工艺构造7所绘示的结构示意图。图7A是绘示工艺构造7的上视图。图7B是沿着图7A的切线B-B’所绘示的工艺构造7的剖面图。图7C是沿着图7A的切线C-C’所绘示的工艺构造7的剖面图。请参照图7A至图7C，以掩模层155为刻蚀掩模对叠层110进行刻蚀，以形成沿着Z轴方向延伸的通孔110b，将基材100曝露于外。在图7C中，为了更清楚呈现通孔110b，并未将位于通孔110b后方的牺牲柱体140绘示出来。此一刻蚀工艺的结果，使掩模层150包括沿着Y轴方向延伸，并且与位于各列牺牲柱体140之间的空间重叠的多个条带150a、连结相邻条带150a，并沿着X轴方向延伸，且与牺牲柱体140的顶部表面(即，Z轴方向的顶部表面)重叠的多个连接桥150b以及位于连接桥150b之间的多个通孔150c。每一通孔110b分别沿着Z轴方向垂直对准一个通孔150c。叠层110可通过非等向刻蚀工艺，例如反应离子刻蚀工艺，来加以刻蚀。请参照图7C，经由通孔150c曝露于外的一部分基材100，也被刻蚀而形成基材100a。

图8A至图8E是根据本说明书的前述实施例图7A至图7C的后续制作工艺阶段中的工艺构造8所绘示的结构示意图。图8A是绘示工艺构造8的上视图。图8B是沿着图8A的切线B-B’所绘示的工艺构造8的剖面图。图8C是沿着图8A的切线C-C’所绘示的工艺构造8的剖面图。图8D是沿着图8B的切线D-D’所绘示的工艺构造8的剖面图。图8E是绘示工艺构造8的结构透视图。请参照图8A至图8E，移除牺牲柱体140以留下未填充的通孔110a。通孔110a和相邻的通孔110b连接而形成分隔叠层110的沟道110c，进而形成多个沿着Y轴方向延伸的脊状叠层110’。在图8C中，为了更清楚呈现通孔110b，并未将位于通孔110b后方的硬掩模层150未刻蚀的部分绘示出来。脊状叠层110’分别垂直地对准硬掩模层150的其中一条带150a。牺牲柱体140可通过湿法清洗工艺加以移除。例如可以将图7A至图7C所绘示的工艺构造7浸泡于溶液，例如热磷酸，之中，使溶液进入通孔110b并与牺牲柱体140接触，藉以刻蚀并移除牺牲柱体140。在湿法清洗工艺之中，多个连接桥150b并不会被移除。相反的，多个连接桥150b被留下来作为相邻脊状叠层110’间的支架。因此，相邻脊状叠层110’不会因为湿法清洁工艺所使用的清洁溶液造成的毛细管作用力而相互接触。

图9A至图9D是根据本说明书的前述实施例图8A至图8E的后续制作工艺阶段中的工艺构造9所绘示的结构示意图。图9A是绘示工艺构造9的上视图。图9B是沿着图9A的切线B-B’所绘示的工艺构造9的剖面图。图9C是沿着图9A的切线C-C’所绘示的工艺构造9的剖面图。图9D是沿着图9B的切线D-D’所绘示的工艺构造9的剖面图。请参照图9A至图9D，形成存储器层160以覆盖位于脊状叠层110’之间的沟道110c。也就是说，存储器层160形成于脊状叠层110’的侧壁、经由沟道110’暴露于外的一部分基材100以及硬掩模层150暴露于外的部分上。如图9A所绘示，存储器层160也形成硬掩模层150的通孔150c的侧壁上。存储器层160可以由包含氧化硅(silicon oxide)层、氮化硅(silicon nitride)层和氧化硅层的复合层(即，ONO层)所构成，并且由低压化学气相沉积工艺所制作而成。在形成存储器层160之后，在具有存储器层160的整个工艺构造上形成导电材料，以填充沟道110c以及覆盖有存储器层160的通孔150c。之后，通过刻蚀移除导电材料的顶部层以及存储器层160的顶部层，以将硬掩模层150曝露出来。进而形成多个由着Y轴方向延伸的导电脊状部170。导电脊状部170可以由导电材质，例如掺杂有硼，掺杂浓度介于10¹⁷到10¹⁹atoms/cm³的p型多晶硅、掺杂有磷或砷，掺杂浓度介于10¹⁷到10¹⁹atoms/cm³的n型多晶硅或无掺杂的多晶硅，所构成。另一方面，导电脊状部170也可以由金属硅化物(silicides)，例如硅化钛(TiSi)、硅化钴(CoSi)或硅锗(SiGe)、氧化物半导体(oxide semiconductors)，例如氧化铟锌(InZnO)或氧化铟镓锌(InGaZnO)、金属，例如铝(Al)、铜(Cu)、钨(W)、钛(Ti)、钴(Co)、镍(Ni)、氮化钛(TiN)、氮化钽(TaN)或氮化钽铝(TaAlN)，或两种或多种上述材质的组合物所构成。导电脊状部170可以通过低压化学气相沉积工艺制作而成。

图10A至图10C是根据本说明书的前述实施例图9A至图9D的后续制作工艺阶段中的工艺构造10所绘示的结构示意图。图10A是绘示工艺构造10的上视图。图10B是沿着图10A的切线B-B’所绘示的工艺构造10的剖面图。图10C是沿着图10A的切线C-C’所绘示的工艺构造10的剖面图。请参照图10A至图10C，于图9A至图9D所绘示的工艺构造9上形成导电层180。导电层180可以由导电材质，例如掺杂有硼，掺杂浓度介于10¹⁷到10¹⁹ atoms/cm³的p型多晶硅、掺杂有磷或砷，掺杂浓度介于10¹⁷到10¹⁹ atoms/cm³的n型多晶硅或无掺杂的多晶硅，所构成。另一方面，导电层180也可以由金属硅化物，例如硅化钛、硅化钴或硅锗、氧化半导体，例如氧化铟锌或氧化铟镓锌、金属，例如铝、铜、钨、钛、钴、镍、氮化钛、氮化钽或氮化钽铝，或两种或多种上述材质的组合物所构成。导电层180可以由构成导电脊状部170的材质所组成。导电层180可以通过低压化学气相沉积工艺制作而成。之后，在导电层180上形成图案化的硬掩模层190。图案化的硬掩模层190包括多个沿着Y轴方向延伸的条带190a。这些多个条带190a垂直(沿着Z轴方向)对准多个脊状叠层110’。图案化的硬掩模层190也包括多个连接桥190b，其位于多个条带190a之间，且沿X轴方向，用来垂直对准导电脊状部170经由硬掩模层150的通孔150c曝露于外的部分。图案化的硬掩模层190更包括多个通孔190c位于连接桥190b之间，用来将导电层180曝露于外。图案化的硬掩模层190可以由先进图案化膜所形成。图案化的硬掩模层190可以通过在导电层180的整个表面沉积先进图案化膜的低压化学气相沉积工艺、用来在先进图案化膜上定义出先进图案化膜要移除的部分的光刻工艺以及用来移除定义部分的刻蚀工艺来形成。

图11A至图11D是根据本说明书的前述实施例图10A至图10C的后续制作工艺阶段中的工艺构造11所绘示的结构示意图。图11A是绘示工艺构造11的上视图。图11B是沿着图11A的切线B-B’所绘示的工艺构造11的剖面图。图11C是沿着图11A的切线C-C’所绘示的工艺构造11的剖面图。图11D是沿着图11B的切线D-D’所绘示的工艺构造11的剖面图。请参照图11A至图11D，以图案化的硬掩模层190为刻蚀掩模，对图10A至图10C所绘示的工艺构造10进行刻蚀，以形成多个沿着Z轴方向延伸的通孔200，以将基材100曝露于外。在图11B中，为了更清楚呈现通孔200，并未将位于通孔200后方的导电层180、硬掩模层150、导电脊状部170以及存储器层160未被刻蚀的部分绘示出来。每一个通孔200分别垂直对准硬掩模层190的一个通孔190c。通过通孔200可以将导电脊状部170切割成多个导电柱状体170a。工艺构造10可通过非等向刻蚀工艺，例如反应离子刻蚀工艺，来加以刻蚀。在刻蚀工艺之后，图案化的硬掩模层190可以通过湿法刻蚀工艺加以移除。

图12A至图12E是根据本说明书的前述实施例图11A至图11D的后续制作工艺阶段中的工艺构造12所绘示的结构示意图。图12A是绘示工艺构造12的上视图。图12B是沿着图12A的切线B-B’所绘示的工艺构造12的剖面图。图12C是沿着图12A的切线C-C’所绘示的工艺构造12的剖面图。图12D是沿着图12B的切线D-D’所绘示的工艺构造12的剖面图。图12E是绘示工艺构造12的结构透视图。请参照图12A至图12E，将导电层180加以图案化，以形成沿着X轴方向延伸的条带180a。每一个条带180a垂直(沿着Z轴方向)对准并连接沿着X轴方向排成一行的导电柱状体170a。导电层180的图案化，可以通过用来定义导电层180要移除的部分的光刻工艺以及用来移除被定义的部分的刻蚀工艺来进行。

在工艺构造12中，每一个导电柱状体170a可作为栅极；每一个导电条带180a可作为一条字线；每一个脊状叠层110’可作为位线；位于每一个脊状叠层110’中的每一个导电层111-118可作为通道。

虽然图12A至图12E所绘示的每一个脊状叠层110’包含八个导电层和八个绝缘层。但导电层和绝缘层的数量是可以改变的。另外，虽然图12A至图12E所绘示的工艺构造12包含四个脊状叠层110’和四个条带180a。但脊状叠层110’和条带180a的数量是也可以改变。

图13是根据本说明书的又一实施例的存储器阵列最终制作工艺阶段中的工艺构造12’所绘示的结构透视图。请参照图13，通孔200’的数目少于图12A所绘示者。因此导电柱状体170a’沿着Y轴方向延伸的距离比图12A所绘示的导电柱状体170a要长。然后，形成一个以上的导电条带180a’，例如3个导电条带180a’，来与沿着X轴方向排列导电柱状体170a’的每一行重叠并且连接。另外，在形成导电条带180a’之前，先移除了位于硬掩模层150中的多个连接桥150b。形成在连接桥150b的侧壁上的一部分存储器层160也被移除。结果，可以增加沿着Y轴方向的栅极(通过导电柱状体170a来实施)的长度，且可以使一条以上的字线(通过导电条带180a’来实施)连接至每一个栅极。

图13所绘的工艺构造12’代表通孔200’对准其下方结构的一个理想状况。当通孔200’因为，例如光刻工艺中所产生的对位失准，而没有对准其下方结构时，通孔200’可沿着X轴方向稍微移动。在这种情形下，部分存储器层160可以保留于脊状叠层110’的侧壁上。

综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims

1.一种存储器阵列的制作方法，包括：

于一基材的一表面上形成一多层叠层(multi-layer stack)；

形成多个第一通孔，沿着该多层叠层的一垂直方向，由该多层叠层的一顶部表面到该基材的该表面，贯穿该多层叠层，这些第一通孔以等距的方式沿着该基材的该表面的一第一方向配置成行(row)，并且以等距的方式沿着与该第一方向直交(orthogonal)的一第二方向配置成列(column)；

形成多个牺牲柱状体填充这些第一通孔；

在具有这些牺牲柱状体的该多层叠层上形成一硬掩模层，该硬掩模层具有多个硬掩模通孔，可将该多层叠层位于每一列这些牺牲柱状体中相邻的牺牲柱状体之间的多个区域暴露于外；

形成多个第二通孔，沿着该多层叠层的该垂直方向，由该多层叠层的该顶部表面到该基材的该表面，贯穿该多层叠层，这些第二通孔垂直地对准这些硬掩模通孔；以及

移除填充于这些第一通孔中的这些牺牲柱状体；

其中这些第二通孔连接该第一通孔而形成沿着该第二方向延伸的多个沟道；

且这些沟道将该多层叠层区隔成沿着该第二方向延伸的多个脊状叠层(ridged-shaped stacks)。

2.根据权利要求1所述的存储器阵列的制作方法，其中该多层叠层包括多个导电层和多个绝缘层沿着该垂直方向交错叠层。

3.根据权利要求2所述的存储器阵列的制作方法，其中这些导电层是由多晶硅(polysilicon)所构成。

4.根据权利要求2所述的存储器阵列的制作方法，其中这些绝缘层是由选自于硅氧化物(oxide)、硅氮化物(nitride)、硅氮氧化物(oxynitride)和硅酸盐(silicate)的一介电材料所构成。

5.根据权利要求1所述的存储器阵列的制作方法，更包括：

于这些沟道的多个侧壁上形成一存储器层；以及

在该沟道中形成多个导电脊状部。

6.根据权利要求5所述的存储器阵列的制作方法，其中该存储器层包括一氧化硅(silicon oxide)层、一氮化硅(silicon nitride)层以及一氧化硅层。

7.根据权利要求5所述的存储器阵列的制作方法，其中这些导电脊状部是由选自于多晶硅、金属硅化物(silicide)、氧化物半导体(oxide semiconductors)或金属中的一导电材料所构成。

8.根据权利要求5所述的存储器阵列的制作方法，更包括：

形成多个第三通孔沿着该垂直方向贯穿这些导电脊状部；这些第三通孔将每一这些导电脊状部切割成多个导电柱状体。

9.根据权利要求8所述的存储器阵列的制作方法，更包括：

于该硬掩模层上形成多个导电条带(strips)，且沿着该第一方向延伸；每一这些导电条带与这些导电柱状体的一行电性电性连接。

10.根据权利要求9所述的存储器阵列的制作方法，其中这些导电条带是由选自于多晶硅、金属硅化物、氧化物半导体或金属中的一导电材料所构成。

11.根据权利要求1所述的存储器阵列的制作方法，其中该硬掩模层是由硅、氧化硅或氮氧化硅(silicon oxynitride)所构成。

12.一种存储器阵列，包括：

多个脊状多层叠层(ridged-shaped multi-layer stacks)沿着一第一方向延伸；

一硬掩模层形成于该多个脊状多层叠层的顶部，该硬掩模层包括多个条带，该多个条带分别垂直地对准该多个脊状多层叠层；

一存储器层，位于该多个脊状多层叠层之间的多个沟道中，并且覆盖这些脊状多层叠层的多个侧壁；

多个导电柱状体，位于这些沟道之中，沿着这些脊状多层叠层的一垂直方向延伸，且分别垂直地对准该多个硬掩模通孔；以及

多个导电条带，位于该硬掩模层上，且沿着一第二方向延伸；这些导电条带与这些导电柱状体沿着该第二方向所形成的每一行重叠并电性连接，且导电条带延伸的该第二方向与脊状多层叠层延伸的该第一方向垂直。

13.根据权利要求12所述的存储器阵列，其中该硬掩模层是由硅、氧化硅或氮氧化硅所构成。

14.根据权利要求12所述的存储器阵列，其中每一该多个脊状多层叠层包括多个导电层和多个绝缘层沿着该垂直方向交错叠层。

15.根据权利要求14所述的存储器阵列，其中这些导电层是由多晶硅所构成。

16.根据权利要求14所述的存储器阵列，其中这些绝缘层是由选自于硅氧化物、硅氮化物、硅氮氧化物和硅酸盐的一介电材料所构成。

17.根据权利要求12所述的存储器阵列，其中该存储器层包括一氧化硅层、一氮化硅层以及一氧化硅层。

18.根据权利要求12所述的存储器阵列，其中这些导电柱状体是由选自于多晶硅、金属硅化物、氧化物半导体或金属中的一导电材料所构成。

19.根据权利要求12所述的存储器阵列，其中这些导电条带是由选自于多晶硅、金属硅化物、氧化物半导体或金属中的一导电材料所构成。

20.一种存储器阵列，包括：

多个脊状多层叠层沿着一第一方向延伸；

多个导电柱状体，位于这些沟道之中，沿着这些脊状多层叠层的一垂直方向延伸；以及

多个导电条带，位于该硬掩模层上，且沿着一第二方向延伸；

其中这些导电条带与这些导电柱状体沿着该第二方向所形成的每一行重叠并电性连接，且导电条带延伸的该第二方向与脊状多层叠层延伸的该第一方向垂直。