CN103415887A - 具有带有低电流结构的读/写元件的3d阵列的非易失性存储器及其方法 - Google Patents

Abstract

跨过位于在半导体基板以上不同距离处的多层平面形成三维阵列读/写（R/W）存储器元件。优选地，以低电流和高电阻状态操作R/W元件。这些电阻状态的电阻还依赖于R/W元件的尺寸，并且由工艺技术预先确定。与R/W元件（430）串联的薄片（400）电极及其形成方法提供了用于调整R/W存储器元件（430）的电阻的另一自由度。调整薄片电极（400）的厚度以获得在从字线（470）到位线（440）的电路路径中的减小的截面接触。这允许R/W存储器元件（430）具有增加得多的电阻并因此以减小得多的电流操作。以单元尺寸很小的增加来形成薄片电极（400）。

Description

具有带有低电流结构的读/写元件的3D阵列的非易失性存储器及其方法

技术领域

本申请的主题是可再编程的非易失性存储器单元阵列的结构、使用和制作，更具体地，是在半导体基板上形成的存储器存储元件的三维阵列。

背景技术

利用快闪存储器的可再编程的非易失性大容量数据存储系统的使用广泛用于存储计算机文件的数据、相机照片以及由其他类型的主机产生和/或使用的数据。快闪存储器的普遍形式是通过连接器可移除地连接到主机的卡。存在商业上可获得的许多不同的快闪存储卡，例子是以商标CompactFlash（紧凑快闪，CF）、MultiMediaCard（多媒体卡，MMC）、Secure Digital（安全数字，SD）、miniSD（迷你SD）、Memory Stick（记忆棒）、Memory Stick Micro（微记忆棒）、xD-Picture Card（xD-照片卡）、SmartMedia（智能媒体）和TransFlash销售的那些存储卡。这些卡具有根据其规范的唯一的机械插头和/或电接口，并且插入到作为主机的部分而提供的配合插座或者与主机连接的配合插座中。

广泛使用的快闪存储器系统的另一形式是快闪驱动器，其是具有用于通过插入到主机的通用串行总线（USB）插座中而与主机连接的USB插头的小的细长封装的手持存储器系统。本申请的受让人桑迪士克公司以其Cruzer、Ultra和Extreme Contour为商标销售了快闪盘。在另一形式的快闪存储器系统中，大量的存储器代替通常的碟盘大容量数据存储系统而永久地安装在主机系统内。这三种形式的大容量数据存储系统的每个通常包括相同类型的快闪存储器阵列。它们每个通常还包含其自己的存储器控制器和驱动器，但是也存在相反至少部分地由存储器所连接到的主机执行的软件来控制的一些仅存储器系统（memory only system）。快闪存储器通常被形成在一个或多个集成电路芯片上，并且控制器通常被形成在另一电路芯片上。但是在包括控制器的一些存储器系统中，尤其是嵌入在主机内的存储器系统中，存储器、控制器和驱动器通常被形成在单个集成电路芯片上。

存在通过其在主机和快闪存储器系统之间传送数据的两个主要技术。在其之一中，由系统产生或接收的数据文件的地址被映射到为系统而建立的连续的逻辑地址空间的不同范围。地址空间的范围通常足够覆盖系统能够处理的全部范围的地址。作为一个例子，磁盘存储驱动器通过这样的逻辑地址空间与计算机或其它主机系统通信。主机系统通过文件分配表(FAT)来追踪记录（keep track of）分配给其文件的逻辑地址，并且存储器系统保持这些逻辑地址到其中存储了数据的物理存储器地址中的映射。大多数商业上可获得的存储卡和快闪驱动器利用此类型的接口，因为其模拟主机通常与之相接口的磁盘驱动器的接口。

在这两个技术的第二个中，由在文件内的偏移量（offset）唯一地标识由电子系统产生的数据文件并且逻辑地寻址其数据。这些文件标识符然后在存储器系统内直接映射到物理存储器位置。其他地方、比如在专利申请公开no.US2006/0184720A1中描述和对比了这两种类型的主机/存储器系统接口。

快闪存储器系统通常利用具有存储器单元的阵列的集成电路，这些存储器单元各自存储根据在存储器单元中存储的数据而控制存储器单元的阈值电平的电荷。导电的浮置栅极最普遍被提供为存储器单元的部分以存储电荷，但是可替代地使用电介质电荷俘获材料。NAND架构通常对于用于大容量的大量存储系统的存储器单元阵列是优选的。对于小容量存储器，通常代替地使用诸如NOR的其他架构。可以通过参考美国专利no.5,570,315、5,774,397、6,046,935、6,373,746、6,456,528、6,522,580、6,643,188、6,771,536、6,781,877和7,342,279来获得作为快闪存储器系统的部分的NAND快闪阵列及其操作的例子。

这些年，在存储器单元阵列中存储的每个数据位所需的集成电路面积量已经显著减小，并且目标是将其进一步减小。因此，快闪存储器系统的成本和尺寸也在减小。使用NAND阵列架构对此有贡献，但是也已经采用其他方式来减小存储器单元阵列的尺寸。这些其他方式之一是在半导体基板上、在不同的平面中一个、在一个上地形成多个二维存储器单元阵列、而不是更通常的单个阵列。在美国专利no.7,023,739和7,177,191中给出了具有多个堆叠的NAND快闪存储器单元阵列平面的集成电路的例子。

另一类型的可再编程的非易失性存储器单元使用可变电阻存储器元件，该可变电阻存储器元件可以被设置为导电或不导电状态（或替换地，分别设置为低电阻状态或高电阻状态），并且有时另外被设置为部分导电状态并且保持在该状态中直到随后被复位到初始条件。可变电阻元件各自连接在两个正交延伸的导体（通常是位线和字线）之间，在二维阵列中它们在那里彼此交叉。通常通过放置在相交的导体上的适当的电压而改变这样的元件的状态。因为随着所选元件的状态被编程或读取、这些电压还需要施加到更大数量的其他未选电阻元件，因为它们沿着相同的导体而连接，所以二极管通常与可变电阻元件串联连接以便降低可能流经它们的漏电流。利用大量存储器单元并行地进行读取和编程操作的期望导致读取或编程电压被施加到非常大数量的其他存储器单元。在专利申请公开no.US2009/0001344A1中给出了可变电阻存储器元件及其相关的二极管的阵列的例子。

发明内容

根据本发明的一般框架，3D存储器包括在由具有z、y和z方向的矩形坐标定义的三维样式中布置的并且具有在z方向上堆叠的多个平行平面的存储器元件。每个平面中的存储器元件由多条字线以及相对短的局部位线与多条全局位线合作来访问。多条局部位线在z方向上穿过多个平面并且被布置在x方向上的行和y方向上的列的二维矩形阵列中。每个平面中的多条字线在x方向上伸长并且在y方向上在各个平面中的多条局部位线之间间隔开并且与这多条局部位线分离。非易失性可再编程存储器元件位于字线和局部位线之间的交叉点附近并且可以由字线和局部位线访问，其中一组存储器元件可由公共字线和一行局部位线并行访问。

存储器具有3D电阻网状结构。在三维阵列中使用的存储器元件优选是可变电阻存储器元件。即，各个存储器元件的电阻（及因此相反地电导）通常由于跨过该元件所连接到的垂直交叉的导体放置的电压而改变。依赖于可变电阻元件的类型，状态可以响应于跨过其的电压、经过其的电流的水平、跨过其的电场量、施加到其的热度的水平等等而改变。通过某种可变电阻元件材料是电压、其是电流、电场、热度等施加到元件的时间量，其确定其导电状态何时改变以及该改变发生的方向。在这样的状态改变操作之间，存储器元件的电阻保持不改变，因此是非易失性的。以上概括的三维阵列架构可以用从广阔范围的具有不同属性和操作特性的这种材料中选择的存储器元件材料来实现。

具有低电流结构的读/写元件的3D阵列

根据本发明的一个方面，提供了具有读/写（R/W）存储器元件的3D阵列的非易失性存储器。每个R/W存储器元件可以被设置或复位到两个电阻状态的至少一个。通过检测从这些电阻状态之一得到的相应电流来读取R/W存储器。优选地，以低电流和高电阻状态而操作。这些电阻状态的电阻还依赖于R/W元件的尺寸。因为每个R/W元件被形成在字线和位线之间的交叉点处，所以该尺寸通过工艺技术来确定。本发明的此方面提供了用于调整R/W存储器元件的电阻的另一自由度。这通过提供具有在从字线到位线的电路路径中的减小的截面接触的薄片形式的电极而实现。这允许R/W存储器元件具有增加很多的电阻，因此以降低很多的电流来操作。以单元尺寸的很小的增加而形成薄片电极。

根据一个实施例，在垂直方向上取向的位线服务于2D阵列的多层。每层是具有在水平或者横向方向上的字线的R/W元件的2D阵列。每个R/W元件在横向方向上在字线和位线之间穿过一对接触而形成在交叉点处。此外，接触的至少一个具有带有可预调整的截面区域的结构以便实现低电流R/W元件。

在一个优选实施例中，接触之一以连接在R/W元件和位线之间的薄片电极的形式。薄片电极具有实质上从R/W元件的面积减小的可预调整的截面区域，如果R/W元件曾要与位线直接相交。

在另一优选实施例中，薄片电极本身是R/W元件的部分。其减小的截面部分允许R/W元件以减小的电流而操作。

操作低电流R/W元件的3D存储器阵列具有节约功率以及降低由于其有限的电阻引起的沿着字线的任何电势差的优点。维持跨过字线的更均匀的电压帮助降低3D阵列中的不同R/W元件之间的漏电流。

新颖的三维可变电阻元件存储器系统的各个方面、优点、特征和细节被包括在接下来的其示例实施例的描述中，该描述应该结合附图来考虑。

在此引用的所有专利、专利申请、论文、其他出版物、文献和事物为了所有目的通过全部引用被合并于此。至于在任何所并入的出版物、文献或事物与本申请之间在术语的定义或使用上的任何不一致或者矛盾之处，应以本申请的定义或使用为准。

附图说明

图1是可变电阻存储器元件的三维阵列的一部分的等效电路，其中该阵列具有垂直位线；

图2是利用图1的存储器单元阵列并且指示存储器系统与主机系统的连接的可再编程的非易失性存储器系统的示意框图；

图3提供添加了一些结构的图1的三维阵列的两个平面和基板的平面图；

图4是图3的平面之一的一部分的放大图，标示以示出在其中编程数据的效果；

图5是图3的平面之一的一部分的放大图，标示以示出从其读取数据的效果；

图6例示示例的存储器存储元件；

图7是根据三维阵列的实现方式的第一具体例子的图1所示的三维阵列的一部分的等尺寸视图；

图8是根据三维阵列的实现方式的第二具体例子的图1所示的三维阵列的一部分的截面图；

图9-14例示形成图8的三维阵列例子的处理；以及

图15是根据三维阵列的实现方式的第三具体例子的图1所示的三维阵列的一部分的截面图。

图16例示跨过图1和图3中所示的3D存储器的多个平面的读取偏压电压和电流泄漏。

图17例示具有用于对一组局部位线的改进访问的双全局位线架构的三维存储器。

图18例示在图17的双全局位线架构3D阵列中的漏电流的消除。

图19示意性例示单侧字线架构。

图20例示具有单侧字线架构的3D阵列的一个平面和基板。

图21例示图19和20的单侧字线架构3D阵列中的漏电流的消除。

图22是具有图19所示的单侧字线架构的3D阵列的一部分的等尺寸视图。

图23例示具有垂直局部位线和水平形成的活跃的存储器元件和二极管的优选3D存储器结构。

图24A更详细地例示在交叉点处在一对字线和位线之间形成的R/W元件和二极管。

图24B示意性例示在字线340和局部位线330的每个交叉点之间串联的R/W存储器元件346和二极管336的等效电路。

图25A例示作为在FEOL基础层之上形成的多层结构的BEOL部分的形成。

图25B例示沟槽的形成，其中以图25A的3D结构将多条局部位线330形成在该沟槽处。

图25C例示图25B的沟槽中的局部位线的形成。

图25D例示用于横向访问分层的3D结构的入口的形成。

图25E例示用于形成每个层中的结构的凹陷空间的形成。

图25F例示其后跟随着所有凹陷空间的每个的字线的R/W层的形成。

图25G例示通过首先移除沿着x方向的局部位线板（slab）的部分而形成各个局部位线列。

图26A例示使得3D结构成梯形以提供在不同层处的偏移量。

图26B例示通过竖立柱（riser column）连接到各自的字线的表面金属线的形成。

图27例示其中通过在3D结构的基础部分处的金属线、比如图22所示的局部位线中的适当的一些担当全局字线来访问字线的另一实施例。

图28例示经由一组全局线和选择器件对3D存储器阵列中的垂直位线和水平字线的有效解码。

图29例示根据图28所示的3D阵列的第一架构的字线和R/W元件的BEOL（3D存储器的顶部部分）布局。

图30A例示当BEOL具有图29的第一架构时单位块的FEOL布局的第一实施例。

图30B例示当BEOL具有图29的第一架构时单位块的FEOL布局的第二实施例。

图30C例示当BEOL具有图29的第一架构时单位块的FEOL布局的第三实施例。

图31例示根据图28所示的3D阵列的第二架构的字线和R/W元件的BEOL（3D存储器的顶部部分）布局。

图32例示图31的BEOL布局在y-z平面中的截面部分。

图33例示当BEOL具有图31的第二架构时单位块的FEOL布局的第一实施例。

图34例示包括外围电路的整个3D阵列的示意顶视图。

图35例示具有垂直局部位线和水平形成的活跃的R/W存储器元件的优选3D存储器结构。

图36A例示作为在FEOL基础层（未示出）之上形成的多层结构的BEOL部分的形成。

图36B例示沟槽402的形成，其中以图35的3D结构将多个局部位线形成在该沟槽402处。

图36C是图36B所示的结构的透视图，其中沿着将最终形成一行位线的x方向截断沟槽402。

图37A例示其中延伸的位线架构首先填充沟槽然后从填充的沟槽中挖去空间以创建间隔开的各个位线的沟槽处理。

图37B例示沟槽/挖掘处的底部表面被蚀刻掉以暴露金属垫310。

图37C例示在每个位线结构的任一侧的其后跟随着打开的入口的沟槽中的大量位线结构的形成。

图37D例示用于在每层中形成字线结构的凹陷空间的形成。

图37E例示对于每个凹陷空间的其后跟随着字线的R/W层的形成。

图37F例示可以回蚀来自图37E中的各个沉积的过量（excess）。

图37G例示通过首先移除沿着x方向的局部位线板的部分422而进行的在沟槽处理中的各个局部位线列的形成。

图37H例示在图37G的部分422和412中的得到的空区已经用氧化物320填充。

图37I例示沿着已经通过沟槽处理制造的具有薄片电极的3D存储器的x方向的截面图。

图38A例示其中首先用氧化物320填充图36C所示的沟槽的镶嵌处理。

图38B例示从氧化物填充的沟槽中挖去用于每个垂直位线的空间422。

图38C例示类似于图37A到图37C所示的处理、在图38B所示的每个挖去的空间422内形成R/W元件430和位线440。

图38D例示通过CVD用氧化物320在入口中填充。这之后跟随着平坦化。

图39示意性例示包括在柱选择层之上的存储器层的3D存储器。

图40A例示将局部位线切换到全局位线的给定柱选择器件的示意电路图。

图40B例示与局部位线和全局位线有关的柱选择器件的结构。

图41例示在从沿着全局位线并且垂直于字线的y方向上的截面图中的3D存储器器件的整体方案中的柱选择器件。

图42例示用于3D存储器的一个层的局部位线、字线、全局位线和柱器件块选择栅极的2D布局的顶部（z方向）视图。

图43A例示制造柱选择层的第一阶段。

图43B例示其中通过硬掩模和RIE处理在柱选择层夹层中制造挖去处以形成柱孔442的镶嵌处理。

图43C例示其后跟随着多晶硅层480的栅极氧化物层470的沉积。

图43D例示其中柱孔442的底部被蚀穿到n+多晶硅层510的各向异性蚀刻。

图43E例示用P-多晶硅填充的柱孔。使用作为适当的沟道材料的P-多晶硅来填充柱孔442。

图43F例示在填充进的P-多晶硅中创建源极区域。这通过填充的柱孔442由n+的表层源极植入来完成。

图43G例示在沟槽被截断之后柱选择层的透视图。

图43H例示用氧化物填充沟槽。

图43I例示柱选择器件的漏极的形成。

图43J例示其后跟随着柱选择层和存储器层的在CMOS基板之上形成的金属线的整体布图。

图44例示经由电阻器的网络来驱动各个位线BL1、BL2、……、BL72的行的偏压控制线。

具体实施方式

图1到图34以及图30到图44描述了作为本发明的一般框架的3D非易失性存储器集成电路的各个优选实施例。

图35到图38描述具有低电流结构的读/写元件的3D阵列和处理的具体示例实施例。

首先参考图1，三维存储器10的架构以这样的存储器的一部分的等效电路的形式被示意性并一般性例示。这是以上概括的三维阵列的具体例子。使用标准三维矩形坐标系11用于参考，向量x、y和z的每个的方向与另外两个正交。

用于选择性地将内部存储器元件与外部数据电路连接的电路优选地在半导体基板13中形成。在此具体例子中，利用选择或切换器件Q_xy的二维阵列，其中x给出器件在x方向上的相对位置并且y给出其在y方向上的相对位置。作为例子，各个器件Q_xy可以是选择栅极或者选择晶体管。全局位线（GBL_x）在y方向上伸长并且具有由下标指示的在x方向上的相对位置。全局位线（GBL_x）各自可与在x方向上具有相同位置的选择器件Q的源极或漏极连接，尽管在读取期间以及通常还在编程期间，每次仅导通与具体全局位线连接的一个选择器件。各个选择器件Q的源极或漏极的另一个与局部位线（LBL_xy）之一连接。局部位线在z方向上垂直地伸长，并且在x（行）和y（列）方向上形成规则的二维阵列。

为了将一组（在此例子中，指定为一行）局部位线与相应的全局位线连接，控制栅极线SG_y在x方向上伸长并且与在y方向上具有共同位置的单行的选择器件Q_xy的控制端（栅极）连接。因此，依赖于控制栅极线SG_y中的哪条接收到将其所连接的选择器件导通的电压，选择器件Q_xy一次将跨过x方向（在y方向上具有相同的位置）的一行局部位线（LBL_xy）连接到全局位线（GBL_x）中的相应的一些全局位线。其余的控制栅极线接收保持其连接的选择器件截止的电压。可以注意到，因为仅一个选择器件（Q_xy）与每条局部位线（LBL_xy）一起使用，所以可以使得该阵列在x和y方向上跨过半导体基板的间距非常小，因此存储器存储元件的密度大。

存储器存储元件M_zxy被形成在位于基板13以上在z方向上的不同距离处的多个平面中。两个平面1和2被例示在图1中，但是通常将存在更多的、比如4个、6个或甚至更多的平面。在距离z处的每个平面中，字线WL_zy在x方向上伸长并且在局部位线（LBL_xy）之间在y方向上间隔开。每个平面的字线WL_zy各自与在字线的每侧的局部位线LBL_xy中的相邻两条交叉。各个存储器存储元件M_zxy被连接在与这些各个交叉点相邻的一条局部位线LBL_xy和一条字线WL_zy之间。因此可通过在局部位线LBL_xy和字线WL_zy上放置适当的电压，来寻址单个存储器元件M_zxy，其中该单个存储器元件M_zxy连接到该局部位线LBL_xy和该字线WL_zy之间。选择这些电压以提供致使存储器元件的状态从现有状态改变到期望的新状态所需的电刺激。这些电压的电平、持续时间和其他特征依赖于对存储器元件使用的材料。

三维存储器单元结构的每个“平面”通常由至少两层形成：导电的字线WL_zy位于其中的一层、以及将平面彼此电隔离的电介质材料的另一层。例如依赖于存储器元件M_zxy的结构，每个平面中也可以存在另外的层。平面一个在另一个上地被堆叠在半导体基板上，且局部位线LBL_xy与每个平面的存储元件M_zxy连接，其中这些局部位线延伸穿过每个平面。

图2是可以使用图1的三维存储器10的例示性存储器系统的框图。连接数据输入-输出电路21以经过图1的全局位线GBL_x并行地提供（在编程期间）和接收（在读取期间）模拟电量（electrical quantity），该模拟电量代表在被寻址的存储元件M_zxy中存储的数据。电路21通常包含用于在读取期间将这些电量转换成数字数据值的感测放大器，这些数据值然后通过线路23被传送到存储器系统控制器25。相反，要被编程到该阵列10中的数据被控制器25发送到输入-输出电路21，然后该输入-输出电路21通过在全局位线GBL_x上放置适当的电压将该数据编程到被寻址的存储器元件中。对于二进制操作，一个电压电平通常被放置在全局位线上，以表示二进制“1”，并且另一电压电平通常被放置在全局位线上，以表示二进制“0”。通过由各个字线选择电路27和局部位线电路29放置在字线WL_zy和选择栅极控制线SG_y上的电压来寻址存储器元件用于读取或编程。在图1的具体三维阵列中，可以通过经由选择电路27和29施加的适当的电压，来寻址位于所选的字线和局部位线LBL_xy中的任意一条之间的存储器元件用于编程或读取，其中，该局部位线LBL_xy中的任意一条在一种情况下通过选择器件Q_xy连接到全局位线GBL_x。

存储器系统控制器25通常接收来自主机系统31的数据，并向主机系统31发送数据。控制器25通常包含用于暂时存储这样的数据和操作信息的一些随机存取存储器（RAM）34。还在控制器25和主机31之间交换命令、状态信号和正被读取或编程的数据的地址。存储器系统与各种主机系统一起操作。它们可以包括个人计算机（PC）、膝上型和其他可携式计算机、蜂窝电话、个人数字助理（PDA）、数字静止相机、数字摄像机和可携式音频播放器。主机通常包括用于一种或多种类型的存储卡或者快闪盘的内置插座33，该插座33接受存储器系统的匹配的存储器系统插头35，但是一些主机需要使用其中被插入了存储卡的适配器，并且其他主机需要使用在其之间的线缆。或者，存储器系统可以被内置于主机系统中作为其整体部分。

存储器系统控制器25向解码器/驱动器电路37传送从主机接收的命令。类似地，由存储器系统产生的状态信号从电路37传送到控制器25。在其中控制器控制几乎所有的存储器操作的情况下，电路37可以是简单的逻辑电路，或者电路37可以包括状态机以控制实行给定命令所需的重复存储器操作的至少一些。从解码命令得到的控制信号从电路37施加到字线选择电路27、局部位线选择电路29和数据输入-输出电路21。地址线39还从控制器连接到电路27和29，这些地址线39携带在阵列10内的要被访问的存储器元件的物理地址以便实行来自主机的命令。物理地址对应于从主机系统31接收的逻辑地址，由控制器25和/或解码器/驱动器37进行该转换。结果，电路29通过在选择器件Q_xy的控制元件上放置适当的电压以将所选局部位线（LBL_xy）与全局位线（GBL_x）连接，来部分地寻址在阵列10内的指定的存储元件。通过电路27向阵列的字线WL_zy施加适当的电压来完成寻址。

尽管图2的存储器系统利用图1的三维存储器元件阵列10，但是该系统不限于仅使用该阵列架构。给定的存储器系统可以替换地将此类型的存储器与其他另一类型、包括闪存、比如具有NAND存储器单元阵列架构的闪存、磁盘驱动器或者某些其他类型的存储器相组合。其他类型的存储器可以具有其自己的控制器或者在某些情况下可以与三维存储器单元阵列10共享控制器25，特别是如果处于操作级的两种类型的存储器之间存在某种兼容性的情况下。

尽管图1的阵列中的每个存储器元件M_zxy可以各自被寻址用于根据到来的数据改变其状态或者用于读取其现有的存储状态，但是当然优选以多个存储器元件为单位并行地编程和读取该阵列。在图1的三维阵列中，在一个平面上的一行存储器元件可以并行被编程和读取。并行操作的存储器元件的数量依赖于连接到所选字线的存储器元件的数量。在一些阵列中，字线可以被分段（未在图1中示出）以便沿着字线的长度连接的总数量的存储器元件的仅一部分、即连接到片段中的所选的一个片段的存储器元件可以被寻址用于并行操作。

其数据已经变得废弃的先前编程的存储器元件可以被寻址，并从它们先前被编程处于的状态再编程。因此，并行地被再编程的存储器元件的状态将最经常具有彼此之间不同的开始状态。这对于许多存储器元件材料是可接受的，但是通常优选将一组存储器元件复位到在其被再编程之前的共同状态。为此目的，存储器元件可以被分组为块，其中每块的存储器元件同时被复位到共同状态，优选是被编程状态之一，准备用于随后对它们编程。如果所使用的存储器元件材料的特征是以比从第二状态改变回第一状态所花费的少得多的时间从第一状态改变到第二状态，则优选地将复位操作选取为致使进行花费更长时间的转变。然后，比复位更快地进行编程。更长的复位时间通常不是问题，因为复位仅包含弃用的数据的存储器元件的块通常在很高比例的情况下在后台进行，因此不会不利地影响存储器系统的编程性能。

利用存储器元件的块复位，可变电阻存储器元件的三维阵列可以按与当前闪存单元阵列类似的方式操作。将一块存储器元件复位到共同状态对应于将一块闪存单元擦除到被擦除状态。在此的各块存储器元件还可以进一步被划分为多页存储元件，其中一页存储器元件一起被编程和读取。这类似于闪存中的页的使用。单个页的存储器元件一起被编程和读取。当然，当编程时，要存储由复位状态表示的数据的那些存储器元件不从复位状态改变。一页存储器元件中的需要改变到另一状态，以便表示存储在其中的数据的那些存储器元件通过编程操改变了其状态。

使用这样的块和页的例子在图3中例示，图3提供了图1的阵列的平面1和2的平面示意图。跨过每个平面延伸的不同字线WL_zy和穿过平面延伸的局部位线LBL_xy以二维示出。在各平面的单个平面中，各个块由连接到一条字线的两侧的存储器元件构成，或者如果字线被分段，则由连接到字线的一段的两侧的存储器元件构成。因此，在阵列的每个平面中存在非常大量的这种块。在图3所示的块中，连接到一条字线WL₁₂的两侧的每个存储器元件M₁₁₄、M₁₂₄、M₁₃₄、M₁₁₅、M₁₂₅和M₁₃₅形成块。当然，将存在沿着字线的长度连接的许多更多的存储器元件，但是为了简化仅例示了它们中的少量。每个块的存储器元件被连接在单个字线和局部位线中的不同位线之间，即，对于图3中所示的块，被连接在字线WL12和各自的局部位线LBL₁₂、LBL₂₂、LBL₃₂、LBL₁₃、LBL₂₃和LBL₃₃之间。

还在图3中例示了一页。在所描述的具体实施例中，每块存在两页。一页由沿着该块的字线的一侧的存储器元件形成，另一页由沿着该字线的相对侧的存储器元件形成。在图3中标记的示例的页由存储器元件M₁₁₄、M₁₂₄和M₁₃₄形成。当然，一页通常将具有非常大数量的存储器元件以便能够在一次编程和读取大量的数据。为了简化说明，仅包括了图3的页的少量存储元件。

现在将描述当操作为图2的存储器系统中的阵列10时图1和3的存储器阵列的示例复位、编程和读取操作。对于这些例子，每个存储器元件M_zxy被取为包括可以通过在存储器元件两端加以不同极性的电压（或电流）或者相同极性但不同幅度和/或持续时间的电压而在不同电阻水平的两个稳定状态之间切换的非易失性存储器材料。例如，一类材料可以通过使电流在一个方向上穿过元件而被置于高电阻状态，并且可以通过使电流在另一方向上穿过该元件而被置于低电阻状态。或者，在使用相同电压极性来切换的情况下，一个元件可能需要更高的电压和更短的时间来切换到高电阻状态，并且可能需要更低的电压和更长的时间来切换到较低电阻状态。这些是指示一位数据的存储的各个存储器元件的两个存储器状态，取决于存储器元件状态，该一位数据是“0”或者“1”。

为了复位（擦除）一块存储器元件，该块中的存储器元件被置于其高电阻状态。该状态将被指定为逻辑数据状态“1”，遵循在当前的闪存阵列中使用的惯例，但是其可以替换地被指定为“0”。如图3中的例子所示，块包括电连接到一条字线WL或其片段的所有存储器元件。块是一起被复位的阵列中的存储器元件的最小单位。其可以包括数千的存储器元件。如果例如在字线的一侧的一行存储器元件包括1000个存储器元件，则一块将具有来自在字线的每侧的两行的2000个存储器元件。

可以采取以下步骤来复位块的所有存储器元件，使用图3所示的块作为例子：

1.通过图2的电路21将所有全局位线（在图1和3的阵列中的GBL₁、GBL₂和GBL₃）设置到0伏。

2.将在该块的一条字线的每侧的至少两个选择栅极线设置到H’伏，以便在y方向上的在字线的每侧的局部位线经过其选择器件连接到其各自的全局位线，并因此达到0伏。使得电压H’足够高以导通选择器件Q_xy，如在1-3伏的范围内的电压，通常是2伏。图3中所示的块包括字线WL₁₂，使得在该字线的每侧的选择栅极线SG₂和SG₃（图1）被图2的电路29设置到H’伏，以便导通选择器件Q₁₂、Q₂₂、Q₃₂、Q₁₃、Q₂₃和Q₃₃。这致使在X方向上延伸的两个相邻行中的每条局部位线LBL₁₂、LBL₂₂、LBL₃₂、LBL₁₃、LBL₂₃和LBL₃₃连接到全局位线GBL₁、GBL₂和GBL₃中的各自的全局位线。在y方向上彼此相邻的局部位线中的两条连接到单个全局位线。然后那些局部位线被设置到全局位线的0伏。其余的局部位线优选地保持未连接并且其电压浮置。

3.将被复位的块的字线设置到H伏。此复位电压值依赖于存储器元件中的切换材料并且可以在一伏的一个分数到几伏之间。该阵列的所有其他字线、包括所选平面1的其他字线以及在其他未选平面上的所有字线被设置到0伏。在图1和3的阵列中，字线WL₁₂被置于H伏，而该阵列中的所有其他字线都通过图2的电路27被置于0伏。

结果是跨过该块的每个存储器元件放置H伏。在图3的示例块中，这包括存储器元件M₁₁₄、M₁₂₄、M₁₃₄、M₁₁₅、M₁₂₅和M₁₃₅。对于被用作例子的存储器材料的类型，经过这些存储器元件的得到的电流将还没有处于高电阻状态的存储器元件中的任意元件置于该复位状态。

可以注意到，将没有杂散电流流动，因为仅一条字线具有非零电压。该块的该一条字线上的电压可以致使电流仅经过该块的存储器元件流到地。也没有可以将未选的以及电浮置的局部位线的任意一个驱动到H伏的任何物，因此将不存在跨过该块之外的阵列的任何其他存储器元件的电压差。因此，不跨过其他块中的未选存储器元件施加可以致使它们无意被干扰或复位的电压。

还可以注意到，通过将字线和相邻选择栅极的任意组合分别设置到H或者H’，可以同时复位多个块。在此情况下，这样做的唯一代价是同时复位增加数量的存储器元件所需的电流量的增加。这影响需要的电力供应的大小。

优选地，同时编程一页的存储器元件，以便增加存储器系统操作的并行性。在图4中提供了图3所示的页的展开图，添加标示以例示编程操作。该页的各个存储器元件首先处于其复位状态，因为其块的所有存储器元件先前已被复位。在此取复位状态来表示逻辑数据“1”。对于这些存储器元件中的根据被编程到页中的到来的数据而要存储逻辑数据“0”的任意存储器元件，那些存储器元件被切换到其低电阻状态，即其设置状态，而该页的其余的存储器元件保持在复位状态。

为了编程页，仅导通一行选择器件，结果是，仅一行局部位线被连接到全局位线。该连接交替地允许该块的两页的存储器元件在两个依次的编程周期中被编程，然后这使得在复位和编程单元中的存储器元件的数量相等。

参考图3和图4，描述了在所指示的一页的存储器元件M₁₁₄、M₁₂₄和M₁₃₄内的示例编程操作，如下：

1.放置在全局位线上的电压是根据存储器系统接收的用于编程的数据样式。在图4的例子中，GBL₁携带逻辑数据位“1”，GBL₂携带逻辑位“0”，GBL₃携带逻辑位“1”。位线分别被设置到相应的电压M、H和M，如所示，其中M电平电压高，但是不足以编程存储器元件，并且H电平足够高，以迫使存储器元件进入被编程状态。M电平电压可以是H电平电压的大约一半，在0伏和H之间。例如，M电平可以是0.7伏，H电平可以是1.5伏。用于编程的H电平不一定与用于复位或读取的H电平相同。在此情况下，根据接收的数据，存储器元件M₁₁₄和M₁₃₄将保持在其复位状态，而存储器元件M₁₂₄正被编程。因此，通过以下步骤仅向此页的存储器元件M₁₂₄施加编程电压。

2.将被编程的页的字线设置到0伏，在此情况下是所选字线WL₁₂。这是该页的存储器元件连接到的唯一字线。所有平面上的其他字线的每条被设置到M电平。通过图2的电路27施加这些字线电压。

3.将在所选字线以下以及每侧的选择栅极线之一设置到H’电压电平，以便选择一页用于编程。对于图3和4所示的页，H’电压被置于选择栅极线SG₂上以便导通选择器件Q₁₂、Q₂₂和Q₃₂（图1）。所有其他选择栅极线、即在此例子中的线SG₁和SG₃被设置到0伏以便保持其选择器件截止。通过图2的电路29施加选择栅极线电压。这将一行局部位线连接到全局位线并使所有其他局部位线浮置。在此例子中，该行局部位线LBL₁₂、LBL₂₂和LBL₃₂经过被导通的选择器件连接到各自的全局位线GBL₁、GBL₂和GBL₃，而使该阵列的所有其他局部位线（LBL）浮置。

对于上述的示例存储器元件材料，此操作的结果是经过存储器元件M₁₂₄发送编程电流I_PROG，由此致使该存储器元件从复位改变到设置（被编程）状态。对于连接在所选字线WL₁₂和具有施加的编程电压电平H的局部位线（LBL）之间的其他存储器元件（未示出）将发生同样情形。

施加以上列出的编程电压的相对时刻的例子是首先将一页上的所有全局位线（GBL）、所选选择栅极线（SG）、所选字线和在所选字线的每侧的两条相邻字线都设置为电压电平M。在此之后，根据被编程的数据将GBL中的所选位线升高到电压电平H，同时将所选字线的电压降到0伏达编程周期的持续时间。平面1中的除了所选字线WL₁₂之外的字线以及未选的其他平面中的所有字线可以被弱地驱动到M、某个更低的电压或者被允许浮置，以便降低由作为图2的电路27的部分的字线驱动器必须传递的功率。

通过将除了所选行之外的所有局部位线（在此例子中除了LBL₁₂、LBL₂₂和LBL₃₂之外的所有局部位线）浮置，电压可以通过连接在浮置局部位线和相邻字线之间的、处于其低电阻状态（被编程）的存储器元件松散地耦合到被允许浮置的所选平面1的外部字线以及其他平面的字线。这些所选平面的外部字线和未选平面中的字线尽管被允许浮置，但是可能通过被编程的存储器元件的组合最终被驱动到电压电平M。

在编程操作期间通常存在寄生电流，这可能增加必须经过所选字线和全局位线提供的电流。在编程期间，存在两个寄生电流源，一个到不同块中的相邻页，另一个到相同块中的相邻页。第一个的例子是来自在编程期间已经被升高到电压电平H的局部位线LBL₂₂的图4所示的寄生电流I_P1。存储器元件M₁₂₃被连接在该电压和其自己的字线WL₁₁上的电压电平M之间。该电压差可以致使寄生电流-I_P1流动。因为在局部位线LBL₁₂或LBL₃₂与字线WL₁₁之间没有这样的电压差，所以没有这样的寄生电流流经存储器元件M₁₁₃或者M₁₃₃，这些存储器元件的结果根据被编程的数据而保持在复位状态。

其他类寄生电流可能类似地从相同的局部位线LBL₂₂流到其他平面中的相邻字线。这些电流的存在可能限制可以被包括在存储器系统中的平面的数量，因为总的电流可能随着平面的数量而增加。用于编程的限制是在存储器电力供应的电流容量方面，因此平面的最大数量是电力供应的大小和平面的数量之间的折衷。在大多数情况下通常可以使用4-8个平面。

在编程期间的另一寄生电流源是到相同块中的相邻页。被留在浮置的局部位线（除了连接到被编程的该行存储器元件的局部位线之外的所有局部位线）将趋向于通过任意平面上的任何被编程的存储器元件被驱动到未选字线的电压电平M。这又可以致使寄生电流在所选平面中从处于M电压电平的这些局部位线流动到处于0伏的所选字线。通过图4所示的电流I_P2、I_P3和I_P4给出其例子。通常，这些电流将比以上所述的另一寄生电流I_P1小得多，因为这些电流仅流经与所选平面中的所选字线相邻的、处于其导电状态的那些存储器元件。

上述编程技术确保了所选页被编程（局部位线处于H，所选字线处于0）并且相邻的未选字线处于M。如之前所述，其他未选字线可以被弱地驱动到M，或者初始地驱动到M然后被留在浮置。或者，远离所选字线（例如距离多于5条字线）的任何平面中的字线也可以被留在不被充电（接地）或者浮置，因为流向它们的寄生电流与识别的寄生电流相比低到可被忽略，因为识别的寄生电流必须流经五个或更多导通（ON）器件（处于其低电阻状态的器件）的一系列组合。这可以降低通过对大量字线充电引起的功率消耗。

尽管以上描述假设通过编程脉冲的一次施加，被编程的页的每个存储器元件将达到其期望的导通（ON）值，但是替换地可以使用在NOR或者NAND闪存技术中常常使用的编程-验证技术。在此处理中，对于给定页的完整的编程操作包括一系列各个编程操作，其中在每个编程操作中出现在导通电阻的较小改变。散布在每个编程操作之间的是验证（读取）操作，该操作确定单个存储器元件是否已经达到与在该存储器元件中被编程的数据一致的其电阻或电导的期望的编程水平。在验证每个存储器元件达到电阻或电导的期望值时，对每个存储器元件终止该编程/验证序列。在被编程的所有存储器元件被验证已经达到其期望的编程值之后，则该页存储器元件的编程完成。在美国专利第5,172,338号中描述了此技术的例子。

主要参考图5，描述诸如存储器元件M₁₁₄、M₁₂₄和M₁₃₄的一页存储器元件的状态的并行读取。示例的读取处理的步骤如下：

1.将所有全局位线GBL和所有字线WL设置到电压V_R。电压V_R仅仅是方便的参考电压，并且可以是任意数量的值，但是通常将在0和1伏之间。通常，对于其中发生重复读取的操作模式，将阵列中的所有字线设置到V_R以便降低寄生读取电流是方便的，即使这需要对所有字线充电。但是，作为替换，仅需要将所选字线（图5中的WL₁₂）、处于与所选字线相同位置的每个其他平面中的字线以及在所有平面中紧密相邻的字线升高到V_R。

2.通过在与所选字线相邻的控制线上放置电压来导通一行选择器件以便定义要读取的页。在图1和图5的例子中，电压被施加到控制线SG₂以便导通选择器件Q₁₂、Q₂₂和Q₃₂。这将一行局部位线LBL₁₂、LBL₂₂和LBL₃₂连接到其各自的全局位线GBL₁、GBL₂和GBL₃。这些局部位线然后连接到存在于图2的电路21中的各个感测放大器（SA），并且取它们所连接到的全局位线的电势V_R。所有其他局部位线LBL被允许浮置。

3.将所选字线（WL₁₂）设置到电压V_R±Vsense。基于感测放大器而选取Vsense的符号，并且Vsense具有大约0.5伏的幅度。所有其他字线上的电压保持相同。

4.对于时间T感测流入（V_R+Vsense）或流出（V_R-Vsense）每个感测放大器的电流。这些是示出为流经图5的例子的被寻址存储器元件的电流I_R1、I_R2和I_R3，它们与各个存储器元件M₁₁₄、M₁₂₄和M₁₃₄的被编程状态成比例。然后通过与各个全局位线GBL₁、GBL₂和GBL₃连接的电路21内的感测放大器的二进制输出来给出存储器元件M₁₁₄、M₁₂₄和M₁₃₄的状态。然后这些感测放大器输出经过线路23（图2）被发送到控制器25，然后该控制器25将读取的数据提供给主机31。

5.通过从选择栅极线（SG₂）移除电压来截止选择器件（Q₁₂、Q₂₂和Q₃₂）以便将局部位线与全局位线断开，并将所选字线（WL₁₂）返回到电压V_R。

在这样的读取操作期间的寄生电流具有两个不期望的影响。如像编程那样，寄生电流对存储器系统电力供应带来增加的要求。另外，被错误地包括在经过正被读取的被寻址存储器元件的电流中的寄生电流可能存在。因此，如果这样的寄生电流足够大，则这可能导致错误的读取结果。

如在编程情况下那样，除了所选行（图5的例子中的LBL₁₂、LBL₂₂和LBL₃₂）之外的所有局部位线浮置。但是，通过在任意平面中的处于其被编程（低电阻）状态并且连接在浮置的局部位线和处于V_R的字线之间的任意存储器元件，浮置的局部位线的电势可能被驱动到V_R。在数据读取期间，不存在与编程情况下（图4）的I_P1可比的寄生电流，因为所选局部位线和相邻的未选字线两者都处于V_R。但是，寄生电流可能流经连接在浮置的局部位线和所选字线之间的低电阻存储器元件。这些寄生电流与在编程期间（图4）的电流I_P2、I_P3和I_P4可比，指示为图5中的I_P5、I_P6和I_P7。这些电流的每个在幅度上可以等于经过被寻址存储器元件的最大读取电流。但是，这些寄生电流从处于电压V_R的字线流向处于电压V_R±Vsense的所选字线而不流经感测放大器。这些寄生电流将不流经感测放大器连接到的所选局部位线（图5中的LBL₁₂、LBL₂₂和LBL₃₂）。尽管它们对功率消耗做出贡献，但是这些寄生电流并不因此引起感测错误。

尽管相邻字线应该处于V_R以最小化寄生电流，但是如在编程情况下那样，可能希望弱地驱动这些字线或者甚至允许它们浮置。在一个变型中，所选字线和相邻字线可以被预充电到V_R然后被允许浮置。当感测放大器被激励时，该感测放大器可以将它们充电到V_R以便这些线上的电势由来自感测放大器的参考电压（与来自字线驱动器的参考电压相对）准确地设置。这可以发生在所选字线改变到V_R±Vsense之前，但是不测量感测放大器电流，直到此充电瞬态完成。

参考单元也可以被包括在存储器阵列10中以促进任意或所有的公共数据操作（擦除、编程或读取）。参考单元是在结构上与数据单元几乎尽可能一致的单元，其中电阻被设置到特定值。它们对于消除或跟踪与温度、工艺不均匀性、重复的编程、时间或者可能在存储器的操作期间变化的其他单元属性有关的数据单元的电阻漂移是有用的。通常它们被设置为具有在一个数据状态（比如导通电阻）中的存储器元件的最高可接受低电阻值以上并且在另一数据状态（比如截止电阻）中的存储器元件的最低可接受高电阻值以下的电阻。参考单元可以是对于一个平面或整个阵列“全局的”，或者可以被包含在每个块或页内。

在一个实施例中，多个参考单元可以被包含在每页中。这样的单元的数量可以是仅几个（少于10个），或者可以高达在每页内的单元的总数的百分之几。在此情况下，参考单元通常在与该页内的数据无关的单独的操作中被复位和写入。例如，它们可以在工厂时被设置一次，或者它们可以在存储器阵列的操作期间被一次或多次设置。在上述的复位操作期间，所有全局位线被设置为低，但是这可以修改为仅将与被复位的存储器元件相关联的全局位线设置到低值，而与参考单元相关联的全局位线被设置到中间值，因此禁止它们被复位。或者，为了复位给定块内的参考单元，与参考单元相关联的全局位线被设置到低值，而与数据单元相关联的全局位线被设置到中间值。在编程期间，此处理相反，并且与参考单元相关联的全局位线被升高到高值，以将参考单元设置到期望的导通电阻，而存储器元件保持在复位状态。通常，编程电压或时间将改变以将参考单元编程到比在编程存储器元件时更高的导通电阻。

例如，如果每页中的参考单元的数量被选择为是数据存储存储器元件的数量的1%，则它们可以物理地沿着每条字线布置，以便每个参考单元与其相邻者相隔100个数据单元，并且与读取参考单元相关联的感测放大器可以与读取数据的中间感测放大器共享其参考信息。可以在编程期间使用参考单元以确保以足够的余量编程数据。可以在美国专利第6,222,762、6,538,922、6,678,192和7,237,074中找到关于在一页内使用参考单元的进一步的信息。

在一个具体实施例中，参考单元可以用于近似消除阵列中的寄生电流。在此情况下，参考单元的电阻值被设置到复位状态的值，而不是之前所述的在复位状态和数据状态之间的值。每个参考单元中的电流可以通过其相关联的感测放大器来测量，并且从相邻数据单元中减去此电流。在此情况下，参考单元正接近在存储器阵列的区域中流动的寄生电流，此寄生电流跟踪在数据操作期间在该阵列的该区域中流动的寄生电流并且类似于该寄生电流。可以在两步骤操作中（测量参考单元中的寄生电流并且随后从在数据操作期间获得的值中减去其值）或者与数据操作同时应用此校正。其中能够进行同时操作的一种方式是使用参考单元来调整相邻数据感测放大器的时序或者参考水平。对此的例子在美国专利第7,324,393号中示出。

在可变电阻存储器元件的传统二维阵列中，通常包括在交叉的位线和字线之间与存储器元件串联的二极管。此二极管的主要目的是降低在复位（擦除）、编程和读取存储器元件期间、寄生电流的数量和量值。在此的三维阵列的显著优点是得到的寄生电流更少，因此对阵列的操作具有比在其他类型的阵列中减少的消极影响。

二极管也可以与三维阵列的各个存储器元件串联，就像目前在可变电阻存储器元件的其他阵列中进行的那样，以便进一步降低寄生电流的数量，但是这样做存在缺点。主要是，制造工艺变得更复杂。则需要增加的掩模（mask）和增加的制造步骤。而且，因为硅p-n二极管的形成通常需要至少一个高温步骤，则字线和局部位线不能由具有低熔点的金属制成，比如在集成电路制造中经常使用的铝，因为在随后的高温步骤中其可能熔化。优选地使用金属或者包括金属的合成材料，这是由于，因为暴露于这样的高温，其导电性比常用于位线和字线的导电掺杂的多晶硅材料的导电性更高。在美国专利申请公开US2009/0001344A1中给出了具有形成为各个存储器元件的部分的二极管的电阻切换存储器元件的阵列的例子。

由于在此的三维阵列中的降低数量的寄生电流，所以可以在不使用这样的二极管的情况下管理寄生电流的总量值。除了更简单的制造工艺之外，不存在二极管允许双极性操作；即，其中用于将存储器元件从其第一状态切换到其第二存储器状态的电压极性与用于将存储器元件从其第二状态切换到其第一存储器状态的电压极性相反的操作。双极性操作相比单极性操作（使用与将存储器元件从其第二存储器状态切换到第一存储器状态相同极性的电压来将存储器元件从其第一存储器状态切换到第二存储器状态）的优点是：用于切换存储器元件的电力的减少以及存储器元件的可靠性的改进。如在由氧化物和固态电解质材料制成的存储器元件中那样，在其中导电丝体（conductive filament）的形成和破坏是用于切换的物理机制的存储器元件中见到双极性操作的这些优点。

寄生电流的水平随着平面的数量以及沿着每个平面内的各个字线连接的存储器元件的数量而增加。但是，因为每个平面上的字线的数量不显著影响寄生电流量，所以平面可以各自包括大量的字线。可以通过将字线分段为更少数量的存储器元件的部分来进一步管理从沿着各个字线的长度连接的大量存储器元件得到的寄生电流。然后对沿着每条字线的一段连接的存储器元件而不是沿着字线的整个长度连接的存储器元件的总数进行擦除、编程和读取操作。

在此所述的可再编程非易失性存储器阵列具有许多优点。半导体基板区域的每单元可以存储的数字数据的量高。可以以每个存储的数据位更低的成本来制造。对于平面的整个堆叠仅需要少量掩模，而不是对于每个平面需要单独一组掩模。与基板的局部位线连接的数量相比，不使用垂直局部位线的其他多平面结构明显减少。该架构消除了每个存储器单元具有与电阻存储器元件串联的二极管的需要，由此进一步简化了制造工艺并且使能够使用金属导线。而且，操作该阵列所需的电压比在当前商业闪存中使用的电压低得多。

因为每个电流路径的至少一半是垂直的，所以出现在大的交叉点阵列中的电压降显著减少。由于更短的垂直组件引起的电流路径的减小的长度意味着每个电流路径上将存在近似一半数量的存储器单元，因此漏电流减少，并且在数据编程或者读取操作期间受干扰的未选单元的数量也减少。例如，如果在传统阵列中存在与字线相关联的N个单元以及与相等长度的位线相关联的N个单元，则将存在与每个数据操作相关联或者“接触”的2N个单元。在在此所述的垂直局部位线架构中，存在与位线相关联的n个单元（n是平面的数量并且通常是诸如4或8的较小的数），或者N+n个单元与数据操作相关联。对于大的N，这意味着受数据操作影响的单元的数量近似是传统三维阵列中的一半那么多。

对存储器存储元件有用的材料

用于图1的阵列中的非易失性存储器存储元件M_zxy的材料可以是硫族化物、金属氧化物或者响应于施加到该材料的外部电压或者穿过该材料的电流而呈现出稳定的、可逆电阻偏移的多种材料的任意一个。

金属氧化物的特征在于在最初沉积时是绝缘的。一种适当的金属氧化物是氧化钛（TiO_x）。使用此材料的先前报告的存储器元件在图6中例示。在此情况下，在退火工艺中更改近化学计量的（near-stoichiometric）TiO₂大块（bulk）材料，以在底部电极附近创建缺氧层（或者具有氧空穴（oxygen vacancy）的层）。顶部铂电极通过其高功函数创建对于电子的高电势Pt/TiO₂势垒。结果，在适度的电压（一伏以下）时，非常低的电流将流经该结构。底部Pt/TiO_2-x势垒通过氧空穴（O⁺ ₂）的存在而被降低，并且表现为低电阻接触（欧姆接触）。（TiO₂中的氧空穴已知担当n型掺杂剂，转变在导电掺杂的半导体中的绝缘氧化物。）得到的合成结构处于不导电（高电阻）状态。

但是，当跨过该结构施加大的负电压（比如1.5伏）时，氧空穴朝向顶部电极漂移，结果，电势势垒Pt/TiO₂降低，并且相对高的电流可以流经该结构。然后该器件处于其低电阻（导电）状态。其他人报告的实验已经示出了在TiO₂的细丝状区域中、可能沿着颗粒边界发生导电。

通过跨过图6的结构施加大的正电压而断开导电路径。在此正偏压之下，氧空穴移动离开顶部Pt/TiO₂势垒的附近，并“断开”丝体。器件返回到其高电阻状态。导电和不导电状态两者都是非易失性的。通过施加大约0.5伏的电压来感测存储器存储元件的导电可以容易地确定存储器元件的状态。

尽管此具体导电机制可能不适用于所有金属氧化物，但是作为一组，它们具有类似的行为：当施加适当的电压时，发生从低导电状态到高导电状态的转变，并且这两个状态是非易失性的。其他材料的例子包括HfOx、ZrOx、WOx、NiOx、CoOx、CoalOx、MnOx、ZnMn₂O₄、ZnOx、TaOx、NbOx、HfSiOx、HfAlOx。适当的顶部电极包括能够与金属氧化物接触而吸取氧以在接触处创建氧空穴的、具有高功函数（通常>4.5eV）的金属。一些例子是TaCN、TiCN、Ru、RuO、Pt、富Ti的TiOx、TiAlN、TaAlN、TiSiN、TaSiN、IrO₂。用于底部电极的适当材料是诸如Ti(O)N、Ta(O)N、TiN和TaN的任何导电的富氧材料。电极的厚度通常是1nm或更大。金属氧化物的厚度通常在5nm到50nm的范围内。

适合于存储器存储元件的另一类材料是固态电解质，但是，因为它们在沉积时是导电的，所以需要形成各个存储器元件且彼此隔离它们。固态电解质有些类似于金属氧化物，并且假设导电机制是在顶部和底部电极之间形成金属丝体。在此结构中，通过将来自一个电极（可氧化电极）的离子溶解到单元的主体（固态电解质）中来形成丝体（filament）。在一个例子中，固态电解质包含银离子或者铜离子，并且可氧化电极优选地是插入在诸如A_x(MB2)_1-x的过渡金属硫化物或硒化物材料中的金属，其中A是Ag或者Cu，B是S或者Se，M是诸如Ta、V或Ti的过渡金属，并且x范围从大约0.1到大约0.7。这样的组成最小化了将不需要的材料氧化到固态电解质中。这样的组成的一个例子是Ag_x(TaS2)_1-x。替换的组成材料包括α-AgI。另一电极（中立或中性电极）应该是良导体，同时保持在固态电解质材料中不可溶解。例子包括金属和化合物，比如W、Ni、Mo、Pt、金属硅化物等。

固态电解质材料的例子是：TaO、GeSe或者GeS。适合于用作固态电解质单元的其他系统是：Cu/Tao/W、Ag/GeSe/W、Cu/GeSe/W、Cu/GeS/W和Ag/GeS/W，其中第一材料是可氧化的电极，中间材料是固态电解质，第三材料是中立（中性）电极。固态电解质的通常厚度是在30nm和100nm之间。

近年来，已经广泛地研究碳作为非易失性存储器材料。作为非易失性存储器元素，碳通常以两种形式使用：导电（或者类石墨碳）以及绝缘（或非晶碳）。这两种类型的碳材料的差别是碳化学键的内容，所谓的sp²和sp³杂化（hybridization）。在sp³组态中，碳价电子被保持在强共价键中，结果，sp³杂化不导电。其中sp³组态占优的碳膜通常被称为四面体非晶碳或者类金刚石。在sp²形态中，不是所有的碳价电子都被保持在共价键中。弱紧密电子（phi键）有助于导电，使得大部分sp²组态成为导电碳材料。碳电阻切换非易失性存储器的操作是基于以下事实：能够通过向碳结构施加适当的电流（或电压）脉冲而将sp³组态转变到sp²组态。例如，当跨过材料施加非常短（1-5ns）的高幅度电压脉冲时，随着材料sp²改变到sp³形式（“复位”组态），电导极大地降低。已经提出理论：通过此脉冲产生的高的局部温度引起材料中的无序，并且如果该脉冲非常短，则碳在非晶状态下“骤冷”（sp³杂化）。另一方面，当在复位状态下时，施加较低的电压达较长时间（～300nsec）导致材料的部分改变为sp²形式（“设置”状态）。碳电阻切换非易失性存储器元件具有类似电容器的配置，其中顶部和底部电极由像W、Pd、Pt和TaN的高温度熔点金属制成。

近来对碳纳米管（CNT）作为非易失性存储器材料的应用有极大关注。（单壁）碳纳米管是中空的碳圆柱体，通常是一个碳原子厚的卷曲的自闭合的薄片，通常直径大约1-2nm，长度是几百倍大。这样的纳米管可以表现出非常高的导电性，并且关于与集成电路制造的兼容性已提出各种提议。已经提出将“短”CNT封装在惰性粘合剂矩阵中以形成CNT的构造。可以使用旋涂或喷涂将这些CNT沉积在硅晶片上，并且在施加时，CNT具有相互之间随机的取向。当跨过此构造施加电场时，CNT趋向于弯曲或者对准其自身，使得该构造的导电性改变。从低到高电阻及相反的切换机制不好理解。如在其他基于碳的电阻切换非易失性存储器中那样，基于CNT的存储器具有类似电容器的配置，顶部和底部电极由诸如上述那些高熔点金属制成。

适合于存储器存储元件的另一类材料是相变材料。一组优选的相变材料包括硫族玻璃，通常具有组成Ge_xSb_yTe_z，其中优选x=2，y=2，z=5。发现GeSb也是有用的。其他材料包括AgInSbTe、GeTe、GaSb、BaSbTe、InSbTe和这些基本元素的各种其他组合。厚度通常在1nm到500nm的范围内。对于切换机制的通常接受的解释是，当施加高能量脉冲达非常短的时间而致使材料区域熔化时，材料在作为低导电状态的非晶状态下“骤冷（quench）”。当施加较低能量脉冲达较长时间、使得温度保持在结晶温度以上但在熔化温度以下时，金属结晶以形成高导电性的多晶相。通常使用与加热器电极整合的次平版印刷柱来制造这些器件。通常，经历了相变（phase change）的局部化区域可以被设计为对应于在阶梯边缘之上的或者如下区域之上的过渡：在该区域中，材料横在以低热导材料蚀刻的槽上方。接触电极可以是厚度从1nm到500nm的任何高熔点金属，比如TiN、W、WN和TaN。

将注意到，在以上例子的大多数中存储器材料利用其任一侧的电极，该电极的组成是特别选择的。在其中字线（WL）和/或局部位线（LBL）通过与存储器材料直接接触也形成这些电极的在此的三维存储器阵列的实施例中，这些线优选地由上述导电材料制成。在对于两个存储器元件电极的至少一个使用另外的导电片段的实施例中，那些片段因此由用于存储器元件电极的上述材料制成。

操纵元件通常被并入可控制的电阻型的存储器存储元件中。操纵元件可以是晶体管或者二极管。尽管在此所述的三维架构的优点是使得不需要这样的操纵元件，但是可能存在其中希望包括操纵元件的具体配置。二极管可以是p-n结（不一定有硅），金属/绝缘体/绝缘体/金属（MIIM）或者肖特基型金属/半导体接触，但是替换地可以是固态电解质元件。此类型的二极管的特征是对于存储器阵列中的校正操作，它在每个地址操作期间需要被“接通”和“切断”。在存储器元件被寻址之前，二极管处于高电阻状态（“截止”状态），并且“屏蔽”电阻存储器元件不受干扰电压。为了访问电阻存储器元件，需要三个不同的操作：a)将二极管从高电阻转换到低电阻，b)通过在二极管两端施加适当的电压或穿过二极管施加适当的电流来编程、读取或复位（擦除）存储器元件，以及c)复位（擦除）二极管。在一些实施例中，这些操作的一个或多个可以组合为同一步骤。可以通过向包括二级管的存储器元件施加反向电压来完成复位二极管，这致使二极管丝体崩溃并且二极管返回到高电阻状态。

为了简化，以上描述已经考虑了将一个数据值存储在每个单元内的最简单情况：每个单元被复位或设置并且保持一位数据。但是，本申请的技术不限于此简单情况。通过使用导通电阻的各个值并设计感测放大器以能够在几个这样的值之间区分，每个存储器元件可以在多级单元（MLC）中保持多位数据。在之前参考的美国专利号5,172,338中描述了这样的操作的原理。应用于存储器元件的三维阵列的MLC技术的例子包括Kozicki等人的题为“Multi-bit Memory Using Programmable Metallization Cell Technology”的论文，Proceedings of the International Conference on Electronic Devices andMemory,Grenoble,法国,2005年6月12-17日，48-53页，以及Schrogmeier等人的“Time Discrete Voltage Sensing and Iterative Programming Control for a4F2Multilevel CBRAM”（2007Symposium on VLSI Circuits）。

三维阵列的具体结构例子

现在描述用于实现图1的三维存储器元件阵列的三个替换的半导体结构。

图7中所示的第一例子配置为使用当第一次沉积时不导电的存储器元件（NVM）材料。上述类型的金属氧化物具有此特征。如关于图6所述，响应于在材料的相对侧的电极上放置的适当的电压，在这些电极之间形成导电丝体。这些电极是阵列中的位线和字线。因为除此之外材料是不导电的，所以不一定将在字线和位线的交叉点处的存储器元件相互隔离。可以通过材料的单个连续层来实现几个存储器元件，在图7的情况下这是在y方向上沿着垂直位线的相对侧垂直取向并穿过所有平面向上延伸的NVM材料的条带。图7的结构的显著优点是可以通过使用单个掩模同时定义在一组平面中的所有字线和在这些字线以下的绝缘条带，因此极大地简化了制造工艺。

参考图7，示出了三维阵列的四个平面101、103、105和107的一小部分。与图1的等效电路的元件对应的图7的阵列的元件由相同的参考数字标识。将注意到，图7示出图1的两个平面1和2加上在它们之上的两个另外的平面。所有平面具有相同的水平栅极样式、电介质和存储器存储元件（NVM）材料。在每个平面中，金属字线（WL）在x方向上伸长并且在y方向上间隔开。每个平面包括一个绝缘电介质层，该绝缘电介质层将其字线与在该平面以下的平面的字线或者在平面101的情况下在该平面以下的基板电路组件的字线相隔离。穿过每个平面延伸的是在垂直z方向上伸长并且在x-y方向上形成规则阵列的金属局部位线（LBL）“柱”的集合。

每个位线柱被连接到硅基板中的一组全局位线（GBL）之一，该组全局位线穿过在基板中形成的选择器件（Q_xy）以与柱间隔相同的间距在y方向上行进，这些选择器件的栅极由在x方向上伸长的选择栅极线（SG）驱动，这些选择栅极线也被形成在基板中。切换器件Q_xy可以是传统的CMOS晶体管（或者垂直npn晶体管），并且使用与用于形成其他传统电路相同的工艺而制造。在代替MOS晶体管而使用npn晶体管的情况下，选择栅极（SG）线被在x方向上伸长的基极接触电极线取代。感测放大器、输入-输出（I/O）电路、控制电路和任何其他所需的外围电路也被制造在基板中但是未在图7中示出。对于x方向上的每行局部位线柱，存在一条选择栅极线（SG），对于每个单独的局部位线（LBL），存在一个选择器件（Q）。

非易失性存储器元件（NVM）材料的每个垂直条带被夹在垂直局部位线（LBL）和在所有平面中垂直地堆叠的多条字线（WL）之间。优选NVM材料存在于x方向上的局部位线（LBL）之间。存储器存储元件（M）位于字线（WL）和局部位线（LBL）的每个相交处。在用于存储器存储元件材料的上述金属氧化物的情况下，在相交的局部位线（LBL）和字线（WL）之间的NVM材料的小区域通过施加到相交的线的适当电压而可控制地在导电（设置）和不导电（复位）状态之间交替。

还可能存在在LBL与平面之间的电介质之间形成的寄生NVM元件。通过将电介质条带的厚度选取为与NVM材料层的厚度（即局部位线和字线之间的间隔）相比大，可以使得通过相同垂直字线堆叠中的局字线之间的不同电压引起的场足够小，以便寄生元件从不传导极大量的电流。类似地，在其他实施例中，如果相邻LBL之间的操作电压保持在编程阈值以下，则可以使不导电的NVM材料位于相邻局部位线之间原处。

用于制造图7的结构的工艺的概况如下：

1.按传统方式在硅基板中形成包括选择器件Q、全局位线GBL、选择栅极线SG和该阵列的其它外围电路的支持电路，并且比如通过利用放置在该电路上方的蚀刻停止材料层的蚀刻来将此电路的上表面平坦化。

2.电介质（绝缘体）和金属的交替的层被形成为一个在一个上并且在基板的至少其中形成选择器件Q的区域上方的薄片。在图7的例子中，形成四个这样的薄片。

3.然后通过使用在这些薄片的顶部上方形成的掩模来蚀刻（隔离）这些薄片，该掩模具有在x方向上伸长的并且在y方向上间隔开的狭缝（slit）。所有材料被向下移除到蚀刻停止以便形成图7所示的沟槽，在这些沟槽中，稍后形成局部位线（LBL）柱和NVM材料。还通过在沟槽底部处的蚀刻停止材料层来蚀刻接触孔，以允许访问在随后形成的柱的位置处的选择器件Q的漏极。沟槽的形成还定义了字线（WL）的y方向上的宽度。

4.沿着这些沟槽的侧壁并且跨过沟槽上方的结构在薄层中沉积非易失性存储器（NVM）材料。这使得NVM材料沿着每个沟槽的相对侧壁并且与暴露到沟槽中的字线（WL）表面接触。

5.然后金属被沉积在这些沟槽中以便与非易失性存储器（NVM）材料接触。使用具有在y方向上的狭缝的掩模来图案化（pattern）金属。通过经过此掩模的蚀刻而移除金属材料留下局部位线（LBL）柱。还可以移除在柱之间的在x方向上的非易失性存储器（NVM）材料。然后用电介质材料填充在x方向上的柱之间的间隔并且将其平坦化回到该结构的顶部。

图7的配置的显著优点是仅需要经过单个掩模的一个蚀刻操作来一次形成穿过平面的所有材料层的沟槽。但是，工艺限制可能限制可以以此方式一起被蚀刻的平面的数量。如果所有层的总厚度太大，则可能需要在顺序的步骤中形成沟槽。蚀刻第一数量的层，并且已经在第一数量的成槽的层的顶部上形成第二数量的层之后，顶部层经历第二蚀刻步骤以在它们中形成与底部层中的沟槽对准的沟槽。对于具有非常大数量的层的实现方式，该序列可以重复甚至更多次。

实现图1的三维存储器单元阵列的第二例子由图8例示，并且关于图9-14概述形成此结构的工艺。此结构被配置为使用在沉积在该结构上时导电或不导电的、用于非易失性存储器存储元件的任意类型的材料，比如上述的材料。NVM元件与LBL隔离并且夹在底部金属电极和字线之间。底部电极与LBL电接触，而字线通过绝缘体与LBL电隔离。在局部位线（LBL）和字线（WL）的相交处的NVM元件在x和z方向上彼此电隔离。

图8示出仅在局部位线（LBL）的一侧的此第二结构例子的三个平面111、113和115的每个的一部分。在形成每个平面时，使用两个遮蔽（masking）步骤将字线（WL）和存储器存储元件（M_xy）定义在每个平面中。在定义了组中的最后一个平面之后，全局地定义在z方向上与组的每个平面交叉的局部位线。图8的结构的重要特征是存储元件M_xy在其各自的字线以下而不是像在图7的例子中那样用作字线（WL）和垂直局部位线（LBL）之间的绝缘体。此外，底部电极接触每个存储元件M_xy的下表面并且在y方向上横向延伸到局部位线（LBL）。经过存储器单元之一的导电经过位线，横向地沿着底部电极，垂直地在z方向上经过存储元件M_xy的切换材料（和可选的势垒金属层，如果有该层的话）并到达所选字线（WL）。这允许对存储元件M_xy使用导电切换材料，在图7的例子中这将使垂直地在彼此之上的不同平面中的字线电短路。如图8所示，字线（WL）在局部位线（LBL）的y方向上突然停止（stop short）并不具有像图7的例子中的情况那样的夹在相同的z位置处的字线和局部位线之间的非易失性存储器（NVM）材料。存储元件M_xy类似地与局部位线（LBL）间隔开，通过底部电极电连接到其处。

用于形成具有在x-y方向上的规则阵列中的存储元件M_zxy的图8的三维结构的一个平面的工艺的概况如下：

a.在连续的电介质（绝缘体）层上形成包含底部电极、切换材料和（可选的）势垒金属的条带的平行的堆叠组，其中这些堆叠在y方向上伸长并且在x方向上间隔开。此中间结构被示出在图9中。形成此结构的工艺包括依次沉积底部绝缘体层（以使器件与层111中的基板和层113和115中的较低平面绝缘）、导电材料（例如钛）的底部电极层、切换的NVM材料层、顶部电极势垒金属（例如铂）层，跟着是第一光刻胶材料层。将光刻胶图案化为一组水平线和在y方向上行进的间隔。减小光刻胶线的宽度（光刻胶被“细化”）以减小掩模材料的线的宽度，以便堆叠之间的间隔比线的宽度更大。这用于补偿在不同平面之间的切换元件的行的可能的随后的未对准，并允许公共垂直局部位线同时与所有平面中的底部电极接触。这还减小切换元件的尺寸（并因此减小电流）。使用光刻胶作为掩模，蚀刻该堆叠，在底部绝缘层上停止。然后移除光刻胶，用另一绝缘体（未在图9中示出）填充行之间的空隙，并且对得到的结构平坦化。

b.参考图10-12，这些堆叠被分离以形成各个存储器元件的x-y阵列，每个包含连结y方向上的两个相邻的存储器元件的底部电极。

1.在该结构上沉积电介质（绝缘体）层。

2.对在x方向上行进的光刻胶的平行线图案化，并蚀刻顶部绝缘体层以从此层形成图10所示的绝缘体I1的平行条带。此蚀刻在势垒金属（或存储器材料，如果不存在势垒金属的话）和填充在堆叠之间的空隙的绝缘体上停止。

3.用具有与绝缘体I1不同的蚀刻特性的第二绝缘体（I2）填充因此形成的阵列的暴露区域，然后对其平坦化。结果例示在图11中。

4.其后，通过使用暴露的I2作为掩模的选择性蚀刻来移除所有剩余的绝缘体I1。然后沿着I2的边缘形成间隔物，如图12所示。

5.使用间隔物和I2条带作为掩模，蚀穿平行的堆叠，包括底部电极条带，由此通过在底部电极条带之间的沟槽来隔离这些底部电极条带，以便每个条带仅接触两个相邻的存储器元件M_zxy。作为对形成用作蚀刻掩模的部分的间隔物的替换，替代地可以形成光刻胶掩模。但是，存在这样的光刻胶掩模的未对准的可能性，并且其间距可能不像利用间隔物可以获得的那样小。

6.然后第三绝缘体层被沉积在该结构上方并且沉积到刚刚蚀刻的沟槽中，并且第三绝缘体层被回蚀到稍微高于暴露的切换材料的高度，由此留下第三绝缘体I3。结果示出在图12中，沿着一条底部电极线在y方向上绘出的截面部分。

c.然后在暴露的区域中形成字线，使得与两个相邻的存储器元件进行欧姆接触（这是镶嵌处理）。

1.首先移除间隔物。结果如图13所示，存储器堆叠的矩形x-y阵列（类似面向上的柱），y方向上的每两个相邻的堆叠通过公共的底部电极而连接。为了清楚未示出填充柱之间的底部电极上方的区域的绝缘体I2以及填充分离开底部电极和相邻柱的空隙之间的沟槽的绝缘体I3。

2.然后沉积导电字线材料，并且通过CMP将该材料移除以便其填充暴露的沟槽，停止在绝缘体I3和势垒金属（如果存在）或者存储器材料上。注意，绝缘体I2形成其中定义了导电字线材料的沟槽（作为镶嵌处理）。字线（WL）位于绝缘体I3和两个相邻的存储器堆叠（在此示出具有势垒金属）上方。得到的结构示出在图14中。

d.对平面组中的每个平面重复以上处理。注意，由于光刻未对准，一个平面中的存储器元件将不与另一平面中的存储器元件准确对准。

e.在已经形成所有平面的电路元件之后，然后形成垂直局部位线：

1.顶部绝缘体被沉积在上部平面的字线以上。

2.使用光刻胶掩模，对于各个局部位线敞开x-y“接触”样式，并且穿过该组平面一直到基板进行蚀刻。这些开口的行沿x方向与字线平行对准，但是在y方向上在字线之间的空隙中的中途间隔开。这些开口的尺寸小于字线之间的间隔并且在x方向上对准以切割穿过每个平面中的底部电极。随着蚀刻移动穿过几个平面的底部电极的每层，其将底部电极分离为两段以便每段仅与一个存储器元件接触。蚀刻继续到基板，在基板处，其暴露与选择器件Q_xy的接触。

3.然后用金属填充这些孔以形成局部位线，并且顶部表面被平坦化以便每条局部位线与任何其他局部位线无关（与之电分离）。可选地，可以沉积势垒金属作为此工艺的一部分。得到的结构被示出在图8的垂直截面部分中。

4.或者，代替蚀刻对于局部位线的x-y“接触”样式，在I2氧化物区域中蚀刻在x方向上伸长并且在y方向上间隔开的狭缝。穿过该组平面一直到基板进行蚀刻，形成稍后在其中形成局部位线柱的沟槽。

5.然后沉积金属以填充这些沟槽。沉积的金属与所有平面中的存储器元件的底部电极接触。然后使用在x方向上具有狭缝的掩模来图案化该金属。通过蚀刻穿过该掩模而移除金属材料留下局部位线柱。用电介质材料填充在x方向上的柱之间的间隔，并且将其平坦化回到结构的顶部。

图15示出了第三具体结构例子，其示出了三个平面121、123和125的一小部分。还从导电切换材料形成存储器存储元件M_zxy。这是第二例子的变型，其中图15的存储器元件各自采取底部电极的形状并且接触垂直局部位线（LBL）。从图15所示的层中省去了图8的例子的底部电极。

通过与用于第二例子的上述工艺基本相同的工艺制成图15所示的结构。主要差别是，在此第三例子中由切换材料来替换在第二例子中对底部电极的引用，并且在此第三实施例中不使用对第二实施例的切换材料的引用。

图8的第二示例结构特别地适合于作为绝缘体或电导体而沉积的任何切换材料。图15所示的第三示例结构主要适合于作为电导体而沉积的切换材料（相变材料、碳材料、碳纳米管等材料）。通过隔离切换材料以便其不跨过两个堆叠之间的区域，消除了切换元件之间的导电短路的可能性。

具有减小的漏电流的实施例

传统上，二极管通常与存储器阵列的可变电阻元件串联连接以便减小可以流经其中的漏电流。在本发明中所述的高度紧凑的3D可再编程存储器具有如下架构：该架构不需要与每个存储器元件串联的二极管，同时能够保持减小漏电流。利用选择性地耦接到一组全局位线的短的局部位线，这是可能的。以此方式，3D存储器的结构必须被分段并且在网状结构中的各个路径之间的耦合减少。

即使3D可再编程存储器具有允许减小的电流泄漏的架构，也希望进一步减小电流泄漏。如之前结合图5所述，在读操作期间可能存在寄生电流，并且这些电流具有两个所不希望的影响。首先，它们导致较高的功耗。第二，更严重地，它们可能发生在被感测的存储器元件的感测路径中，引起对感测的电流的错误读取。

图16例示跨越在图1和图3中所示的3D存储器的多个平面的读取偏压和电流泄漏。图16是图1中所示的存储器的透视3D图的一部分的沿着x方向跨过4个平面的截面图。应该清楚，尽管图1示出基板和两个平面，但是图16示出了基板和四个平面以更好地例示从一个平面到另一平面的电流泄漏的影响。

根据结合图5所述的一般原理，当要确定图16中的存储器元件200的电阻状态时，跨过该存储器元件施加偏压电压，并且感测其元件电流I_ELEMENT。存储器元件200存在于平面4上并且可通过选择字线210（Sel-WLi）和局部位线220（Sel-LBLj）而访问。例如，为了施加偏压电压，经由导通的选择栅极222由感测放大器240将所选字线210（Sel-WLi）设置到0v并且将相应的所选局部位线220（Sel-LBLj）设置为诸如0.5V的参考。所有平面中的所有其他未选字线也被设置为参考0.5V并且所有未选局部位线也被设置为参考0.5V，然后通过感测放大器240感测的电流正好是存储器元件200的I_ELEMENT。

图1和图16所示的架构具有全部共享与感测放大器240的相同全局位线250（GBLi）的未选局部位线（LBLj+1，LBLj+2，……）和所选局部位线（Sel-LBLj）。在存储器元件200的感测期间，未选局部位线可以通过使其各自的选择栅极、比如栅极232截止而仅与感测放大器240隔离。以此方式，可以使未选局部位线浮置，并且这些未选局部位线将通过处于0.5V的相邻节点而耦接到参考0.5V。但是，相邻节点并不准确地处于参考0.5V。这是由于在每条字线（垂直于图16中的平面）中的有限的电阻，其导致远离被施加了0.5V的字线的一端的渐进的电压降。这最终导致浮置的相邻未选局部位线耦合到与参考0.5V稍微不同的电压。在此实例中，在所选和未选局部位线之间将存在漏电流，如图16中的虚的流程线所示。然后，则感测的电流是I_ELEMENT+漏电流，而不仅仅是I_ELEMENT。在增加字线的长度和电阻时，此问题变得更严重。

双全局位线架构

根据本发明的一个方面，3D存储器包括以具有x、y和z方向的矩形坐标定义的三维样式中布置的并且具有在z方向上堆叠的多个平行平面的存储器元件。每个平面中的存储器元件由多条字线和局部位线与多条全局位线合作来访问。多条局部位线在z方向上穿过该多个平面，并且被布置在x方向上的行和y方向上的列的二维矩形阵列中。每个平面中的多条字线在x方向上伸长并且在y方向上在各个平面中的多条局部位线之间间隔开并且与这些局部位线分离。非易失性可再编程存储器元件位于字线和局部位线之间的交叉点附近并且可由字线和位线访问，并且其中一组存储器元件可由公共字线和一行局部位线并行访问。3D存储器还包括双全局位线架构，两条全局位线分别服务于y方向上的其列中的偶数和奇数局部位线。此架构允许由感测放大器使用一条全局位线来访问所选局部位线，并使用另一条全局位线来访问在y方向上与该所选局部位线相邻的未选局部位线。以此方式，该相邻的未选局部位线可以准确被设置到与所选局部位线相同的参考电压，以便消除相邻位线之间的漏电流。

图17例示具有用于对一组局部位线的改进的访问的双全局位线架构的三维存储器。以这样的存储器的一部分的等效电路的形式示意性地并一般地例示三维存储器10’的架构。这是以上总结的三维阵列的具体例子。标准三维矩形坐标系11用于参考，每个向量x、y和z的方向优选地与其余两个正交并且具有在z方向上堆叠的多个平行的平面。局部位线在z方向上垂直地伸长，并且在x（行）和y（列）方向上形成规则的二维阵列。

在位于基板13以上在z方向上的不同距离处的多个平面中形成存储器存储元件M_zxy。在图17中例示了两个平面1和2，但是通常将存在更多的、比如4个、6个或甚至更多的。在距离z处的每个平面中，字线WL_zy在x方向上伸长，并且在局部位线（LBL_xy）之间在y方向上间隔开。每个平面的每行局部位线LBL_xy由一对字线WL_zy和WL_zy+1相夹。局部位线和字线之间的交叉点在每个平面处各自出现在局部位线与该平面相交处。各个存储器存储元件M_zxy被连接在与这些各个交叉点相邻的一条局部位线LBL_xy和一条字线WL_zy之间。因此可通过在之间连接了存储器元件的局部位线LBL_xy和字线WL_zy上放置适当的电压来寻址各个存储器元件M_zxy。选取这些电压以提供致使存储器元件的状态从现有状态改变到期望的新状态所需的电刺激。这些电压的电平、持续时间和其他特性依赖于对存储器元件使用的材料。

三维存储器单元结构的每个“平面”通常由至少两层形成：导电字线WL_zy位于其中的一层和将平面彼此电隔离的电介质材料的另一层。例如依赖于存储器元件M_zxy的结构，每个平面中也可以存在另外的层。这些平面在半导体基板上一个在另一个上地堆叠，局部位线LBL_xy与该局部位线穿过其延伸的每个平面的存储元件M_zxy连接。

除了具有加倍的全局位线的全局位线的结构之外，图17所示的三维存储器10’基本类似于图1所示的3D存储器10。

用于选择性地连接内部存储器元件与外部数据电路的电路优选地被形成在半导体基板13中。在此具体例子中，利用选择或切换器件Q_xy的二维阵列，其中x给出器件在x方向上的相对位置，y给出其在y方向上的相对位置。作为例子，各个器件Q_xy可以是选择栅极或者选择晶体管。

一对全局位线（GBL_xA，GBL_xB）在y方向上伸长并且在x方向上具有由下标指示的相对位置。各个器件Qxy每个将局部位线耦接到一条全局位线。实际上，一行中的每条局部位线可耦接到相应一对全局位线中的一条。沿着局部位线的列，偶数局部位线可耦接到相应的一对全局位线的第一条，而奇数局部位线可耦接到相应的该对全局位线中的第二条。

因此，在大约x’位置处的一对全局位线（GBL_x’A，GBL_x’B）各自可以以这样的方式与选择器件Q的源极或漏极连接：在x’位置处并且沿着y方向的局部位线（LBLx’y）可交替地耦接到该对全局位线（GBL_x’A，GBL_x’B）。例如，在x=1位置处的在y方向上沿着该列的奇数局部位线（LBL₁₁，LBL₁₃，……）可分别经由选择器件（Q₁₁，Q₁₃，……）耦接到在x=1处的该对全局位线的第一条GBL_1A。类似地，在x=1位置处的沿着相同列的偶数局部位线（LBL₁₂，LBL₁₄，……）可分别经由选择器件（Q₁₂，Q₁₄，……）耦接到在x=1处的该对全局位线中的第二条GBL_1B。

在读取期间并且通常还在编程期间，每条全局位线通常通过经过已经导通的相应选择器件的访问而耦接到一条局部位线。以此方式，感测放大器可以经由耦接的全局位线来访问局部位线。

为了将一组（在此例子中，指定为一行）局部位线与相应组的全局位线连接，控制栅极线SG_y在x方向上伸长，并且与在y方向上具有公共位置的单个行的选择器件Q_xy的控制端（栅极）连接。以此方式，可以并行访问一组或一页存储器元件。因此，依赖于哪条控制栅极线SG_y接收将其所连接到的选择器件导通的电压，选择器件Q_xy一次将跨越x方向（在y方向上具有相同的位置）的一行局部位线（LBL_xy）连接到全局位线中的相应全局位线。在双全局位线架构中，在大约每个x位置处存在一对全局位线。如果沿着x方向的一行局部位线可耦接到每对相应的全局位线中的第一条，则沿着y方向，相邻行的局部位线将可耦接到每对相应的全局位线中的第二条。例如，沿着x方向的该行局部位线（LBL₁₁，LBL₂₁，LBL₃₁，……）通过经由控制栅极线SG₁导通选择器件（Q₁₁，Q₂₁，Q₃₁，……）耦接到每对相应的全局位线中的第一条（GBL_1A，GBL_2A，GBL_3A，……）。沿着y方向，沿着x方向的相邻行的局部位线（LBL₁₂，LBL₂₂，LBL₃₂，……）通过经由控制栅极线SG₂导通选择器件（Q₁₂，Q₂₂，Q₃₂，……）耦接到每对相应的全局位线中的第二条（GBL_1B，GBL_2B，GBL_3B，……）。类似地，以在每对的第一条和第二条之间交替的方式，接下来的相邻行的局部位线（LBL₁₃，LBL₂₃，LBL₃₃，……）耦接到每对相应的全局位线的第一条（GBL_1A，GBL_2A，GBL_3A，……）。

通过使用每对相应的全局位线中的不同全局位线访问一行局部位线和相邻行，可以在相同的时间独立地访问该行和相邻行的局部位线。这与图1所示的单全局位线架构的情况相对，其中一行及其相邻行的局部位线两者共享相同的相应全局位线。

如结合图16所述，当相邻的位线未被独立地设置到参考电压以便消除漏电流时，由于相邻行引起的漏电流未被很好地控制。

图18例示图17的双全局位线架构3D阵列中的漏电流的消除。漏电流的分析类似于关于图16所述的。但是，通过双全局位线架构，所选局部位线220（Sel-LBLj）允许感测放大器240经由该对全局位线中的第一条GBL_iA感测该存储器元件200，该第一条GBL_iA被维持在参考电压（例如0.5V）。同时，相邻的局部位线230可以由该对全局位线中的第二条GBL_iB独立地访问。这允许相邻的局部位线230被设置到相同的参考电压。因为所选局部位线220及其相邻的局部位线（沿着y方向）两者处于相同的参考电压，所以在彼此相邻的两条局部位线之间将不存在漏电流。

与图1所示的架构相比，双全局位线架构将存储器阵列中的全局位线的数量加倍。但是，通过提供在存储器元件之间具有更少的漏电流的存储器阵列，抵消了此缺点。

单侧字线架构

根据本发明的另一实施例，3D存储器包括在由具有x、y和z方向的矩形坐标定义的三维样式中布置的并且具有在z方向上堆叠的多个平行平面的存储器元件。每个平面中的存储器元件由多条字线和局部位线与多条全局位线合作来访问。多条局部位线在z方向上穿过该多个平面并且被布置在x方向上的行和y方向上的列的二维矩形阵列中。每个平面中的多条字线在x方向上伸长，并且在y方向上在各个平面中的多条局部位线之间间隔开并且与这些局部位线分离。非易失性可再编程存储器元件位于字线和局部位线的交叉点附近并且可由字线和位线访问，并且其中一组存储器元件可由公共字线和一行局部位线并行访问。3D存储器具有单侧字线架构，每条字线独占地连接到一行存储器元件。这通过为每行存储器元件提供一条字线来实现，而不是在两行存储器元件之间共享一条字线并且跨越字线链接跨越该阵列的存储器元件。尽管该行存储器元件也由相应行的局部位线访问，但是不存在对于该字线以外的局部位线的行的耦接的扩展。

之前已经描述了双侧字线架构在于，每条字线连接到与两个相应行的局部位线相关联的两个相邻行的存储器元件，一个相邻行沿着字线的一侧，并且另一相邻行沿着另一侧。例如，如图1和图3所示，字线WL₁₂在一侧连接到分别与局部位线（LBL₁₂，LBL₂₂，LBL₃₂，……）相关联的第一行（或页）存储器元件（M₁₁₄，M₁₂₄，M₁₃₄，……），并且还在另一侧连接到分别与局部位线（LBL₁₃，LBL₂₃，LBL₃₃，……）相关联的第二行（或页）存储器元件（M₁₁₅，M₁₂₅，M₁₃₅，……）。

图19示意性例示单侧字线架构。每条字线仅在一侧连接到与一行局部位线相关联的相邻行的存储器元件。

具有图1所示的双侧字线架构的3D存储器阵列可被修改为单侧字线架构，其中除了在阵列的边缘处的字线外的每一字线将由一对字线替代。以此方式，每一字线独占地连接至一行存储器元件。因此，在图1中所示的字线WL₁₂现在在图19中被字线对WL₁₃和WL₁₄替换。将看到WL₁₃连接至一行存储器元件(M_1l4，M₁₂₄，M₁₃₄，……)，并且WL₁₄连接至一行存储器元件（M₁₁₅，M₁₂₅，M₁₃₅，……）。如先前所述，一行存储器元件构成将并行被读取或写入的一页。

图20例示具有单侧字线架构的3D阵列的一个平面和基板。类似地，自图3的双侧字线架构，图3中的WL₁₂将被图20中的该对WL₁₃、WL₁₄替代，等等。在图3中，通常的双侧字线(例如，WL₁₂)连接至两行存储器元件(在该字线的两侧)。在图20中，每一单侧字线(例如，WL₁₃)连接至仅一行存储器元件。

图20还例示了将由共享同一行局部位线(例如，LBL₁₂、LBL₂₂、LBL₃₂、……)的两行存储器元件(M₁₁₃，M₁₂₃，M₁₃₃，……)和(M₁₁₄，M₁₂₄，M₁₃₄，……)定义的可作为单位擦除的存储器元件的最小块。

图21例示对图19及图20的单侧字线架构3D阵列中的漏电流的消除。漏电流的分析类似于关于图16所述的。但是，通过单侧字线架构，所选局部位线220(Sel-LBLj)不跨越分离的字线210及212而耦接到相邻位线230。因此，在相邻局部位线之间不存在漏电流，且经由全局位线250和局部位线220的感测放大器中的感测电流将正好是来自存储器元件的电流I_ELMENT。

与图1所示的架构相比，单侧字线架构将存储器阵列中的字线的数量加倍。但是，通过提供在存储器元件之间具有更少的漏电流的存储器阵列，抵消了此缺点。

图22是具有图19所示的单侧字线架构的3D阵列的一部分的等尺寸视图。再次，类似于图7中所示的对于双侧字线架构的等尺寸视图，图22是对于单侧字线架构的实现方式的一个具体例子。与图7相比的主要差别是，每条字线连接到一行存储器元件的一侧。如之前所述，此架构具有对跨过y方向上的多条字线的位线与位线耦合去耦合的优点。

该3D阵列被配置为使用当第一次沉积时不导电的存储器元件（NVM）材料。上述类型的金属氧化物具有此特征。如关于图6所述，响应于放置在材料的相对侧的电极上的适当的电压，在这些电极之间形成导电丝体。这些电极是阵列中的位线和字线。因为除此之外该材料不导电，所以不需要将在字线和位线的交叉点处的存储器元件彼此隔离。可以通过单个连续的材料层来实现几个存储器元件，这在图22的情况下是在y方向上沿着垂直位线的相对两侧垂直地取向并且向上延伸穿过所有平面的NVM材料的条带。图22的结构的显著优点是可以通过使用单个掩模同时定义在一组平面中的所有字线和在字线以下的绝缘体的条带，因此极大地简化了制造工艺。

参考图22，示出了三维阵列的四个平面101、103、105、107的一小部分。与图19的等效电路的元件对应的图22阵列的元件由相同的参考数字标识。将注意到，图22示出图19的两个平面1和2加上在其之上的两个另外的平面。所有平面具有相同的水平样式的字线、电介质和存储器存储元件（NVM）材料。在每个平面中，金属字线（WL）在x方向上伸长并且在y方向上间隔开。每个平面包括将其字线与在其以下的平面的字线、或者在平面101的情况下将在其以下的基板电路组件相隔离的绝缘电介质层。穿过每个平面延伸的是在垂直的z方向上伸长并且形成x-y方向上的规则阵列的金属局部位线（LBL）“柱”的集合。

每个位线柱连接到硅基板中的一组全局位线（GBL）之一，该组全局位线穿过在基板中形成的选择器件（Q_xy）以与柱间隔相同的间距在y方向上行进，这些选择器件的栅极由在x方向上伸长的选择栅极线（SG）驱动，这些选择栅极线也被形成在基板中。切换器件Q_xy可以是传统的CMOS晶体管（或者垂直的npn晶体管），并且使用与用于形成其他传统电路相同的工艺而制造。在代替MOS晶体管而使用npn晶体管的情况下，选择栅极（SG）线被在x方向上伸长的基极接触电极线取代。感测放大器、输入-输出（I/O）电路、控制电路和任何其他所需的外围电路也被制造在基板中但是未在图22中示出。对于x方向上的每行局部位线柱，存在一条选择栅极线（SG），对于每个单独的局部位线（LBL），存在一个选择器件（Q）。

非易失性存储器元件（NVM）材料的每个垂直条带被夹在垂直局部位线（LBL）和在所有平面中垂直地堆叠的多条字线（WL）之间。优选地，NVM材料存在于x方向上的局部位线（LBL）之间。存储器存储元件（M）位于字线（WL）和局部位线（LBL）的每个相交处。在用于存储器存储元件材料的上述金属氧化物的情况下，在相交的局部位线（LBL）和字线（WL）之间的NVM材料的小区域通过施加到相交的线的适当电压而可控制地在导电（设置）和不导电（复位）状态之间交替。

也可能存在在LBL和平面之间的电介质之间形成的寄生NVM元件。通过将电介质条带的厚度选取为与NVM材料层的厚度（即局部位线和字线之间的间隔）相比大，可以使得通过相同垂直字线堆叠中的字线之间的不同电压引起的场足够小，以便寄生元件从不传导极大量的电流。类似地，在其他实施例中，如果相邻LBL之间的操作电压保持在编程阈值以下，则可以使不导电的NVM材料留在相邻局部位线之间原处。

与双侧字线架构相比，单侧字线架构几乎将存储器阵列中的字线的数量加倍。通过提供在存储器元件之间具有更少的漏电流的更细分的存储器阵列来抵消此缺点。

尽管已经使用优选地具有正交轴的3D坐标系描述了示例实施例，但是其中局部位线LBL、字线WL和全局位线GBL以不同于90度的角度相交的其他实施例也是可能的并且已预期到。

具有垂直位线和横向对准的有源元件的读/写元件的3D阵列

不像具有必须从被擦除状态开始编程的电荷存储元件的存储器器件，之前所述的可变电阻存储器元件可以不从给定状态开始而被写到其状态的任意一个。这样，与电荷存储型的读/擦除/编程存储器相比，其被称为读/写（R/W）存储器。因此，之前提及的电阻存储器元件也称为R/W存储器元件或者R/W元件。这样的R/W元件的3D阵列被认为是3D互连电阻网状结构（mesh）。

如之前所述，传统上，二极管通常与3D存储器阵列的R/W元件串联以便减小电阻网状结构中的漏电流。跨过字线和位线之间的每个交叉点布置松弛地串联了二极管的R/W元件（之前也称为NVM）。与NVM相比，二极管在尺寸上通常大得多。因此，二极管形成在NVM以上的层并且实质上增加了存储器的厚度。

之前结合图1和图7描述的具有相对短的垂直位线的3D阵列帮助限制电阻网状结构的互连性及因此的泄漏。

此外，之前结合图19所述的对于3D阵列的单侧字线架构也帮助划分电阻网状结构并进一步降低互连性和泄漏。

依赖于R/W元件的材料和属性，泄漏的降低使能可以去除与每个R/W元件串联的二极管的可行的3D阵列。至少，由短的位线和单侧字线带来的泄漏的降低使得可行的3D阵列能够采用与每个R/W元件串联的不那么理想的二极管（或者可能被认为是“劣等的二极管”的二极管）。

根据本发明的一个方面，利用服务于R/W元件的2D阵列的多个层的在垂直方向上取向的位线以及在每层中在水平方向上或者横向方向上的字线，具有串联的二极管的每个R/W元件在横向方向上在交叉点处被形成在字线和位线之间。通过在水平或者横向方向上对准二极管和R/W存储器元件，每层字线的厚度不增加。此外，二极管被形成为或者并入为位线结构的部分，由此不花费用于二极管的另外的空间而提供二极管。

根据本发明的另一方面，通过其中不像现有技术中那样垂直一层一层地而是并行地在所有层上横向地形成R/W元件和二极管的工艺形成3D阵列。这通过创建简单的多层结构、通过开放入口而暴露分层的层的截面部分并在横向方向上在每个暴露的层中形成精细的结构来实现。无论是否包括二级管，此工艺都是有利的。

形成诸如二极管的有源器件是高温工艺。如果之前发生了金属化，则金属将需要能够承受接下来的高温工艺。这可以排除因为其更好的导电性和经济性而使用铝或者铜。字线中增加的电阻可加剧泄漏问题。

本工艺允许对于所有层的高温工艺被聚集在一起，并且在高温工艺之后进行对于字线的金属化。

图23例示具有垂直局部位线和水平形成的有源存储器元件和二极管的优选的3D存储器结构。关于x-y-x坐标系定义该3D存储器结构。局部位线处于z方向上，字线处于x方向上并且全局位线处于y方向上。

该3D结构可以被看作包括两个部分。基础部分，通常称为FEOL（“（制造）线的前端”）由半导体基板支撑，诸如选择或切换器件Qxy的有源器件被形成在该半导体基板上（还见图1和图7）。用作全局位线和各个金属接触垫的一系列金属线被形成在有源元件的上部。每个选择器件Qxy具有连接到金属线的源极和连接到漏极端的漏极。以此方式，选择器件担当金属线和漏极端之间的开关。如之前所述，沿着x方向的对于给定的y的Qxy具有沿着x方向行进的多晶硅线形式的公共栅极。例如，当在Q₁₁、Q₂₁、Q₃₁、……的y=1的公共栅极上赋予选择信号SG₁时，沿着x=1、2、3、……的漏极端分别连接到全局位线GBL₁、GBL₂、GBL₃、……。如稍后将看出的，漏极端经由接触垫310连接到各自的局部位线或字线。

在基础部分以上的第二部分被称为BEOL（“（制造）线的后端”）。BEOL是其中形成R/W材料、字线和垂直局部位线的多个层之处。局部位线连接到FEOL部分中的各个接触垫。示意性地，z方向上的多条局部位线330连接到一组接触点310。沿着z方向，形成存储器元件层的堆叠。在每层处，一对字线340从相对侧围绕一组局部位线330。例如，该组局部位线（LBL₁₁、LBL₂₁、LBL₃₁、……）被层1中的字线（WL₁₀，WL₁₁）和层2中的字线（WL₂₀，WL₂₁），……围绕。

位线330优选由P+多晶硅形成。在位线的其中其与字线相邻的区域中，区域332被掺杂了N+掺杂剂。以此方式，二极管336被形成在位线330的在该位线330与字线340相邻时的每个区域中。在每条字线340和二极管336之间形成R/W存储器元件346。在优选实施例中，电阻存储器元件346由紧接后面跟随了HfOx层342的字线340的Ti层344形成。该3D结构的顶部层被氮化物层350覆盖。因此，沿着x方向绕着每条垂直局部位线330（例如LBL₁₁、LBL₂₁、LBL₃₁、……）形成R/W元件342和344以及二极管332和330的各个层，以便它们在一侧耦接到各自的位线330并且在另一侧耦接到随后形成的各自的字线WL340（例如WL₁₀、WL₂₀、WL₃₀、……）。类似的R/W元件和二极管沿着x方向被形成在相同组的位线330（LBL₁₁、LBL₂₁、LBL₃₁，……）的另一侧并且也连接到各自的字线（WL₁₁、WL₂₁、WL₃₁、……）。

BEOL部分的其他空间被诸如氧化物320的电介质填充。以此方式，除了串联在每个R/W元件和其各自的位线之间的二极管之外，形成与图19示意性示出的类似的3D R/W阵列。

图24A更详细地例示在交叉点处在一对字线和位线之间形成的R/W元件和二极管。在一个实施例中，利用Ti层344和HfOx层342形成R/W存储器元件346。Ti层与字线340电接触，而HfOx层342与二极管336电接触。位线330通常被掺杂为P+多晶硅。但是，位线在其中存在与诸如字线340的字线的交叉点的区域332中被反掺杂为N+。得到的PN结有效地形成二极管336，该二极管336被布置为与在字线340和局部位线330之间的R/W元件346串联。

图24B示意性例示串联在字线340和局部位线330的每个交叉点之间的R/W存储器元件346和二极管336的等效电路。

在图23中以及还在图24A和24B中示出的3D存储器结构具有实现其中每个存储器元件具有二极管隔离以减小与相邻局部位线的电流链接的3D存储器的优点。不像其中二极管在z方向上被形成在每个存储器元件的顶部的现有技术结构，存储器元件346的水平（x方向）取向允许每个二极管被形成为局部位线的区域，由此不占用另外的空间。

图25A-25F例示在各个处理阶段中的图23所示的3D存储器的BEOL（顶部）部分的形成。

图25A例示作为在FEOL基础层的顶部上形成的多层结构的BEOL部分的形成。总体结构（gross structure）被形成为氧化物320的多个交替的层和牺牲材料322的层的夹层。优选地，使用未掺杂的多晶硅来形成牺牲材料322，因为其可以容易地被蚀刻掉以及被其他结构替代。FEOL基础层被形成为具有如之前所述的在各自的全局位线和漏极端之间切换的切换器件Qxy。优选地，W或TiN的金属垫被形成在每个漏极端上以进行连接。在这之后跟随着氧化物的层320。然后氧化物的层被平坦化以与金属垫平齐。随后，铺设未掺杂的多晶硅322和氧化物320的交替的层的夹层。该夹层被保护的氮化物层350覆盖。在优选实施例中，还在氮化物层的顶部沉积氧化物的另一牺牲层。

图25B例示其中多个局部位线330要被形成在图25A的3D结构中的沟槽的形成。实质上，设置硬掩模（“HM”）沉积和平版印刷，以便在3D结构中沿着x方向行进的垂直沟槽然后可以被蚀刻掉以形成要在其中形成局部位线的沟槽。沟槽在x方向上与接触垫对齐，以便将形成局部位线来与接触垫接触。

图25C例示图25B的沟槽中的局部位线的形成。在HM移除之后，BOE（“缓冲的氧化物蚀刻”）帮助清理该结构，暴露氮化物层作为顶部层。然后通过用P+多晶硅填充沟槽来形成（以沿着x方向的板的形式的）局部位线330。然后对P+多晶硅平坦化。

图25D例示用于横向访问分层的3D结构的入口的形成。这允许并行地对所有层形成在每层中的诸如R/W元件、二极管和字线的结构。这通过HM沉积后跟随平版印刷和蚀刻来实现。

图25E例示用于形成每层中的这些结构的凹入空间的形成。并行地创建对于所有层的凹入空间。这通过KOH湿蚀刻后跟随第二各向同性凹入蚀刻来实现，该第二各向同性凹入蚀刻将未掺杂的多晶硅选择性地正好移除到局部位线的列。

然后通过气相掺杂工艺用N+对局部位线的板的暴露的条带反掺杂。这将创建就在局部位线的暴露的表面以下的PN结。

在另一实施例中，利用N+多晶硅形成局部位线。然后将通过P+扩散来制成二极管。

在其中不实现二极管的另一实施例中，将跳过N+掺杂。在该情况下，可以用金属形成局部位线。

图25F例示对于所有凹入空间的每个的R/W层后跟随字线的形成。凹入空间首先被BOE（缓冲的氧化物蚀刻，Buffered Oxide Etched）蚀刻。然后通过第一层342（例如HFOx）的原子层沉积形成R/W材料。其后跟随通过化学气相沉积来沉积第二层344（例如Ti（钛））。

接下来，可以形成字线340。通过如图25E中所述的所有完成的形成二极管332、330的有源元件的高温工艺，可以针对其导电性而不考虑随后的高温恶化来优化金属化。例如，可以沉积铝或铜。在其他实施例中，也可以构思通过化学气相沉积的诸如TiN的薄层后跟随W（钛）的块层的高温金属。可以回蚀来自各个沉积的过量。

图25G例示通过首先沿着x方向移除局部位线板的部分的各个局部位线列的形成。然后用氧化物320填充得到的空隙，如图23所示。通过化学和机械打磨平坦化顶部表面。

图26A-26B例示用于访问图23所示的3D存储器的字线340的金属线和接触的形成。实质上，通过来自该3D存储器结构的顶部或者底部的接触来访问字线。每条字线通过垂直竖立的列来连接到在3D存储器结构的表面处的金属线。

图26A例示3D结构被阶梯化（terrace）以在不同层处提供偏移量。通过对不同的层阶梯化，每层处的字线将具有从其顶部的对于其竖立的列的无阻碍的路径。优选地，在字线的末端处访问。例如，沿着x方向在3D结构的两端形成阶梯化，以便在表面处的金属线与从一端访问所有字线相比密度是一半。在阶梯化和创建对于每层的字线的无障碍视野后，在阶梯化期间移除的体积用氧化物重新填充并被平坦化。

图26B例示通过竖立的列连接到各个字线的表面金属线的形成。用于竖立的列的空间被从每个阶梯层的顶部蚀刻掉以为竖立的列让路。然后用将字线连接到3D结构的上表面的竖立的列314填充得到的空隙。

在一个实施例中，然后可以通过在上表面处形成的金属线312连接竖立的列314。

根据要在以下部分更详细地描述的本发明的另一方面，经由一些全局位线、比如图22中所示的那些全局位线来访问字线。

图27例示另一实施例，其中通过在3D结构的基础部分处的金属线来访问字线，比如拨出图22中所示的全局位线的一些来担当全局字线。在一个实施例中，与字线的连接被带到在3D结构的顶部处的金属线，如图26A和26B中所示。利用在顶部处的金属线用作连接桥，第二竖立的列316向下钻以经由接触垫310之一与适当的全局字线接触。为了形成第二竖立的列316，从3D结构的顶部挖去列，然后用诸如金属的导电材料填充。然后形成用作连接桥的在顶部的金属线312。

垂直位线和水平字线的有效解码

根据本发明的另一方面，具有多层的在x-y平面中的R/W元件的2D阵列的3D存储器可由在每层之间特有的字线以及对于所有层共同的在z方向上的垂直局部线的阵列来访问。沿着y方向的多条金属线被提供在3D存储器的基础部分处或者上表面处。第一组金属线可切换地连接以允许访问所选组垂直局部位线，并且第二组金属线可切换地连接以允许访问各层的任意层中的所选字线。

该组金属线用作对于所选组的局部位线和字线的全局访问线。该组金属线到所选组的局部位线和字线的切换由在3D存储器的基础部分处的一组切换晶体管来实现。当金属线位于3D存储器的上表面处时，一组竖立的列提供从切换晶体管到金属线的连接。

如之前所述，该3D存储器阵列具有基础层（FEOL）部分和含有多层存储器元件平面的另一部分（BEOL）。在之前结合图1、图7和图22所述的实施例中，担当全局位线的一组金属线被形成在3D结构的基础部分（FEOL）处。

在本发明中，不是该组中的所有金属线都用于解码局部位线。而是，金属线中的一些被保留用于解码一组所选字线，每层2条。此方案提供了高度可扩展的解码架构。其允许解码字线和局部位线的任意组合。其还允许将字线分段为局部字线，由此帮助降低字线电阻和3D电阻网状结构的互连性。

图28例示经由一组全局位线和选择器件对3D存储器阵列中的垂直位线和水平字线的有效解码。示出了具有沿着z方向堆叠的4个层的示例的3D阵列。类似于图17和图23所示的3D阵列，通过在垂直或z方向上的局部位线的2D阵列可访问这4个层。在每层处，将存在沿着y方向间隔开并具有沿着x方向行进的每条字线的一组字线。

图28仅示出由包裹在所选一页的局部位线（LBL₁₁、LBL₂₁、LBL₃₁、……、LBL_(P-1)1、LBL_P1）两侧的、在每层上的所选的一对字线构成的存储器元件的一块。因此，WL10和WL11是在层1处的所选的字线对；WL20和WL21是在层2处的所选的字线对；WL30和WL31是在层3处的所选的字线对；以及WL40和WL41是在层4处的所选的字线对。该块由存储器元件的2*P_bl*L_Layer构成。在当前例子中，P_bl=P并且L_layer=L，总计2PL个存储器元件。

对所选页的局部位线的解码类似于之前的其中存在担当用于访问所选页的局部位线的全局位线的第一组P条金属线（GBL₁、GBL₂、GBL₃、……、GBL_P）。因为该存储器架构具有在相同页的局部位线的周围的每层上两条字线（偶数和奇数），所以存在用作全局字线的第二组2x4条金属线。这些金属线被分布在第一组的两侧，左侧的四条金属线（GWL₁₁、GWL₂₁、GWL₃₁和GWL₄₁）分别用于在四个层的每层处的奇数字线（WL₁₁、WL₂₁、WL₃₁和WL₄₁）。类似地，存在分别用于4层的每层处的偶数字线（WL₁₀、WL₂₀、WL₃₀和WL₄₀）的右侧四条金属线（GWL₁₀、GWL₂₀、GWL₃₀和GWL₄₀）。金属线（全局线）与所选字线和局部位线的连接是经由被诸如SG₁的选择线控制的选择器件Qxy。

图29例示根据图28所示的3D阵列的第一架构的对于字线和R/W元件的BEOL（3D存储器的顶部部分）布局。在第一BEOL架构中，全局线（包括全局字线和全局位线）从每个垂直局部位线的柱偏移（～1F，F是特征长度）。单位单元具有尺寸XF*YF。XF由位线柱到位线间隔来限制（～4F）。YF由局部WL到局部WL到R/W材料到BL柱来限制（～2.5F）。这些给出了对于每个层的单元尺寸～10F2。当被分摊在多层上时，单元尺寸是XF*XY/L_Layer。但是，当考虑到WL驱动器占据的空间时，有效单元尺寸=XF*XF/L_Layer+2*XF*XF/P_bl，其中L_Layer=层的数量，P_bl是被并行读取或写入的一页单元中的位线的数量。因此，由于WL驱动器的百分比损失=2*L_Layer/P_bl。

可以通过经由公共栅极选择线（例如SG1）使能一堆（bank）选择器件来选择该块。因此，FEOL（3D存储器的基础部分）的布局将需要容纳P+2L条金属线加上等于（P+2L）*（每层中的字线对的数量）的多个选择器件。每个选择器件是3D存储器的基础部分（或FEOL平面）上的有源区域。通常，选择器件在基板上被形成，多晶硅栅极在一对源极和和漏极扩散点上方。对于一堆选择器件，公共多晶硅线使能够并行控制该堆选择器件。

图30A例示当BEOL具有图29的第一架构时单位块的FEOL布局的第一实施例。将理解，在多晶硅线的每侧，存在多个选择晶体管（未明确示出），每个具有与局部位线柱或者与接触一致的其源极和漏极。选择晶体管是图28中所示的选择器件Qxy。可以看出，用于位线和字线到全局线的选择器件尺寸由沿着y方向的柱之间的间隔来限制。但是，由于与局部位线柱相邻的两个接触正连接到相同全局位线，不具有通过允许并行使用两堆选择器件而将驱动功率加倍的优点。因此具有M=2的乘数。

图30B例示当BEOL具有图29的第一架构时单位块的FEOL布局的第二实施例。通过相对全局线以对角的方式形成有源元件，选择器件的长度可以以因子SQRT(2)而增加。但是，加倍（double up）两堆选择器件的特征不可用，因为与局部位线柱相邻的两个接触点不连接到相同的全局线。因此，仅具有M=1的乘数。

图30C例示当BEOL具有图29的第一架构时单位块的FEOL布局的第三实施例。第三实施例用于克服第二实施例的M=1的减小的驱动功率的缺陷。通过图30C中的布局，局部位线柱的每侧的两个接触连接到相同的全局线。因此，M再次等于2。

图31例示根据图28所示的3D阵列的第二架构的对于字线和R/W元件的BEOL（3D存储器的顶部部分）布局。在第二BEOL架构中，在3D存储器的顶部部分上形成全局线（包括全局字线和全局位线）。全局线与垂直局部位线的柱对准。单位单元具有尺寸XF*YF。XF由位线线柱到位线间隔限制（～2F）。YF由局部WL到局部WL到R/W材料到BL柱以及还有对于接触的另外的空间来限制（～3.5F）。这些给出对于每层的～7F2的单元尺寸。每个位线柱与全局线接触。

图32例示y-z平面中的图31的BEOL布局的截面部分。实质上，局部位线或字线位于选择晶体管的一端上，并且经由该选择晶体管和竖立的列与在3D存储器的顶部上的全局线之一连接。

图33例示当BEOL具有图31的第二架构时单位块的FEOL布局的第一实施例。在局部位线柱的每侧上存在两个接触，并且它们连接到相同的全局线。因此，M再次等于2。

图33所示的第二架构的第一实施例类似于图30A所示的第一架构的第一实施例。以相同的方式，分别在图30B和图30C中所示的第一架构的第二和第三实施例可以容易地适用于第二架构。

图34例示包括外围电路的整个3D阵列的示意顶视图。将看出，使用全局线来解码局部位线和字线两者的本架构很能扩展。全局字线驱动器、感测放大器和块选择驱动器可以在该阵列的同一侧或者交替侧。

具有低电流结构的读/写元件的3D阵列

根据本发明的另一方面，为非易失性存储器提供了读/写（R/W）存储器元件的3D阵列。每个R/W存储器元件可以被设置或复位到两个电阻状态的至少一个。通过检测从这些电阻状态之一得到的相应电流来读取R/W存储器。优选地，以低电流和高电阻状态而操作。这些电阻状态的电阻还依赖于R/W元件的尺寸。因为每个R/W被形成在字线和位线之间的交叉点处，所以该尺寸通过工艺技术来预定。本发明的此方面提供了用于调整R/W存储器元件的电阻的另一自由度。这通过提供具有在从字线到位线的电路路径中的减小的截面接触的薄片的形式的电极而实现。这允许R/W存储器元件具有增加很多的电阻，因此允许以降低很多的电流而操作。以单元尺寸的很小的增加来形成薄片电极。

根据一个实施例，在垂直方向上取向的位线服务于2D阵列的多层。每层是具有在水平或者横向方向上的字线的R/W元件的2D阵列。每个R/W元件在横向方向上在字线和位线之间被形成在穿过一对接触的交叉点处。此外，至少一个接触具有带有可预调整的截面区域的结构以便实现低电流R/W元件。

在一个优选实施例中，接触之一是连接在R/W元件和位线之间的薄片电极的形式。薄片电极具有实质上从R/W元件的面积减小的可预调整的截面区域，如果R/W元件曾要与位线直接相交。

在另一优选实施例中，薄片电极本身是R/W元件的部分。其减小的截面部分允许R/W元件以减小的电流而操作。

操作低电流R/W元件的3D存储器阵列具有节约功率以及降低由于其有限的电阻引起的沿着字线的任何电势差的优点。维持跨过字线的更均匀的电压帮助降低3D阵列中的不同R/W元件之间的漏电流。

图35例示具有垂直局部位线和水平形成的有源R/W存储器元件的优选3D存储器结构。关于x-y-x坐标系定义此3D存储器结构。诸如LBL440的局部位线处于z方向，诸如WL470的字线处于x方向。

该3D结构可以被看作包括两个部分。通常称为FEOL（“（制造）线的前端”）的基础部分由半导体基板支撑，有源元件可以被形成在该半导体基板上（未示出，但是例如参见图1、7、23和27）。

图35示出称为BEOL（“（制造）线的后端”）的在基础部分以上的第二部分。BEOL是形成R/W材料、字线和垂直局部位线的多个层之处。诸如LBL440的局部位线经由各个接触垫310连接到FEOL部分中的结构。沿着z方向，形成存储器元件层的堆叠。在每层处，每行局部位线440被一对字线WL470围绕。

位线440优选地由N+多晶硅形成。在一个优选实施例中，电阻R/W存储器元件由HfOx层430形成。优选地，TiNi的层460也被形成在字线470上以担当字线的势垒层。HfOx层430被沉积在位线440侧。

之前结合图6也已经描述了可以用在诸如本发明的3D存储器的RRAM器件上的R/W材料。通常，该器件是具有在第一和第二电极（导体）之间的切换材料的类似电容器的结构。担当阳极的第一电极包括以下之一：Al（反应性的）、Pt、Pd、Au、Ag、TiN、TaN、TaCN、Ti(反应性的（reactive）)/TiN、Ni、C、Co。担当阴极的第二电极包括以下之一：Pt、Pd、Au、Ag、Cu、TiN、TaN、TaCN、W、n+Si。

切换材料主要落入两类之一。第一类是具有Me掺杂的氧化物的结构的复合氧化物，其中Me：Me1Me2…Ox。例子是：PCMO（PrCaMnO）、LCMO（LaCaMnO）、LaSrGaMg(Co)O、(CeO2)x(GdO0.5)y、Cu:MoOx/GdOx、Nb:STO(Nb:SrTiO)、……、Cu:ZrOx、……、Y(Sc)SZ(Yt(Sc)稳定的ZrOx)、掺杂的Y(Sc)SZ:YtiZrO、YZrON、……。

第二类是具有结构TMO（过渡金属氧化物）的二元氧化物，该结构TMO具有单层或双层的结构：Me1Ox/Me2Ox……。例子是：WOx、HfOx、ZrOx、TiOx、NiOx、AlOx、AlOxNy、……、ZrOx/HfOx、AlOx/TiOx、TiO2/TiOx、……、GeOx/HfOxNy、……。

在之前的实施例中，通过使与位线和字线两者相邻的R/W元件形成电路的部分来形成R/W元件电路，以便TiN层460具有接触字线的一侧以及接触位线上的HfOx层430的另一侧。但是，这将使得穿过该电路的任意电流路径必须具有在字线和位线的交叉点处的通过相交字线和位线定义的接触区472。不改变字线和位线本身的尺寸不能更改此接触区472。

本结构实质上具有在字线和位线的交叉点处的字线和位线之间的更多的偏移量。这创建了在TiN层460和HFOx层430之间的间隙。装配薄片电极形式的另外的电极400以提供字线470（镀有TiN层460以减小金属与外部的相互作用）和构成R/W材料的HFOx/TiOx层430。优选地，另外的电极400用作上述的R/W元件的阳极电极。

薄片电极400具有两个宽边（broadside）表面和四个窄边（edgeside）表面。可以调整薄片电极400的厚度以获得用于窄边表面之一的预先指定的截面区域402。薄片电极400在包括R/W元件的内联的（inline）电路中被串联连接在字线和位线柱之间的每个交叉点处。这两个表面之一是宽边表面，并且这两个表面中的另一个是窄边表面。

例如，薄片电极400在一侧通过宽边表面连接，并且在另一侧通过窄边表面连接。以此方式，通过控制其厚度，可以调整薄片电极的尺寸以具有用于电流流动的截面区域402。该截面区域与字线和位线的尺寸无关，该尺寸通常由具体的半导体工艺固定。例如，可以将此截面区域调整为实质上小于在先前的实施例中将已经作为截面区域的区域472，由此提供用于控制流经电路的电流的独立的参数。

用诸如氮化物的绝缘体410填充偏移量之间的间隔。在一个实施例中，形成薄片电极400，其平面或者其宽边表面之一与邻近字线470的TiN层460接触，并且具有截面区域406的其窄边表面之一与邻近位线柱440的R/W材料层430接触。如之前所述，尽管之前的结构具有接触截面区域472，但是薄片电极的窄边表面现在具有充分地更小的接触截面区域402。

在一个实施例中，添加电极400由诸如金属或TiN或碳的导电材料构成。

在一个替换实施例中，添加电极400本身是由诸如HfOx或TiOx的金属氧化物构成的R/W元件。在该情况下，在局部位线柱440上的R/W材料镀层（clading）430是可选的。

所述的实施例是用于在x-y平面中与字线的表面相邻（与诸如层460的任何中间的层一起）形成另外的薄片电极400的宽边。尽管字线从位线柱偏移，但是薄片电极具有与位线柱相邻的其窄边表面以完成从字线到位线的电子电路。

特点是引入用于控制字线和位线之间的电子电路中的电流的可控制的截面区域。因此，也预期到其中也在电子电路中串联地布置了薄片电极但是其宽边耦接到位线柱并且其窄边耦接到字线的其他实施例。

因此，对于3D存储器，沿着x方向围绕每条垂直局部位线330形成R/W元件的各个存储器层（示出了3个），以便它们在一侧经由薄片电极400耦接到各自的位线440并且在另一侧耦接到各自的字线WL470。沿着x方向在每条位线的相对侧形成类似的R/W元件和字线。

通过诸如氧化物320的电介质填充BEOL部分的其他空间。以此方式，形成与图19示意性例示的类似的3D R/W阵列。

图36A-36C例示在各个处理阶段的图35所示的3D存储器的BEOL（顶部）部分的形成。

图36A例示作为在FEOL基础层（未示出）之上形成的多层结构的BEOL部分的形成。总结构被形成为薄片电极层400、牺牲材料层410和氧化物层320的多个交替的层的夹层。

优选地，是W或TiN的金属垫被形成在氧化物320的第一基础层上，用于连接到要形成的局部位线列。然后平坦化氧化物的层以与金属垫平齐。然后沉积氧化物320的第二基础层。这之后跟随着相继地沉积包括薄片电极层400、牺牲材料层410和氧化物层320的三层。此三层将最终构成存储器结构的一层。通常，对于3D存储器将具有的存储器结构的每层将存在一个这样的三层。夹层被保护层420覆盖。

在一个优选实施例中，薄片电极层400是TiN或者替换地是WN、TaN、TaCN、Al、W或碳的沉积。牺牲层410是氮化物的沉积，因为其可以容易地被蚀刻掉并且被其他结构替代。保护层420是P-多晶硅，或者替换地是硬掩模或高级图案化层，比如碳。

图36B例示沟槽402的形成，在图35的3D结构中，多个局部位线要被形成在该沟槽402处。实质上，设定硬掩模（“HM”）沉积和平版印刷，以便然后可以蚀刻掉在3D结构中沿着x方向行进的垂直沟槽，以形成其中要形成局部位线的沟槽。沟槽在x方向上与接触垫对齐，以便局部位线将被形成为与接触垫接触。

图36C是图36B所示的结构的透视图，其中沟槽402沿着x方向截断，在那里将最终形成一行位线。将用氧化物填充位线之间的间隔。因此，沿着沟槽交替地用位线和氧化物列填充。有两种方式实现此结构，即沟槽处理和镶嵌处理。在沟槽处理中，首先用大量位线材料填充沟槽，然后截断它们之间的空间并用氧化物填充。在镶嵌处理中，首先用氧化物填充沟槽，并且打开它们之间的空间并用位线填充。

图37A-37I例示使用沟槽处理的图36的在沟槽中的局部位线结构的形成。

图37A例示沟槽处理，其中延伸的位线结构首先填充沟槽，然后从填充的沟槽中挖去空间以创建间隔开的各个位线。挖去处将最终用氧化物重新填充。

通过ALD（原子层沉积）沉积诸如HfOx或TiOx的R/W材料的第一层。其后跟随着通过LPCVD的N+多晶硅的保护层。

图37B例示沟槽/挖去处的底部表面被蚀刻掉以暴露金属垫310。这通过经过沟槽402的开口的各向异性蚀刻而实现。

图37C例示接下来通过打开每个位线结构的每侧的入口的沟槽中的大块（bulk）位线结构的形成。在HM移除之后，BOE（“缓冲的氧化物蚀刻”）帮助清理该结构，暴露P-多晶硅层420作为顶部层。然后通过使用LPCVD用N+多晶硅填充沟槽而形成（沿着x方向上的板形式的）局部位线440。然后平坦化N+多晶硅。

在形成位线结构之后，在位线结构的两侧打开入口412，用于横向访问分层的3D结构。这允许并行地对所有层形成在每层中的诸如R/W元件和字线的结构。通过经过入口412的各向异性蚀刻RIE（反应离子蚀刻）来完成分层的3D结构的形成。

图37D例示用于形成每层中的字线结构的凹入空间的形成。并行地创建对于所有层的凹入空间。这通过经过入口412的选择性蚀刻来完成，其中牺牲氮化物层410朝向位线440凹入。

图37E例示对于每个凹入空间的R/W层后跟随字线的形成。凹入空间首先被BEO（缓冲的氧化物蚀刻）蚀刻。然后使用ALD（原子层沉积）来沉积该层460。

接下来，可以通过用例如钛W的层470填充凹入空间来形成字线。这通过CVD或ALD实现。通常，可以在预期的工艺温度的限制内针对其导电性来优化金属化。例如，也可以沉积铝或铜。在其他实施例中，也可以构思通过化学气相沉积的诸如TiN的薄层后跟随W（钛）的大块层的高温金属。

图37F例示可以回蚀在来自图37E的各个沉积的过量。例如，可以用各向异性蚀刻来回蚀W的层470。可以用各向同性蚀刻来回蚀该层460。

图37G例示通过首先移除沿着x方向的局部位线板的部分422的沟槽处理中的各个局部位线列的形成。这通过在已经用氧化物填充入口412并通过CMP平坦化之后由RIE完成。

图37H例示已经用氧化物320填充在图37G的部分422和412中得到的空隙。通过化学和机械打磨来平坦化顶部表面。

图37I例示沿具有已经通过沟槽处理制造的薄片电极的3D存储器的x方向的截面图。

图38A-38D例示使用镶嵌处理的在图36C的沟槽中的局部位线结构的形成。

图38A例示其中首先用氧化物320填充图36C所示的沟槽的镶嵌处理。

图38B例示从氧化物填充的沟槽中挖去用于每条垂直位线的空间422。

图38C例示类似于图37A到图37所示的工艺，在图38B所示的每个挖去的空间422内形成R/W元件430和位线440。

这之后跟随着入口412的打开，类似于图37C的工艺。其后，类似于图37D到图37F所示的工艺，形成字线。

图38D例示通过CVD用氧化物320在入口中填充。这之后跟随着平坦化。以此方式，获得图35所示的3D存储器结构。

用于访问3D存储器的字线340的金属线和接触的形成类似于图23所示并且在此省略以不使此例示过于复杂。实质上，通过来自3D存储器结构的顶部或底部的接触访问字线。每条字线通过垂直竖立的列连接到3D存储器结构的表面处的金属线。

优选地，使用与图26A类似的阶梯化的配置通过竖立物访问处于不同层的字线。

具有垂直位线和选择器件的读/写元件的3D阵列

根据本发明的另一方面，为非易失性存储器提供了读/写（R/W）存储器元件的3D阵列，其可由z方向上的局部位线或位线柱以及在与z方向垂直的x-y平面内的多个层中的字线的阵列的x-y-x框架访问。y方向上的全局位线的x-阵列可切换地耦接到沿着y方向的局部位线柱的各个局部位线柱。这通过在每个局部位线柱的和全局位线之间的选择晶体管实现。每个选择晶体管是被形成为垂直结构的、在局部位线柱和全局位线之间切换的柱选择器件。不像其中柱选择器件被形成在CMOS层内的之前的实施例那样，在本发明中柱选择器件在全局位线的阵列和局部位线的阵列之间沿着z方向被形成在CMOS层以上的单独的层（柱选择层）中。

图39示意性例示包括在柱选择层之上的存储器层的3D存储器。3D存储器10被形成在CMOS基板（未明确示出）之上，其中CMOS中的结构被称为处于FEOL（“线的前端”）层中，类似于图23中所示的。但是，不像图23,那样，将各个位线切换到各个全局位线的选择器件现在被形成在BEOL（“线的后端”）中在FEOL层之上。因此，BEOL包括柱选择层，存储器层在其之上。诸如Q₁₁、Q₁₂、……、Q₂₁、Q₂₂、……等等的选择器件被形成在柱选择层中。存储器层类似于图23中所示，包括字线和R/W元件的多层。为了简化，图38仅示出诸如WL₁₀、WL₁₁、……等等的一个层，没有示出存在于字线和位线的每个交叉点处的R/W元件。

图40A例示将局部的位线切换到全局位线的给定柱选择器件的示意电路图。在该例子中，局部位线LBL440通过诸如Q₁₁的选择晶体管500可切换到全局位线GBL250。选择晶体管Q₁₁的栅极可由在块选择线SG₁上施加的信号控制。

图40B例示柱选择器件的关于局部位线和全局位线的结构。诸如GBL250的全局位线作为金属层-1或金属层-2502的部分被形成在FEOL中。以选择器件500形式的柱选择器件被形成在GBL250之上的BEOL层中。局部位线LBL440以柱的形式被形成在柱选择器件500之上。以此方式，柱选择器件500可以将局部位线柱LBL切换到全局位线GBL。

图41例示在沿着全局位线并且垂直于字线从y方向的截面图中的3D存储器器件的整体布图中的柱选择器件。实质上，该3D存储器器件包括三个总的层（gross layer）：CMOS和金属层、柱选择层以及存储器层。在CMOS和金属层之上制造该3D存储器器件。在该CMOS和金属层中，CMOS提供了用于形成CMOS器件并且用于支持在其之上的其他总的层的基板。在CMOS之上可以存在几个金属层，比如金属层-0、金属层-1和金属层-2。全局位线GBL250被形成为这些金属层之一。例如，GBL250是金属层-1或者金属层-2。

柱选择层是在每个局部位线柱440（以虚线绘出为列）和全局位线250之间形成柱选择器件的地方。N+多晶硅的层510被形成在全局位线250之上。层510将最终提供用于创建柱选择器件的漏极的N+掺杂剂。这之后跟随包括氧化物层320、栅极材料层520和另一氧化物层320的夹层。栅极材料层520将形成诸如如39和图40A所示的SG1的块选择线。块选择栅极520可由到在3D存储器阵列的顶部表面上的金属线412的竖立物（zia）522访问。类似于图27所示的布图，金属线412还可以用作桥，并且又可以通过另一zia配置由在基础部分处的金属层中的金属线访问。

该存储器层包括字线340和R/W元件（未示出）的多层。之前已经给出了存储器层的例子。

图42例示用于3D存储器的一个层的局部位线、字线、全局位线和柱器件块选择栅极的2D布局的顶（z方向）视图。以每个柱440在其端处示出局部位线LBL柱的2D阵列。在每个LBL柱以下是柱选择器件（未示出），该柱选择器件将每个LBL柱440可切换地连接到相应的全局位线GBL250。X方向上的每行LBL柱具有由柱器件块选择栅极SG520并行切换的其柱选择器件。

在字线WL340和局部位线440之间的每个交叉点处的是R/W元件（未示出）。在每个存储器层处，通过关联于与一对字线协作的一行局部位线的那些R/W元件来形成R/W元件的块。通过在柱器件块选择栅极SG520上赋予信号来选择该块。

图43A-图43J例示在各个处理阶段在图41所示的3D存储器的BEOL（顶部）部分处的柱选择器件的形成。

图43A例示制造柱选择层的第一阶段。如结合图41所述，N+多晶硅的层510被形成在全局位线250顶部上。这之后跟随着包括氧化物层320、栅极材料层520和另一氧化物层320的夹层。栅极材料层520是例如金属或掺杂的多晶硅。此栅极材料将形成诸如图38和图39A所示的SG₁的块选择线。

图43B例示其中通过硬掩模和RIE处理在柱选择层夹层中制造挖去处以形成柱孔442的镶嵌处理。

图43C例示其后跟随着多晶硅层480的栅极氧化物层470的沉积。

图43D例示其中柱孔442被蚀穿到n+多晶硅层510的各向异性蚀刻。

图43E例示用P-多晶硅填充的柱孔。用作为适当的沟道材料的P-多晶硅填充柱孔442。这通过平坦化处理完成。

图43F例示在填充进的P-多晶硅中创建源极区域。这通过表层源极植入n+穿过填充的柱孔442来完成。

图43G例示在沟槽被截断之后柱选择层的透视图。沟槽446被截断以隔离各行的柱并构造柱栅极。这通过光刻和蚀刻工艺完成。

图43H例示用氧化物填充沟槽。用氧化物320填充隔离沟槽446，然后平坦化。

图43I例示柱选择器件的漏极的形成。填充柱孔的P-多晶硅具有用n+掺杂的其底部端484以形成漏极。这通过n+植入从n+多晶硅层510向外扩散来实现。

因此，在每个局部位线柱和金属线之间形成由选择栅极控制线520（还参见图41）控制的NPN晶体管形式的柱选择器件。

图43J例示其后跟随着柱选择层和存储器层的在CMOS基板之上形成的金属线的整体布图。在已经如图43A-图43J所述形成柱选择层之后，然后在其之上形成存储器层。之前已经给出了存储器层的形成的例子。

具有扇出（fanout）字线的3D垂直位线存储器阵列

根据本发明的另一方面，具有多层在x-y平面中的R/W元件的2D阵列的3D存储器可由每层中的字线和对所有层公共的在z方向上的垂直局部位线的阵列访问。担当全局位线的第一组金属线可切换地连接以允许访问所选组的垂直局部位线，比如一行垂直局部位线。担当全局字线的第二组金属线可切换地连接以允许访问每层中的所选组的字线。

具体地，每组中的字线是在其共同的脊背（spine）处连接起来的梳子齿（fingers of a comb）的形式。例如，每个梳子可以具有全部可切换地连接到全局字线的8个平行的字线齿（finger）。此配置有利于布局相对短的字线，同时降低字线驱动器的数量和与金属线的互连。通常，多个梳子的这种字线被布局在2D阵列的每层上。

具有相对短的字线在帮助最小化跨过字线长度的电压差方面是有利的。这又将帮助最小化跨过联系于字线的电阻网状结构的电流泄漏。

图44例示具有字线和R/W元件的2D阵列的8层的3D存储器阵列的透视图。每个2D阵列与z取向的局部位线相交。每层包含多个字线梳并且作为梳子的一个齿的每条字线与z取向的局部位线的行（x方向上）平行。在所示的例子中，字线WL1是在顶部层1处的字线梳的齿之一。R/W元件被布置在WL1与一行局部位线BL1、BL2、……、BL72的每条的每个交叉点之间。

每个字线梳经由类似于图26B和图27所示的zia配置可切换地连接到相应的金属全局字线。通常，通过zia对字线梳的不同层的访问是通过阶梯化不同的层，如图26B所示。然后每个字线梳经由zia配置连接到CMOS的基板上的金属垫。选择晶体管SELX（类似于图27中的Q₁₁）将字线选择性地连接到金属全局字线（未示出）。通常，全局字线可以与字线平行或垂直地取向。选择晶体管还担当字线驱动器并且优选地被形成在基板中。选择晶体管由与全局字线（未示出）垂直地取向的字线组选择线（图44中的GWL）控制。在一个实施例中，字线组选择线使能够从2D阵列的一侧驱动每层上的至少一个梳子的一个选择晶体管以及从该2D阵列的另一侧驱动类似数量的相互交错的梳子，如图44所示。在一个实施例中，字线组选择线包括选择晶体管SELX的栅极结构，并且基本与字线平行地形成，并且在x方向上跨越以下更详细描述的一般化的3D阵列中的许多或甚至所有2D阵列。因为本例子组合8条字线来共享一个驱动器，所以节省了8倍的空间。而且，由于小的矩阵（其中未选泄漏小，阵列τ（tau）～1nm），单个器件驱动器是足够的。

层中的布局的一个例子是具有是72×16K的垂直位线的x-y阵列。换句话说，x-y阵列具有16K行并且每行包含72个垂直位线交叉。每条属于梳子的一个齿的字线与每行平行。如果存在8个层，则优选地在每个梳子中具有8个齿以保持比例因数恒定。因此，每层中存在总共2K个字线梳。在一个优选实施例中，字线梳可以被分组为交错的奇数和偶数梳子以缓解布局空间。

柱形的局部位线每个由FET或JFET选择，该FET或JFET在图44中示出为垂直取向的选择器件的在每个柱以下但是在基板以上。此垂直取向的选择器件由行选择栅极驱动器线控制。因此，BL1可切换地连接到全局位线GBL1、BL2可切换地连接到GBL2，等等。通常，通过行选择栅极线一起切换整行。

给出相对短的字线，每层中的2D阵列具有在行方向上比在列方向上小得多的宽高比（aspect ratio）。可以通过沿着行方向布局多个这样的2D阵列来形成一般化的3D阵列。单个行选择栅极线可以选择多个阵列的许多或甚至所有类似的行。

在一个例子中，单个行选择栅极线跨越多个阵列中的32个阵列并且选择32个2D阵列中的所有类似的行。为了节省支撑区域，全局位线跨越大量的行，字线组选择线跨越大量的列。为了选择灵活性和电学限制，与阵列相关联的其他线跨越x、y或z方向上的中间的较小数量的单元。除了其他考虑之外，由于信号与热噪声比，垂直位线跨越最少数量的单元。由于降低漏电流的期望和减小字线驱动器面积的期望之间的折衷，该字线跨越中等数量的列。行选择栅极驱动器线跨越较大数量的列以减小控制行选择驱动器的电路的面积并允许所选的2D阵列的数量方面的灵活性。为了达到支撑电路密度、性能、功耗、信噪比和漏电流的所有期望的特性，增加的幅度的线的跨度被排序为局部位线跨度小于字线跨度小于行选择栅极驱动器跨度，它们所有都小于全局位线、全局字线和字线组选择线的跨度。

提供两个级别的金属互连用于块支持电路、全局字线和字线组选择，它们驱动字线驱动器的栅极。提供第三级别的金属用于全局位线。

根据本发明的另一方面，沿每条字线行进的垂直位线的组被由给定的偏压电压驱动的电阻器网络分流以提供沿着该行的偏压。这帮助进一步补偿沿着字线可能存在的任何电压差以便控制电流泄漏。具体地，其帮助从所选字线取走一些电流以便沿着所选字线的IR电压降相应地减小。

图44还例示了经由电阻器的网络驱动该行的各个位线BL1、BL2、……、BL72的偏压控制线。尽管未明确示出，但是相同的偏压控制线也在驱动与相同的字线梳相关联的所有其他行的位线。在此例子中，将存在总共8行。拓扑上，除了R/W元件被电阻器替代之外，偏压控制线可以被认为是另一个字线梳。

例如，在读操作期间，所选位线处于大约0.5V，所选字线处于0V地，未选字线处于0.5V。偏压控制线被设置到与未选字线相同的电压以便其从所选位线汲取可忽略的电流。在编程操作期间，所选字线处于-2V，所选位线处于+2V，未选字线处于0V地。偏压控制线被设置为-3到-4V。

结论

尽管已经关于本发明的示例实施例描述了本发明的各个方面，但是将理解，本发明有权在所附权利要求的全部范围内保护。

Claims (21)

1.一种存储器，包括在由具有x、y和z方向的矩形坐标定义的三维样式中布置的并且具有在半导体基板上方在z方向上堆叠的多个平行平面的存储器元件，该存储器还包括：

多条局部位线，穿过所述多个平面在z方向上伸长，并且被布置在具有在x方向上的行和在y方向上的列的位线柱的二维矩形阵列中；

多条字线，跨过各个平面在x方向上伸长，并且在y方向上在各个平面中的多个位线柱之间并且与所述多个位线柱分离地间隔开，其中所述位线柱和字线在跨过各个平面的多个位置处彼此相邻地交叉；

多个非易失性可再编程存储器元件，各自经过与位线柱和字线的交叉点相邻的、在位线柱和字线之间的内联的电路而连接；以及其中：

具有宽边表面和窄边表面的薄片电极与每个内联的电路串联连接在位线柱和字线之间的每个交叉点处；

该薄片电极提供具有由该薄片电极的窄边表面的面积确定的截面面积的电流路径；以及

该窄边表面的面积由该薄片电极的厚度控制。

2.如权利要求1的存储器，其中各个存储器元件包括碳材料或相变材料的至少一者。

3.如权利要求1的存储器，其中各个存储器元件特征是响应于施加到其的电刺激而改变的电导水平。

4.如权利要求1的存储器，其中：

字线是低熔点金属，包括铝或铜。

5.如权利要求1的存储器，其中：

字线是高熔点金属，包括钛。

6.如权利要求1的存储器，其中：

在z方向上堆叠的所述多个平行的平面具有上表面和下表面；以及

平面中的字线经由连接到该字线的导电的竖立列从上表面被访问。

7.如权利要求1的存储器，其中各个存储器元件特征在于包括响应于穿过第一和第二导线施加的电刺激在至少第一和第二稳定水平之间可逆地改变其电导的水平的材料，其中所述存储器元件被连接在该第一和第二导线之间。

8.如权利要求1的存储器，其中：

所述薄片电极的两个表面中的第一表面耦接到字线，并且所述两个表面中的第二表面经由非易失性存储器元件耦接到位线柱。

9.如权利要求8的存储器，其中：

所述薄片电极的第一表面耦接到x-y平面中的字线。

10.如权利要求1所述的存储器，其中：

所述非易失性存储器元件与相应的位线柱相邻并且与所述相应的位线柱电接触。

11.如权利要求1所述的存储器，其中：

每个非易失性存储器元件也是薄片电极。

12.一种形成存储器的方法，该存储器具有在由具有x、y和z方向的矩形坐标定义的三维样式中布置的并且具有在z方向上堆叠的多个平行平面的存储器元件，该方法包括：

提供半导体基板；

在该半导体基板上形成预定的有源元件和金属线；

在该基板顶部上形成多层结构，该多层结构是重复的层的子集，层的每个子集包括用于形成薄片电极的层、电介质层和牺牲材料；

将导电柱在x-y平面的2-D阵列形成为在z方向上伸长穿过所述多个平面的位线柱，用存储器元件的R/W材料的覆层形成每个所述导电柱，当该x-z平面中的所述导电柱和该x-y平面中的薄片电极的层在层的每个子集处相交时，所述存储器元件的R/W材料的层处于与薄片电极的层的电接触；

通过在多层结构中在x-z平面中打开多个沟槽来暴露多层结构的截面部分；

从每个沟槽在多层的牺牲层中蚀刻凹陷以在与导电柱的预定偏移内，从而暴露该层的一部分用于形成薄片电极；以及

在这些凹陷中在横向方向上在多个平面上形成字线，所述字线被形成在用于形成薄片电极的层的暴露部分之上并且与该暴露部分电接触。

13.如权利要求12的方法，其中：

所述导电柱由多晶硅形成。

14.如权利要求12的方法，其中：

所述字线由金属形成。

15.如权利要求12的方法，其中：

用于形成薄片电极的层是金属。

16.如权利要求12的方法，其中：

用于形成薄片电极的层是TiN。

17.如权利要求12的方法，其中：

用于形成薄片电极的层是碳。

18.如权利要求12的方法，其中：

用于形成薄片电极的层也由R/W材料构成。

19.如权利要求18的方法，其中：

用存储器元件的R/W材料的覆层形成每个所述导电柱是可选的。

20.如权利要求12的方法，还包括：

将导电柱在x-y平面的2-D阵列形成为在z方向上伸长穿过多个平面的位线柱是通过包括以下的沟槽工艺：

在多层结构中在x-z平面中打开用于形成导电柱的多个沟槽；

在用于形成导电柱的沟槽中形成存储器元件的R/W材料的层；

利用用于形成导电柱的材料的板填充用于形成导电柱的沟槽；

沿x方向移除用于形成导电柱的材料的板的部分以形成各个导电柱；以及

用氧化物填充该板的被移除的部分。

21.如权利要求12的方法，其中：

将导电柱在x-y平面的2-D阵列形成为在z方向上伸长穿过所述多个平面的位线柱是通过包括以下的镶嵌工艺：

在多层结构中在x-z平面中打开用于形成导电柱的多个沟槽；

利用氧化物的板填充用于形成导电柱的沟槽；

沿着x方向移除氧化物的板的部分；

在移除的部分中形成存储器元件的R/W材料的层；以及

利用用于形成导电柱的材料来填充板的被移除的部分以形成导电柱。

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