JP2015141726A - 半導体記憶装置 - Google Patents

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Abstract

【課題】消費電力を低減する。【解決手段】半導体記憶装置は、複数の第１の配線と、複数の第２の配線と、複数のメモリセルと、第１及び第２の選択ゲートトランジスタと、制御回路とを備える。複数の第１の配線は、基板に対して垂直な第１方向に所定ピッチで配列され基板に対して平行な第２方向に延びるように形成される。複数の第２の配線は、第２方向に所定ピッチで配列され第１方向に延びるように形成され複数の第１の配線と交差する。複数のメモリセルは、複数の第１の配線及び複数の第２の配線の交差部に配置される。複数の第１及び第２の選択ゲートトランジスタは、第２の配線の下端又は上端にそれぞれ接続された第１又は第２のチャネル配線と第１又は第２のゲート配線とを有する。制御回路は、第１及び第２の選択ゲートトランジスタを独立して制御する。【選択図】図３

Description

本実施の形態は、半導体記憶装置に関する。
近年、抵抗値を可逆的に変化させる可変抵抗素子をメモリとして利用したＲｅＲＡＭ（Resistive RAM）が提案されている。そして、このＲｅＲＡＭにおいて可変抵抗素子を基板に対して平行に延びるワード線の側壁と基板に対して垂直に延びるビット線の側壁との間に設ける構造により、メモリセルアレイの更なる高集積化が可能とされている。このような構造のメモリセルアレイにおいては、ビット線の下端に選択ゲートトランジスタが接続されており、各ビット線はこの選択ゲートトランジスタによって選択的にグローバルビット線に接続される。
特開２００８−１８１９７８号公報
実施の形態に係る半導体記憶装置は、消費電力を低減する。
一の実施の形態に係る半導体記憶装置は、複数の第１の配線と、複数の第２の配線と、複数のメモリセルと、第１の選択ゲートトランジスタと、第１のグローバルビット線と、第２の選択ゲートトランジスタと、第２のグローバルビット線と、制御回路とを備える。複数の第１の配線は、基板に対して垂直な第１方向に所定ピッチで配列され基板に対して平行な第２方向に延びるように形成される。複数の第２の配線は、第２方向に所定ピッチで配列され第１方向に延びるように形成され複数の第１の配線と交差する。複数のメモリセルは、複数の第１の配線及び複数の第２の配線の交差部に配置される。複数の第１の選択ゲートトランジスタは、第２の配線の下端にそれぞれ接続された第１のチャネル配線と第１のゲート配線とを有する。第１のグローバルビット線は、複数の第１のチャネル配線に接続される。複数の第２の選択ゲートトランジスタは、第２の配線の上端にそれぞれ接続された第２のチャネル配線と第２のゲート配線とを有する。第２のグローバルビット線は、複数の第２のチャネル配線に接続される。制御回路は、複数のメモリセルに電圧を印加する。また、この制御回路は、第１の選択ゲートトランジスタ及び第２の選択ゲートトランジスタを独立して制御する。
第１の実施の形態に係る半導体記憶装置のブロック図の一例である。 同半導体記憶装置のメモリセルアレイ１１の回路図の一例である。 同メモリセルアレイ１１の積層構造を示す斜視図の一例である。 図３のＸ方向から見た断面図の一例である。 比較例に係る半導体記憶装置のメモリセルアレイ１１０の書き込み動作を説明するための回路図である。 第１の実施の形態に係る半導体記憶装置の書き込み動作を説明するための回路図である。 同書き込み動作の他の態様を説明するための回路図である。 第１の実施の形態に係る半導体記憶装置のメモリセルアレイ１１の製造方法を示す断面図の一例である。 同製造方法を示す平面図の一例である。 同製造方法を示す平面図の一例である。 同製造方法を示す断面図の一例である。 同製造方法を示す断面図の一例である。 同製造方法を示す断面図の一例である。 同製造方法を示す断面図の一例である。 同製造方法を示す断面図の一例である。 同製造方法を示す断面図の一例である。 同製造方法を示す断面図の一例である。 同製造方法を示す断面図の一例である。 同製造方法を示す断面図の一例である。 同製造方法を示す平面図の一例である。 同製造方法を示す平面図の一例である。 同製造方法を示す断面図の一例である。 同製造方法を示す断面図の一例である。 同製造方法を示す断面図の一例である。 同製造方法を示す断面図の一例である。 同製造方法を示す断面図の一例である。 同製造方法を示す平面図の一例である。 第２の実施の形態に係る半導体記憶装置のメモリセルアレイ１１−２の断面図の一例である。 第３の実施の形態に係る半導体記憶装置のメモリセルアレイ１１−３の断面図の一例である。 同半導体記憶装置の製造方法を示す断面図の一例である。 同製造方法を示す断面図の一例である。 同製造方法を示す断面図の一例である。 同製造方法を示す断面図の一例である。 同製造方法を示す断面図の一例である。 同製造方法を示す断面図の一例である。 同製造方法を示す断面図の一例である。 同製造方法を示す平面図の一例である。 第４の実施の形態に係る半導体記憶装置のメモリセルアレイ１１−４の断面図の一例である。 同製造方法を示す断面図の一例である。 同製造方法を示す平面図の一例である。 同製造方法を示す平面図の一例である。 同製造方法を示す断面図の一例である。 同製造方法を示す断面図の一例である。 同製造方法を示す断面図の一例である。 同製造方法を示す断面図の一例である。 同製造方法を示す断面図の一例である。 同製造方法を示す断面図の一例である。 同製造方法を示す断面図の一例である。 同製造方法を示す断面図の一例である。 同製造方法を示す断面図の一例である。 同製造方法を示す断面図の一例である。 同製造方法を示す平面図の一例である。
［第１の実施の形態］
［構成］
先ず、第１の実施の形態に係る半導体記憶装置の全体構成について説明する。図１は、第１の実施の形態に係る半導体記憶装置のブロック図の一例である。図１に示す通り、半導体記憶装置は、メモリセルアレイ１１、行デコーダ１２、列デコーダ１３、上位ブロック１４、電源１５及び制御回路１６を有する。
メモリセルアレイ１１は、互いに交差する複数のワード線ＷＬ、及びビット線ＢＬ、並びに、これらの各交差部に配置されたメモリセルＭＣを有する。行デコーダ１２は、アクセス（データ消去／書き込み／読み出し）時にワード線ＷＬを選択する。列デコーダ１３は、アクセス時にビット線ＢＬを選択し、アクセス動作を制御するドライバを含む。
上位ブロック１４は、メモリセルアレイ１１中のアクセス対象となるメモリセルＭＣを選択する。上位ブロック１４は、行デコーダ１２、列デコーダ１３に対して、それぞれ行アドレス、列アドレスを与える。電源１５は、データ消去／書き込み／読み出しの、それぞれの動作に対応した所定の電圧の組み合わせを生成し、行デコーダ１２及び列デコーダ１３に供給する。制御回路１６は、外部からのコマンドに従い、上位ブロック１４にアドレスを送付するなどの制御を行い、また、電源１５の制御を行う。
次に、図２を参照して、第１の実施の形態に係るメモリセルアレイ１１について詳しく説明する。図２は、メモリセルアレイ１１の回路図の一例である。なお、図２において、Ｘ方向、Ｙ方向及びＺ方向は互いに直交し、Ｘ方向は紙面垂直方向である。また、図２に示す構造は、Ｘ方向に繰り返し設けられている。
メモリセルアレイ１１は、図２に示す通り、上述したワード線ＷＬ（ＷＬ１〜ＷＬ４）、ビット線ＢＬ、及びメモリセルＭＣ以外に、下部選択トランジスタＳＴｒＬ、下部グローバルビット線ＧＢＬＬ、下部選択ゲート線ＳＧＬ、上部選択トランジスタＳＴｒＵ、上部グローバルビット線ＧＢＬＵ及び上部選択ゲート線ＳＧＵを有する。
ワード線ＷＬ１〜ＷＬ４は、図２に示す通り、所定ピッチをもってＺ方向に配列され、Ｘ方向に延びる。ビット線ＢＬは、Ｘ方向及びＹ方向にマトリクス状に配列され、Ｚ方向に延びる。メモリセルＭＣは、これらワード線ＷＬとビット線ＢＬが交差する箇所に配置される。したがって、メモリセルＭＣは、Ｘ、Ｙ、Ｚ方向に３次元マトリクス状に配列される。
メモリセルＭＣは、図２に示す通り、可変抵抗素子ＶＲ及び整流素子ＤＩを含む。整流素子ＤＩは、電流方向をビット線ＢＬ側からワード線ＷＬ側に整流するダイオードやトランジスタ等の非線形素子である。メモリセルＭＣは、可変抵抗素子ＶＲの抵抗値が印加電圧に基づき高抵抗状態と低抵抗状態との間で変化することにより、その抵抗値に基づいてデータを不揮発に記憶する。
可変抵抗素子ＶＲは、ある一定以上の電圧をその両端に印加するセット動作によって高抵抗状態（リセット状態）から低抵抗状態（セット状態）に変化し、ある一定以上の電圧をその両端に印加するリセット動作によって低抵抗状態（セット状態）から高抵抗状態（リセット状態）に変化する。リセット動作は、例えばセット動作と逆方向に電圧を印加することによって行われる。また、可変抵抗素子ＶＲは、製造直後においては容易に抵抗状態を変化させない状態にあり且つ高抵抗状態にある。そこで、可変抵抗素子ＶＲの両端にセット動作及びリセット動作以上の高電圧を印加するフォーミング動作が実行される。このフォーミング動作により、可変抵抗素子ＶＲ内に局所的に電流が流れ易い領域（フィラメントパス）が形成され、可変抵抗素子ＶＲは容易に抵抗状態を変化させることができ、記憶素子として動作可能な状態となる。
下部選択トランジスタＳＴｒＬは、図２に示す通り、ビット線ＢＬの下端と下部グローバルビット線ＧＢＬＬとの間に設けられる。下部グローバルビット線ＧＢＬＬは、Ｘ方向に所定ピッチをもって並び、Ｙ方向に延びる。１本の下部グローバルビット線ＧＢＬＬは、Ｙ方向に一列に配列された複数の下部選択トランジスタＳＴｒＬの下端に共通に接続されている。
また、Ｙ方向に隣接して配列された２つの下部選択トランジスタＳＴｒＬ間に配置されたゲート電極は、その２つの下部選択トランジスタＳＴｒＬに共通に接続することができる。下部選択ゲート線ＳＧＬは、Ｙ方向に所定ピッチをもって並び、Ｘ方向に延びる。１本の下部選択ゲート線ＳＧＬは、Ｘ方向に一列に配列された複数の下部選択トランジスタＳＴｒＬのゲートに共通に接続されている。なお、Ｙ方向に隣接して配列された２つの下部選択トランジスタＳＴｒＬ間のゲート電極を分離して、２つの下部選択トランジスタＳＴｒＬをそれぞれ独立に動作させることもできる。
上部選択トランジスタＳＴｒＵは、図２に示す通り、ビット線ＢＬの上端と上部グローバルビット線ＧＢＬＵとの間に設けられる。上部グローバルビット線ＧＢＬＵは、Ｘ方向に所定ピッチをもって並び、Ｙ方向に延びる。１本の上部グローバルビット線ＧＢＬＵは、Ｙ方向に一列に配列された複数の上部選択トランジスタＳＴｒＵの上端に共通接続されている。
また、Ｙ方向に隣接して配列された２つの上部選択トランジスタＳＴｒＵ間に配置されたゲート電極は、その２つの上部選択トランジスタＳＴｒＵに共通接続することができる。上部選択ゲート線ＳＧＵは、Ｙ方向に所定ピッチをもって並び、Ｘ方向に延びる。１本の上部選択ゲート線ＳＧＵは、Ｘ方向に一列に配列された複数の上部選択トランジスタＳＴｒＵのゲートに共通接続されている。なお、Ｙ方向に隣接して配列された２つの上部選択トランジスタＳＴｒＵ間のゲート電極を分離して、２つの上部選択トランジスタＳＴｒＵをそれぞれ独立に動作させることもできる。
次に、図３及び図４を参照して、第１の実施の形態に係るメモリセルアレイ１１の積層構造について説明する。図３はメモリセルアレイ１１の積層構造を示す斜視図の一例である。図４は図３のＸ方向から見た断面図の一例である。なお、図３において層間絶縁膜の図示は省略している。
メモリセルアレイ１１は、図３に示す通り、基板２０上に積層された下部選択トランジスタ層３０、メモリ層４０及び上部選択トランジスタ層５０を有する。基板２０上には、図４に示す通り、層間絶縁層２１が形成されている。下部選択トランジスタ層３０は下部選択トランジスタＳＴｒＬとして機能し、メモリ層４０はメモリセルＭＣとして機能し、上部選択トランジスタ層５０は上部選択トランジスタＳＴｒＵとして機能する。
下部選択トランジスタ層３０は、図４に示す通り、導電層３１、層間絶縁膜３２、導電層３３、及び層間絶縁膜３４を有する。これら導電層３１、層間絶縁膜３２、導電層３３、及び層間絶縁膜３４は、図４に示す通り、基板２０に対して垂直なＺ方向に積層されている。導電層３１は下部グローバルビット線ＧＢＬＬとして機能し、導電層３３は下部選択ゲート線ＳＧＬ及び下部選択トランジスタＳＴｒＬのゲートとして機能する。
導電層３１は、図３に示す通り、Ｘ方向に所定ピッチをもって並び、Ｙ方向に延びるストライプ形状を有している。複数の導電層３１の間には、図示しない層間絶縁膜が形成されている。層間絶縁膜３２は、図４に示す通り、導電層３１の上面を一部覆うように形成され、導電層３１と下部選択ゲート線ＳＧＬ（導電層３３）との間を電気的に絶縁させる役割を有している。導電層３３は、図３に示す通り、Ｙ方向に所定ピッチをもって並び、Ｘ方向に延びるストライプ形状に形成されている。層間絶縁膜３４は、図４に示す通り、導電層３３の上面を覆うように堆積されている。導電層３１、３３は、例えば、ポリシリコンにより構成される。層間絶縁膜３２、３４は、例えば、酸化シリコン（ＳｉＯ２）により構成される。
また、下部選択トランジスタ層３０は、図４に示す通り、例えば柱状の半導体層３５及びゲート絶縁層３６を有する。半導体層３５は下部選択トランジスタＳＴｒＬのボディ（チャネル）として機能し、ゲート絶縁層３６は下部選択トランジスタＳＴｒＬのゲート絶縁膜として機能する。
半導体層３５は、図３に示す通り、Ｘ及びＹ方向にマトリクス状に配置され、Ｚ方向に延びる。また、半導体層３５は、図４に示す通り、導電層３１の上面に接し、ゲート絶縁層３６を介して導電層３３のＹ方向の側面に接する。そして、半導体層３５は、図４に示す通り、下方から上方へ、積層されたＮ＋型半導体層３５ａ、Ｐ＋型半導体層３５ｂ、及びＮ＋型半導体層３５ｃを有する。
Ｎ＋型半導体層３５ａは、図４に示す通り、そのＹ方向の側面にてゲート絶縁層３６を介して層間絶縁膜３２に接する。Ｐ＋型半導体層３５ｂは、図４に示す通り、そのＹ方向の側面にてゲート絶縁層３６を介して導電層３３の側面に接する。Ｎ＋型半導体層３５ｃは、図４に示す通り、そのＹ方向の側面にてゲート絶縁層３６を介して層間絶縁膜３４に接する。Ｎ＋型半導体層３５ａ、３５ｃはＮ＋型の不純物を注入されたポリシリコンにより構成され、Ｐ＋型半導体層３５ｂはＰ＋型の不純物を注入されたポリシリコンにより構成される。ゲート絶縁層３６は例えば酸化シリコン（ＳｉＯ２）により構成される。
メモリ層４０は、図４に示す通り、Ｚ方向に交互に積層された層間絶縁膜４１ａ〜４１ｄ、導電層４２ａ〜４２ｄ及び導電層４２ｄ上に積層された保護層４５を有する。導電層４２ａ〜４２ｄは、それぞれワード線ＷＬ１〜ＷＬ４として機能する。層間絶縁膜４１ａ〜４１ｄは例えば酸化シリコン（ＳｉＯ２）にて構成され、導電層４２ａ〜４２ｄは例えばポリシリコンにて構成される。
また、メモリ層４０は、図４に示す通り、例えば柱状の導電層４３、可変抵抗層４４及び整流層４６を有する。導電層４３はビット線ＢＬとして機能する。可変抵抗層４４は可変抵抗素子ＶＲとして機能する。整流層４６は整流素子ＤＩとして機能する。
導電層４３は、図３に示す通り、Ｘ及びＹ方向にマトリクス状に配置され、その下端において半導体層３５の上面に接すると共にＺ方向に柱状に延びる。可変抵抗層４４及び整流層４６は、図４に示す通り、導電層４３のＹ方向の側面と層間絶縁膜４１ａ〜４１ｄのＹ方向の側面との間に設けられる。また、可変抵抗層４４及び整流層４６は、図４に示す通り、導電層４３のＹ方向の側面と導電層４２ａ〜４２ｄのＹ方向の側面との間に設けられる。
本実施の形態において、導電層４３は例えばポリシリコンにより構成され、可変抵抗層４４は例えば金属酸化物（例えば、ＨｆＯＸ、Ａｌ２ＯＸ、ＴｉＯＸ、ＮｉＯＸ、ＷＯＸ、Ｔａ２ＯＸ等）により構成される。しかしながら、例えば可変抵抗層４４をシリコン酸化膜とイオン源金属の積層膜等から構成することも可能である。整流層４６は例えば酸化シリコン（ＳｉＯ２）により構成される。
上部選択トランジスタ層５０は、図４に示す通り、層間絶縁膜５２、導電層５３、及び層間絶縁膜５４を有する。これら層間絶縁膜５２、導電層５３、及び層間絶縁膜５４は、図４に示す通り、Ｚ方向に積層されている。導電層５３は上部選択ゲート線ＳＧＵ及び上部選択トランジスタＳＴｒＵのゲートとして機能する。
層間絶縁膜５２は、図４に示す通り、保護層４５の上面に形成され、保護層４５と共に導電層４２ｄと上部選択ゲート線ＳＧＵ（導電層５３）との間を電気的に絶縁させる。導電層５３は、図３に示す通り、Ｙ方向に所定ピッチをもって並び、Ｘ方向に延びるストライプ形状に形成されている。層間絶縁膜５４は、図４に示す通り、導電層５３の上面を一部覆うように堆積されている。導電層５３は、例えば、ポリシリコンにより構成される。層間絶縁膜５２、５４は、例えば、酸化シリコン（ＳｉＯ２）により構成される。
また、上部選択トランジスタ層５０は、図４に示す通り、例えば柱状の半導体層５５及びゲート絶縁層５６を有する。半導体層５５は上部選択トランジスタＳＴｒＵのボディ（チャネル）として機能し、ゲート絶縁層５６は上部選択トランジスタＳＴｒＵのゲート絶縁膜として機能する。
半導体層５５は、図３に示す通り、Ｘ及びＹ方向にマトリクス状に配置され、Ｚ方向に延びる。また、半導体層５５は、図４に示す通り、導電層４３の上面に接し、ゲート絶縁層５６を介して導電層５３のＹ方向の側面に接する。そして、半導体層５５は、図４に示す通り、下方から上方へ積層されたＮ＋型半導体層５５ａ、Ｐ＋型半導体層５５ｂ及びＮ＋型半導体層５５ｃを有する。
Ｎ＋型半導体層５５ａは、図４に示す通り、そのＹ方向の側面にてゲート絶縁層５６を介して層間絶縁膜５２に接する。Ｐ＋型半導体層５５ｂは、図４に示す通り、そのＹ方向の側面にてゲート絶縁層５６を介して導電層５３の側面に接する。Ｎ＋型半導体層５５ｃは、図４に示す通り、そのＹ方向の側面にてゲート絶縁層５６を介して層間絶縁膜５４に接する。Ｎ＋型半導体層５５ａ及び５５ｃはＮ＋型の不純物を注入されたポリシリコンにより構成され、Ｐ＋型半導体層５５ｂはＰ＋型の不純物を注入されたポリシリコンにより構成される。ゲート絶縁層５６は例えば酸化シリコン（ＳｉＯ２）により構成される。
更に、上部選択トランジスタ層５０は、図４に示す通り、導電層５１を有する。導電層５１は上部グローバルビット線ＧＢＬＵとして機能する。導電層５１は、図３に示す通り、基板２０に対して平行なＸ方向に所定ピッチをもって並び、Ｙ方向に延びるストライプ形状を有している。また、導電層５１は、図３に示す通り、Ｙ方向に隣接する複数の半導体層５５の上面に接する。導電層５１は、例えばポリシリコンにより構成される。複数の導電層５１の間には、図示しない層間絶縁膜が形成されている。
［書き込み動作］
次に、第１の実施の形態に係る半導体記憶装置の書き込み動作について、比較例と対比しつつ説明する。図５は、比較例に係る半導体記憶装置のメモリセルアレイ１１０の書き込み動作を説明するための回路図である。メモリセルアレイ１１０は、本実施の形態に係る半導体記憶装置のメモリセルアレイ１１とほぼ同様に構成されているが、上部選択トランジスタＳＴｒＵ、上部グローバルビット線ＧＢＬＵ及び上部選択ゲート線ＳＧＵを有していない点において異なる。
比較例に係る半導体記憶装置に書き込み動作を行う場合、図５に示す通り、下部グローバルビット線ＧＢＬＬの電圧を、例えばセット電圧Ｖｓに設定する。また、所定の下部選択トランジスタＳＴｒＬをＯＮ状態とし、それ以外の下部選択トランジスタＳＴｒＬをＯＦＦ状態とする。これにより、書き込み動作の対象である選択メモリセルＭＣｔに接続されたビット線（選択ビット線）ＢＬにセット電圧Ｖｓが転送され、選択ビット線ＢＬ以外のビット線（非選択ビット線）ＢＬはフローティング状態となる。更に、選択メモリセルＭＣｔに接続されたワード線（選択ワード線）ＷＬ３の電圧を０Ｖ程度に、それ以外のワード線（非選択ワード線）ＷＬ１，ＷＬ２及びＷＬ４の電圧を、Ｖｓ／２に設定する。これにより、選択メモリセルの陰極と陽極との間に電圧が印加され、書き込み動作が行われる。
ここで、本比較例に係る半導体記憶装置においては、書き込み動作中の選択ビット線ＢＬ以外のビット線（非選択ビット線）ＢＬがフローティング状態となる。従って、非選択ワード線ＷＬと非選択ビット線ＢＬの間に電位差が生じ、リーク電流が生じる場合がある。
次に、図６Ａを参照して、第１の実施の形態に係る半導体記憶装置の動作について説明する。図６Ａは、第１の実施の形態に係る半導体記憶装置の書き込み動作を説明するための回路図である。
本実施の形態に係る半導体記憶装置に書き込み動作を行う場合、下部グローバルビット線ＧＢＬＬ、下部選択トランジスタＳＴｒＬ及びワード線ＷＬ１〜ＷＬ４の電圧を、上記比較例と同様に制御する。更に、本実施の形態においては、上部グローバルビット線ＧＢＬＵの電圧を、例えばＶｓ／２に設定する。また、非選択ビット線ＢＬに接続された上部選択トランジスタＳＴｒＵをＯＮ状態とし、非選択ビット線ＢＬにＶｓ／２を転送する。尚、選択ビット線ＢＬに接続された上部選択トランジスタＳＴｒＵは、ＯＦＦ状態とする。
本実施の形態に係る半導体記憶装置においては、非選択ビット線ＢＬ及び非選択ワード線ＷＬ１，ＷＬ２及びＷＬ４に、共にＶｓ／２が印加される。従って、これら配線間のリーク電流が生じず、書き込み動作に際しての消費電力を低減することが可能であり、かつ誤動作を抑制する事が可能である。
次に、図６Ｂを参照して、第１の実施の形態に係る半導体記憶装置の動作の他の態様について説明する。図６Ｂは、第１の実施の形態に係る半導体記憶装置の書き込み動作の他の態様を説明するための回路図である。
本実施の形態に係る半導体記憶装置においては、図６Ｂに示す通り、上部グローバルビット線ＧＢＬＵの電圧をセット電圧Ｖｓに設定し、選択ビット線ＢＬに接続された上部選択トランジスタＳＴｒＵをＯＮ状態、非選択ビット線ＢＬに接続された上部選択トランジスタＳＴｒＵをＯＦＦ状態としても良い。この場合には、下部グローバルビット線ＧＢＬＬの電圧をＶｓ／２に設定し、非選択ビット線ＢＬに接続された下部選択トランジスタＳＴｒＬをＯＮ状態、下部選択ビット線ＳＴｒＬをＯＦＦ状態とする。
換言すれば、制御回路１６は、選択ビット線ＢＬに接続された、下部選択トランジスタＳＴｒＬ及び上部選択トランジスタＳＴｒＵのうちの一方をＯＮ状態、他方をＯＦＦ状態にする。また、制御回路１６は、図６Ａに示す通り、選択ビット線ＢＬに接続された下部選択トランジスタＳＴｒＬをＯＮ状態とする場合には、非選択ビット線ＢＬに接続された下部選択トランジスタＳＴｒＬをＯＦＦ状態とし、非選択ビット線ＢＬに接続された上部選択トランジスタＳＴｒＵをＯＮ状態とする。一方、制御回路１６は、図６Ｂに示す通り、選択ビット線ＢＬに接続された上部選択トランジスタＳＴｒＵをＯＮ状態とする場合には、非選択ビット線ＢＬに接続された下部選択トランジスタＳＴｒＬをＯＮ状態とし、非選択ビット線ＢＬに接続された上部選択トランジスタＳＴｒＵをＯＦＦ状態とする。
［製造方法］
次に、図７〜図２６を参照して、本実施の形態に係る半導体記憶装置の製造方法について説明する。図７、図１０〜図１８及び図２１〜図２５はメモリセルアレイ１１の製造方法を示す断面図の一例である。図８、図９、図１９、図２０及び図２６は同製造方法を示す平面図の一例である。
図７に示す通り、基板２０上に、層間絶縁層２１を介して導電層３１’及び半導体層３５’（３５ａ，３５ｂ及び３５ｃ）を積層する。
次に、図８に示す通り、導電層３１’及び半導体層３５’を貫通する、Ｘ方向に所定のピッチをもって配列されＹ方向に延びるトレンチを形成する。このトレンチにより、導電層３１’は、Ｙ方向にストライプ状に延びる導電層３１となる。
次に、図９に示す通り、露出した層間絶縁層２１の上面及び半導体層３５’の側壁を、層間絶縁膜３７によって埋め込む。
次に、図１０に示す通り、半導体層３５’を貫通する、Ｙ方向に所定のピッチをもって配列されＸ方向に延びるトレンチを形成する。このトレンチにより、半導体層３５’は、Ｘ方向及びＹ方向にマトリクス状に並ぶ半導体層３５となる。
次に、図１１に示す通り、トレンチの側面及び底面にゲート絶縁層３６を形成する絶縁層３６’を形成する。次に、図１２に示す通り、トレンチの底面に形成された絶縁層３６’を除去してゲート絶縁層３６を形成する。
次に、図１３に示す通り、トレンチを埋めるように、導電層３１の上面に、層間絶縁膜３２、導電層３３及び層間絶縁膜３４を順に積層する。次に、熱処理を行い、半導体層３５のポリシリコンを結晶化させる。ここまでの工程により、下部選択トランジスタ層３０が形成される。
次に、図１４に示す通り、選択トランジスタ層３０の上面に、酸化シリコン（ＳｉＯ２）とポリシリコン（Ｓｉ）を交互に積層させ、Ｘ方向及びＹ方向に板状に広がる層間絶縁層４１ａ’〜４１ｄ’及び導電層４２ａ’〜４２ｄ’を形成する。また、導電層４２ｄ’の上に保護層４５’を形成する。
次に、図１５に示す通り、層間絶縁層４１ａ’〜４１ｄ’、導電層４２ａ’〜４２ｄ’、及び保護層４５’を貫通する、Ｙ方向に所定ピッチをもって配列されＸ方向に延びるトレンチを形成する。このトレンチにより、層間絶縁層４１ａ’〜４１ｄ’、導電層４２ａ’〜４２ｄ’、及び保護層４５’は、Ｘ方向にストライプ状に延びる層間絶縁層４１ａ〜４１ｄ、導電層４２ａ〜４２ｄ、及び保護層４５となる。
次に、図１６に示す通り、整流層４６を形成する絶縁層４６’及び可変抵抗層４４を順にトレンチの側面及び底面に形成する。本実施の形態において、可変抵抗層４４の膜厚は数ｎｍ程度である。可変抵抗層４４は、例えば、金属酸化物をアトミックレイヤーデポジション（ＡＬＤ）により堆積することにより形成される。
次に、図１７に示す通り、トレンチの底面に形成された絶縁層４６’及び可変抵抗層４４を除去し、整流層４６及び可変抵抗層４４をトレンチの全側面に面状に形成する。次に、図１８に示す通り、トレンチを埋めるように導電層４３’を形成する。
続いて、図１９に示す通り、半導体層４３’に対しＲＩＥ（Reactive Ion Etching）を施して、半導体層４３’を貫通するトレンチを形成する。トレンチは、リソグラフィ技術を用いることによりＸ方向に所定ピッチをもって配列することができる。このトレンチにより、半導体層４３’は、Ｘ方向及びＹ方向にマトリクス状に並ぶ半導体層４３となる。
次に、図２０に示す通り、ＡＬＤ法又はＣＶＤ法などの等方性の高い成膜方法により、トレンチ内に酸化シリコン（ＳｉＯ２）を堆積させ、トレンチ内に層間絶縁層４７を形成する。ここまでの工程により、メモリ層４０が形成される。
次に、図２１に示す通り、メモリ層４０の上面に半導体層５５’（５５ａ，５５ｂ及び５５ｃ）を積層する。次に、図２２に示す通り、半導体層５５’を貫通する、Ｙ方向に所定のピッチをもって配列されＸ方向に延びるトレンチを形成する。
次に、図２３に示す通り、トレンチの側面及び底面にゲート絶縁層５６を形成する絶縁層５６’を形成する。次に、図２４に示す通り、トレンチの底面に形成された絶縁層５６’を除去してゲート絶縁層５６を形成する。
次に、図２５に示す通り、トレンチを埋めるように、メモリ層４０の上面に、層間絶縁膜５２’、導電層５３’及び層間絶縁膜５４’を順に積層する。次に、層間絶縁膜５４’、ゲート絶縁層５６’及び半導体層５５’の上面に、Ｘ方向及びＹ方向に板状に広がる導電層５１’を形成する。
次に、図２６に示す通り、導電層５１’及び半導体層５５’を貫通する、Ｘ方向に所定のピッチをもって配列されＹ方向に延びるトレンチを形成する。このトレンチにより、導電層５１’はＹ方向にストライプ状に延びる導電層５１となる。また、半導体層５５’は、Ｘ方向及びＹ方向にマトリクス状に並ぶ半導体層５５となる。
次に、露出したメモリ層４０の上面（絶縁層４７）、導電層５１’の側壁及び半導体層５５’の側壁を、図示しない層間絶縁膜によって埋め込む。次に、熱処理を行い、半導体層５５のポリシリコンを結晶化させる。以上のプロセスにより、本実施の形態に係るメモリセル１１が製造される。
［第２の実施の形態］
［構成］
次に、第２の実施の形態に係る半導体記憶装置について説明する。図２７は、第２の実施の形態に係る半導体記憶装置のメモリセルアレイ１１−２の断面図の一例である。本実施の形態に係る半導体記憶装置は、第１の実施の形態に係る半導体記憶装置とほぼ同様に構成されているが、可変抵抗素子ＶＲとしてシリコン酸化膜とイオン源金属の積層膜から構成されたイオンメモリを採用している点が第１の実施の形態と異なっている。また、上部選択トランジスタ層５０−２の構成も第１の実施の形態と異なっている。
本実施の形態に係るメモリ層４０−２は、第１の実施の形態に係るメモリ層４０とほぼ同様に構成されているが、金属酸化物からなる可変抵抗層４４（図４）の代わりに銀（Ａｇ）等の金属からなるイオン源層４４−２ａ及び保持層４４−２ｂを有する。イオン源層４４−２ａは、導電層４３のＹ方向の側面に設けられる。また、保持層４４−２ｂは、イオン源層４４−２ａと整流層４６の間に設けられる。
本実施の形態に係る上部選択トランジスタ層５０−２において、半導体層５５−２は、下方から上方へ積層されたドレイン電極層５５ａ−２、チャネル層５５ｂ−２及びソース電極層５５ｃ−２を有する。ドレイン電極層５５ａ−２及びソース電極層５５ｃ−２は、Ａｌ，Ｎｉ，Ｃｕ，Ｍｏ，Ｗ，Ｔａ，Ｔｉ等の金属材料や、それらの窒化物、またはそれらの合金により構成される。以下、これら金属材料、これらの窒化物及びこれらの合金を、「金属材料等」と呼ぶ。チャネル層５５ｂ−２は、ＩｎＯ，ＺｎＯ，ＧａＯ，ＩｎＧａＺｎＯ，ＣｕＯ，ＴｉＯ等の酸化物半導体により構成される。
［製造方法］
次に、第２の実施の形態に係る半導体記憶装置の製造方法について説明する。第２の実施の形態に係る半導体記憶装置は、第１の実施の形態に係る半導体記憶装置とほぼ同様のプロセスによって製造されるが、以下のプロセスが異なる。
先ず、第１の実施の形態において図１６を用いて説明したプロセスに対応するプロセスにおいて、トレンチの側面及び底面に整流層４６を形成する絶縁層４６’、イオン源層４４−２ａ及び保持層４４−２ｂを形成する。次に、図１７を用いて説明したプロセスに対応するプロセスにおいて、トレンチの底面に形成された絶縁層４６’、イオン源層４４−２ａ及び保持層４４−２ｂを除去し、整流層４６、イオン源層４４−２ａ及び保持層４４−２ｂをトレンチの全側面に面状に形成する。
また、第１の実施の形態において図２１を用いて説明したプロセスに対応するプロセスにおいて、ドレイン電極５５ａ−２を形成する金属材料等、チャネル層５５ｂ−２を形成する酸化物半導体及びソース電極５５ｃ−２を形成する金属材料等を順に積層する。また、このプロセスが行われた後に、ポリシリコンを結晶化させるための熱処理が行われない。
第１の実施の形態においては、半導体層５５の材料としてポリシリコンを用いていたため、結晶化のための熱処理を行っていた。しかしながら、メモリとしてイオンメモリを採用する場合、この熱処理においてイオン源層４４−２ａの特性が変化してしまい、メモリとしての特性が損なわれてしまう可能性がある。
これに対し、本実施の形態に係る半導体記憶装置の製造方法においては、半導体層５５−２が金属材料等及び酸化物半導体から形成される。従って、ポリシリコンを結晶化させるための熱処理が不要であり、好適な特性を有する半導体記憶装置を製造することが可能である。
［第３の実施の形態］
［構成］
次に、第３の実施の形態に係る半導体記憶装置について説明する。図２８は、第３の実施の形態に係る半導体記憶装置のメモリセルアレイ１１−３の断面図の一例である。本実施の形態に係る半導体記憶装置は、第２の実施の形態に係る半導体記憶装置とほぼ同様に構成されているが、メモリ層４０−３及び上部選択トランジスタ層５０−３の構成が、一部異なっている。
即ち、図２８に示す通り、半導体層５５−３及び導電層５３の間にはゲート絶縁層（第２の絶縁層）５６−３が介在し、導電層４３（ビット線ＢＬ）及び導電層４２ａ〜４２ｄ（ＷＬ１〜ＷＬ４）の間には整流層（第１の絶縁層）４６が介在している。ここで、本実施の形態においては、これらゲート絶縁層５６−３及び整流層４６が一体に形成されており、且つほぼ同様の膜厚を有する。
また、本実施の形態に係る半導体層５５−３は、導電層４３の上面に形成されたチャネル層５５ｂ−３及びこのチャネル層５５ｂ−３上に積層されたソース電極層５５ｃ−３からなる。
尚、本実施の形態に係る上部選択トランジスタ層５０−３は、その他の点においては第２の実施の形態に係る上部選択トランジスタ層５０−２とほぼ同様に構成されている。また、メモリ層４０−３は、第２の実施の形態に係るメモリ層４０−２とほぼ同様に構成されているが、保護層４５を有していない点において異なっている。
［製造方法］
次に、図２９〜図３６を参照して、第３の実施の形態に係る半導体記憶装置の製造方法について説明する。図２９〜図３５は、本実施の形態に係るメモリセルアレイ１１−３の製造方法を示す断面図の一例である。図３６は同製造方法を示す平面図の一例である。本実施の形態に係る半導体記憶装置は、図１３に示す工程までは、第１の実施の形態に係る半導体記憶装置と同様に製造される。
図２９に示す通り、選択トランジスタ層３０の上面に、酸化シリコン（ＳｉＯ２）とポリシリコン（Ｓｉ）を交互に積層させ、Ｘ方向及びＹ方向に板状に広がる層間絶縁層４１ａ’〜４１ｄ’、導電層４２ａ’〜４２ｄ’、層間絶縁膜５２−３’、導電層５３’及び層間絶縁膜５４’を順に積層する。
次に、図３０に示す通り、層間絶縁層４１ａ’〜４１ｄ’、導電層４２ａ’〜４２ｄ’、層間絶縁膜５２−３’、導電層５３’及び層間絶縁膜５４’を貫通するトレンチを形成する。トレンチは、Ｙ方向に所定ピッチをもって配列され、Ｘ方向に延びるように形成される。このトレンチにより、層間絶縁層４１ａ’〜４１ｄ’、導電層４２ａ’〜４２ｄ’、層間絶縁膜５２−３’、導電層５３’及び層間絶縁膜５４’は、Ｘ方向にストライプ状に延びる層間絶縁層４１ａ〜４１ｄ、導電層４２ａ〜４２ｄ、層間絶縁膜５２−３、導電層５３及び層間絶縁膜５４となる。
次に、図３１に示す通り、整流層４６及びゲート絶縁層５６−３となる絶縁層４６’、保持層４４−２ｂ’及びイオン源層４４−２ａ’を順にトレンチの側面及び底面に形成する。
次に図３２に示す通り、トレンチの底面に形成された絶縁層４６’、保持層４４−２ｂ’及びイオン源層４４−２ａ’を除去し、整流層４６、ゲート絶縁層５６−３、保持層４４−２ｂ’及びイオン源層４４−２ａ’をトレンチの全側面に面状に形成する。
次に、図３３に示す通り、保持層４４−２ｂ’及びイオン源層４４−２ａ’のうち、ゲート絶縁層５６−３を介して導電層５３に対向する部分を除去する。このプロセスは、例えばトレンチの底面からゲート絶縁層５６−３を介して層間絶縁膜５２−３に接する部分までに図示しない犠牲膜等を埋め込み、その後でエッチング等を行う事によって行われる。
次に、図３４に示す通り、トレンチの底面からイオン源層４４−２ａ’の上端部分までに導電層４３’を形成する。
次に、図３５に示す通り、トレンチの残りの部分を埋めるように、導電層４３’、イオン源層４４−２ａ’及び保持層４４−２ｂ’の上面に、チャネル層５５ｂ−３’及びソース電極層５５ｃ−３’を順に積層する。次に、層間絶縁膜５４、ゲート絶縁層５６−３及びソース電極層５５ｃ−３’の上面に、Ｘ方向及びＹ方向に板状に広がる導電層５１’を形成する。
続いて、図３６に示す通り、導電層５１’、ソース電極層５５ｃ−３’、チャネル層５５ｂ−３’及び導電層４３’に対し、第１の実施の形態と同様の方法によってＲＩＥを施して、Ｘ方向に所定のピッチをもって配列され、Ｙ方向に延びるトレンチを形成する。このトレンチにより、導電層５１’はＹ方向にストライプ状に延びる導電層５１となる。また、ソース電極５５ｃ−３’及びチャネル層５５ｂ−３’、並びに導電層４３’は、それぞれＸ方向及びＹ方向にマトリクス状に並ぶ半導体層５５−３及び導電層４３となる。
次に、第１の実施の形態と同様の方法によってトレンチ内に酸化シリコン（ＳｉＯ２）を堆積させ、トレンチ内に図示しない層間絶縁層を形成する。以上のプロセスにより、本実施の形態に係るメモリセル１１−３が製造される。
本実施の形態においては、メモリ層４０−３及び上部選択トランジスタ層５０−３についてのＲＩＥ処理を一括で行っている。従って、第２の実施の形態に係る半導体記憶装置の製造方法と比較して、製造工程数を削減することが可能である。
［第４の実施の形態］
［構成］
次に、第４の実施の形態に係る半導体記憶装置について説明する。図３７は、第４の実施の形態に係る半導体記憶装置のメモリセルアレイ１１−４の断面図の一例である。本実施の形態に係る半導体記憶装置は、第３の実施の形態に係る半導体記憶装置とほぼ同様に構成されているが、下部選択トランジスタ層３０−４の構成が、一部異なっている。
即ち、図３７に示す通り、半導体層５５−３及び導電層５３の間にはゲート絶縁層（第２の絶縁層）５６−３が介在し、導電層４３（ビット線ＢＬ）及び導電層４２ａ〜４２ｄ（ＷＬ１〜ＷＬ４）の間には整流層（第１の絶縁層）４６が介在し、半導体層３５−４及び導電層３３の間にはゲート絶縁膜（第３の絶縁膜）３６−４が介在している。ここで、本実施の形態においては、これらゲート絶縁層５６−３、整流層４６及びゲート絶縁膜３６−４が一体に形成されており、且つこれらとほぼ同様の膜厚を有する。
また、本実施の形態に係る半導体層３５−４は、導電層３１の上面に形成されたＮ＋型半導体層３５ａ−４及びこのＮ＋型半導体層３５ａ−４上に積層されたＰ＋型半導体層３５ｂ−４からなる。従って、本実施の形態においては層間絶縁層４１ａが導電層３３の上面に直接形成されている。同様に、導電層４３、イオン源層４４−２ａ及び保持層４４−２ｂは、Ｐ＋型半導体層３５ｂ−４上に直接形成されている。
尚、本実施の形態に係る下部選択トランジスタ層３０−４は、その他の点においては第３の実施の形態に係る下部選択トランジスタ層３０−３とほぼ同様に構成されている。
［製造方法］
次に、図３８〜５１を参照して、本実施の形態に係る半導体記憶装置の製造方法について説明する。図３８及び図４１〜図５０はメモリセルアレイ１１−４の製造方法を示す断面図の一例である。また、図３９、図４０及び図５１は同製造方法を示す平面図の一例である。
本実施の形態においては、図３８に示す通り、基板２０上に、層間絶縁層２１を介して導電層３１’を積層する。
次に、図３９に示す通り、導電層３１’を貫通する、Ｘ方向に所定のピッチをもって配列されＹ方向に延びるトレンチを形成する。このトレンチにより、導電層３１’は、Ｙ方向にストライプ状に延びる導電層３１となる。
次に、図４０に示す通り、露出した層間絶縁層２１の上面及び導電層３１の側壁を、層間絶縁膜３７によって埋め込む。
次に、図４１に示す通り、導電層３１上に、酸化シリコン（ＳｉＯ２）とポリシリコン（Ｓｉ）を交互に積層させ、Ｘ方向及びＹ方向に板状に広がる絶縁層３２’、導電層３３’、層間絶縁層４１ａ’〜４１ｄ’、導電層４２ａ’〜４２ｄ’、層間絶縁膜５２−３’、導電層５３’及び層間絶縁膜５４’を順に積層する。
次に、図４２に示す通り、絶縁層３２’、導電層３３’、層間絶縁層４１ａ’〜４１ｄ’、導電層４２ａ’〜４２ｄ’、層間絶縁膜５２−３’、導電層５３’及び層間絶縁膜５４’を貫通するトレンチを形成する。このトレンチは、Ｙ方向に所定ピッチをもって配列され、Ｘ方向に延びるように形成される。このトレンチにより、絶縁層３２’、導電層３３’、層間絶縁層４１ａ’〜４１ｄ’、導電層４２ａ’〜４２ｄ’、層間絶縁膜５２−３’、導電層５３’及び層間絶縁膜５４’が、Ｙ方向にストライプ状に延びる絶縁層３２、導電層３３、層間絶縁層４１ａ〜４１ｄ、導電層４２ａ〜４２ｄ、層間絶縁膜５２−３、導電層５３及び層間絶縁膜５４となる。
次に、図４３に示す通り、ゲート絶縁層３６−４、整流層４６、及びゲート絶縁層５６−３となる絶縁層４６’を、トレンチの側面及び底面に形成する。
次に図４４に示す通り、トレンチの底面に形成された絶縁層４６’を除去し、ゲート絶縁層３６−４、整流層４６、及びゲート絶縁層５６−３をトレンチの全側面に面状に形成する。次に、図４５に示す通り、トレンチの下部を埋めるように半導体層３５−４’を堆積する。
次に、図４６に示す通り、保持層４４−２ｂ’及びイオン源層４４−２ａ’を順にトレンチの側面及び底面に形成する。
次に図４７に示す通り、トレンチの底面に形成された保持層４４−２ｂ’及びイオン源層４４−２ａ’を除去し、保持層４４−２ｂ’及びイオン源層４４−２ａ’をトレンチの全側面に面状に形成する。
次に、図４８に示す通り、第３の実施の形態と同様の方法によって、保持層４４−２ｂ’及びイオン源層４４−２ａ’のうち、ゲート絶縁層５６−３を介して導電層５３に対向する部分を除去する。
次に、図４９に示す通り、トレンチの底面からイオン源層４４−２ａ’の上端部分までに導電層４３’を形成する。
次に、図５０に示す通り、トレンチの残りの部分を埋めるように、保持層４４−２ｂ、イオン源層４４−２ａ及び導電層４３’上に、チャネル層５５ｂ−３’及びソース電極層５５ｃ−３’を順に積層する。次に、層間絶縁膜５４、ゲート絶縁層５６−３、及びソース電極層５５ｃ−３’上に、Ｘ方向及びＹ方向に板状に広がる導電層５１’を形成する。
次に、図５１に示す通り、半導体層３５−４’、導電層４３’、半導体層５５−３’及び導電層５１’を貫通する、Ｘ方向に所定のピッチをもって配列されＹ方向に延びるトレンチを形成する。このトレンチにより、半導体層３５−４’、導電層４３’、チャネル層５５ｂ−３’及びソース電極層５５ｃ−３’が、Ｚ方向に柱状に延びる半導体層３５−４、導電層４３及び半導体層５５−３となり、導電層５１’が、Ｙ方向にストライプ状に延びる導電層５１となる。以上のプロセスにより、本実施の形態に係るメモリセル１１−４が製造される。
本実施の形態においては、下部選択トランジスタ層３０−４、メモリ層４０−３及び上部選択トランジスタ層５０−３についてのＲＩＥ処理を一括で行っている。従って、第３の実施の形態に係る半導体記憶装置の製造方法と比較して、更に製造工程数を削減することが可能である。
［その他］
以上、いくつかの実施の形態を説明したが、これらの実施の形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施の形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１１、１１−２、１１−３、１１−４…メモリセルアレイ、１２…行デコーダ、１３…列デコーダ、１４…上位ブロック、１５…電源、１６…制御回路、２０…基板、２１…層間絶縁層、３０、３０−４…下部選択トランジスタ層、３１…導電層、３２…層間絶縁膜、３３…導電層、３４…層間絶縁膜、３５…半導体層、３５ａ、３５ａ−４…Ｎ＋型半導体層、３５ｂ、３５ｂ−４…Ｐ＋型半導体層、３５ｃ…Ｎ＋型半導体層、３６…ゲート絶縁層、３６−４…ゲート絶縁層（第３の絶縁層）、４０、４０−２、４０−３…メモリ層、４１ａ〜４１ｄ…層間絶縁膜、４２ａ〜４２ｄ…導電層、４３…導電層、４４…可変抵抗層、４４−２ａ…イオン源層、４４−２ｂ…保持層、４５…保護層、４６…整流層（第１の絶縁層）、５０、５０−２、５０−３…上部選択トランジスタ層、５１…導電層、５２…層間絶縁膜、５３…導電層、５４…層間絶縁膜、５５、５５−３…半導体層、５５ａ…Ｎ＋型半導体層、５５ｂ…Ｐ＋型半導体層、５５ｃ…Ｎ＋型半導体層、５５ａ−２…ドレイン電極層、５５ｂ−２、５５ｂ−３…チャネル層、５５ｃ−２、５５ｃ−３…ソース電極層、５６…ゲート絶縁層、５６−３…ゲート絶縁層（第２の絶縁層）、ＢＬ…ビット線、ＤＩ…整流素子、ＧＢＬＬ…下部グローバルビット線、ＧＢＬＵ…上部グローバルビット線、ＭＣ…メモリセル、ＭＣｔ…選択メモリセル、ＳＧＬ…下部選択ゲート線、ＳＧＵ…上部選択ゲート線、ＳＴｒＬ…下部選択トランジスタ、ＳＴｒＵ…上部選択トランジスタ、ＶＲ…可変抵抗素子、Ｖｓ…セット電圧、ＷＬ（ＷＬ１〜ＷＬ４）…ワード線。

Claims (8)

  1. 基板に対して垂直な第１方向に所定ピッチで配列され前記基板に対して平行な第２方向に延びるように形成された複数の第１の配線と、
    前記第２方向に所定ピッチで配列され前記第１方向に延びるように形成され前記複数の第１の配線と交差する複数の第２の配線と、
    前記複数の第１の配線及び前記複数の第２の配線の交差部に配置された複数のメモリセルと、
    前記第２の配線の下端にそれぞれ接続された第１のチャネル配線と第１のゲート配線とを有する複数の第１の選択ゲートトランジスタと、
    複数の前記第１のチャネル配線に接続された第１のグローバルビット線と、
    前記第２の配線の上端にそれぞれ接続された第２のチャネル配線と第２のゲート配線とを有する複数の第２の選択ゲートトランジスタと、
    複数の前記第２のチャネル配線に接続された第２のグローバルビット線と、
    前記複数のメモリセルに電圧を印加する制御回路と
    を備え、
    前記制御回路は、前記第１の選択ゲートトランジスタ及び前記第２の選択ゲートトランジスタを独立して制御する
    ことを特徴とする半導体記憶装置。
  2. 前記第２のチャネル配線は、酸化物半導体から形成されている
    ことを特徴とする請求項１記載の半導体記憶装置。
  3. 前記複数の第１の配線及び前記複数の第２の配線の間に介在する第１の絶縁層と、
    前記第２のチャネル配線及び前記第２のゲート配線の間に介在する第２の絶縁層と
    を更に備え、
    前記第１の絶縁層及び前記第２の絶縁層は、一体に形成されている
    ことを特徴とする請求項１又は２記載の半導体記憶装置。
  4. 前記複数の第１の配線及び前記複数の第２の配線の間に介在する第１の絶縁層と、
    前記第２のチャネル配線及び前記第２のゲート配線の間に介在する第２の絶縁層と、
    前記第１のチャネル配線及び前記第１のゲート配線の間に介在する第３の絶縁層と
    を更に備え、
    前記第１の絶縁層、前記第２の絶縁層及び前記第３の絶縁層は、一体に形成されている
    ことを特徴とする請求項１又は２記載の半導体記憶装置。
  5. 前記制御回路は、
    所定の前記第２の配線に接続された、前記第１の選択ゲートトランジスタ及び前記第２の選択ゲートトランジスタのうちの一方をＯＮ状態、他方をＯＦＦ状態とし、
    前記所定の第２の配線に接続された前記第１の選択ゲートトランジスタをＯＮ状態とする場合には、前記所定の第２の配線以外の前記第２の配線に接続された前記第１の選択ゲートトランジスタをＯＦＦ状態とし、且つ前記所定の第２の配線以外の前記第２の配線に接続された前記第２の選択ゲートトランジスタをＯＮ状態とし、
    前記所定の第２の配線に接続された前記第２の選択ゲートトランジスタをＯＮ状態とする場合には、前記所定の第２の配線以外の前記第２の配線に接続された前記第１の選択ゲートトランジスタをＯＮ状態とし、且つ前記所定の第２の配線以外の前記第２の配線に接続された前記第２の選択ゲートトランジスタをＯＦＦ状態とする
    ことを特徴とする請求項１〜４のいずれか１項記載の半導体記憶装置。
  6. 基板に対して垂直な第１方向に所定ピッチで配列され前記基板に対して平行な第２方向に延びるように形成された複数の第１の配線と、
    前記第２方向に所定ピッチで配列され前記第１方向に延びるように形成され前記複数の第１の配線と交差する複数の第２の配線と、
    前記複数の第１の配線及び前記複数の第２の配線の交差部に配置された複数のメモリセルと、
    前記第２の配線の下端にそれぞれ接続された第１のチャネル配線と第１のゲート配線とを有する複数の第１の選択ゲートトランジスタと、
    複数の前記第１のチャネル配線に接続された第１のグローバルビット線と、
    前記第２の配線の上端にそれぞれ接続された第２のチャネル配線と第２のゲート配線とを有する複数の第２の選択ゲートトランジスタと、
    複数の前記第２のチャネル配線に接続された第２のグローバルビット線と
    を備え、
    前記第２のチャネル配線は、酸化物半導体から形成されている
    ことを特徴とする半導体記憶装置。
  7. 前記複数の第１の配線及び前記複数の第２の配線の間に介在する第１の絶縁層と、
    前記第２のチャネル配線及び前記第２のゲート配線の間に介在する第２の絶縁層と
    を更に備え、
    前記第１の絶縁層及び前記第２の絶縁層は、一体に形成されている
    ことを特徴とする請求項６記載の半導体記憶装置。
  8. 前記複数の第１の配線及び前記複数の第２の配線の間に介在する第１の絶縁層と、
    前記第２のチャネル配線及び前記第２のゲート配線の間に介在する第２の絶縁層と、
    前記第１のチャネル配線及び前記第１のゲート配線の間に介在する第３の絶縁層と
    を更に備え、
    前記第１の絶縁層、前記第２の絶縁層及び前記第３の絶縁層は、一体に形成されている
    ことを特徴とする請求項６記載の半導体記憶装置。
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