JP2020155579A - 半導体記憶装置 - Google Patents

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翔一 株柳
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Abstract

【課題】微細化の容易な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、第１方向に延伸する第１配線、第２方向に延伸する第２配線、これらの間に設けられた抵抗変化膜、第３方向に延伸する遠い第３配線、第１配線及び第３配線に接続された第１半導体部、第１半導体部に対向する第１ゲート電極、第１半導体部及び第１ゲート電極の間に設けられた第１ゲート絶縁膜、第２配線に接続されたコンタクト、コンタクトよりも基板から遠い第４配線、コンタクト及び第４配線に接続された第２半導体部、第２半導体部に対向する第２ゲート電極、及び、第２半導体部及び第２ゲート電極の間に設けられた第２ゲート絶縁膜を備える。第１半導体部、第１ゲート電極、第１ゲート絶縁膜、第２半導体部、第２ゲート電極及び第２ゲート絶縁膜は、同一のトランジスタ層に含まれる。【選択図】図４

Description

本実施形態は、半導体記憶装置に関する。
半導体記憶装置の高集積化に伴い、メモリセルを三次元的に配置した半導体記憶装置の開発が進んでいる。この様な半導体記憶装置には、例えば、抵抗値を可逆的に変化させる可変抵抗素子をメモリセルとして利用する、いわゆるＲｅＲＡＭ（Resistive Random Access Memory）や、ゲート絶縁層中に電荷を蓄積可能な電界効果トランジスタをメモリセルとして利用する、いわゆるフラッシュメモリ等が知られている。
特開２０１６−１７１２２１号公報
微細化の容易な半導体記憶装置を提供する。
一の実施形態に係る半導体記憶装置は、基板と、基板の表面と交差する第１方向に延伸する第１配線と、第１方向と交差する第２方向に延伸する第２配線と、第１配線及び第２配線の間に設けられた抵抗変化膜と、第１方向及び第２方向と交差する第３方向に延伸し、第１配線よりも基板から遠い第３配線と、第１方向に延伸し、第１配線及び第３配線に接続された第１半導体部と、第１半導体部に対向する第１ゲート電極と、第１半導体部及び第１ゲート電極の間に設けられた第１ゲート絶縁膜と、第１方向に延伸し、第２配線に接続されたコンタクトと、コンタクトよりも基板から遠い第４配線と、第１方向に延伸し、コンタクト及び第４配線に接続された第２半導体部と、第２半導体部に対向する第２ゲート電極と、第２半導体部及び第２ゲート電極の間に設けられた第２ゲート絶縁膜と、を備える。第１半導体部、第１ゲート電極、第１ゲート絶縁膜、第２半導体部、第２ゲート電極及び第２ゲート絶縁膜は、同一のトランジスタ層に含まれる。
一の実施形態に係る半導体記憶装置は、基板と、基板の表面と交差する第１方向に延伸する第１配線と、第１方向と交差する第２方向に延伸する第２配線と、第１配線及び第２配線の間に設けられた抵抗変化膜と、第１方向及び第２方向と交差する第３方向に延伸し、第１方向において第１配線と離間する第３配線と、第１方向に延伸し、第１配線及び第３配線に接続された第１半導体部と、第１半導体部に対向する第１ゲート電極と、第１半導体部及び第１ゲート電極の間に設けられた第１ゲート絶縁膜と、第１方向に延伸し、第２配線に接続されたコンタクトと、第１方向においてコンタクトと離間する第４配線と、第１方向に延伸し、コンタクト及び第４配線の間に直列に接続された第２半導体部及び第３半導体部と、第２半導体部に対向する第２ゲート電極と、第２半導体部及び第２ゲート電極の間に設けられた第２ゲート絶縁膜と、第３半導体部に対向する第３ゲート電極と、第３半導体部及び第３ゲート電極の間に設けられた第３ゲート絶縁膜と、を備える。第２ゲート電極は、第２方向及び第３方向の一方に延伸し、第３ゲート電極は、第２方向及び第３方向の他方に延伸する。
第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。 同半導体記憶装置の一部の構成を示す模式的な回路図である。 同半導体記憶装置の構成例を示す模式的な平面図である。 同構成例の一部の構成を示す模式的な図である。 同構成例の一部の構成を示す模式的な斜視図である。 同構成例の一部の構成を示す模式的な平面図である。 同構成例の一部の構成を示す模式的な平面図である。 同構成例の一部の構成を示す模式的な平面図である。 同構成例の一部の構成を示す模式的な斜視図である。 同構成例の一部の構成を示す模式的な斜視図である。 第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。 同半導体記憶装置の一部の構成を示す模式的な回路図である。 同半導体記憶装置の構成例を示す模式的な図である。 同構成例の一部の構成を示す模式的な斜視図である。 同構成例の一部の構成を示す模式的な平面図である。 同構成例の一部の構成を示す模式的な平面図である。 同構成例の一部の構成を示す模式的な平面図である。 同構成例の一部の構成を示す模式的な平面図である。 第３実施形態に係る半導体記憶装置の構成例を示す模式的な図である。 同構成例の一部の構成を示す模式的な平面図である。 同構成例の一部の構成を示す模式的な平面図である。 同構成例の一部の構成を示す模式的な平面図である。 他の構成例の一部の構成を示す模式的な平面図である。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の図面は模式的なものであり、具体的な構成は適宜調整可能である。また、以下の図面では、説明のために一部の構成を省略する場合がある。また、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の説明において、複数の実施形態について同様の部分については、基本的に説明を省略する。
また、本明細書においては、基板の表面に対して平行な所定の方向をＸ方向、基板の表面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の表面に対して垂直な方向をＺ方向と呼ぶ。
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記第１方向に沿って基板から離れる向きを上と、第１方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、第２方向又は第３方向と交差する面を側面等と呼ぶ。
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第１の構成が第２の構成及び第３の構成の電流経路に設けられていることを意味する場合がある。
また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。
［第１実施形態］
［回路構成］
次に、図１及び図２を参照して、第１実施形態に係る半導体記憶装置の回路構成について説明する。図１及び図２は、第１実施形態に係る半導体記憶装置の模式的な回路図である。
本実施形態に係る半導体記憶装置は、例えば図１に示す様に、データを記憶する複数のメモリセルアレイＭＡａと、メモリセルアレイＭＡａにそれぞれ接続された複数のトランジスタアレイＴＡａ１と、メモリセルアレイＭＡａにそれぞれ接続された複数のトランジスタアレイＴＡａ２と、これらを制御する周辺回路ＰＣａと、を備える。
図１には、複数の回路要素ｍａを図示している。これら複数の回路要素ｍａは、それぞれ、メモリセルアレイＭＡａの一部の構成と、トランジスタアレイＴＡａ１の一部の構成と、グローバルビット線ＧＢＬと、を含む。
即ち、回路要素ｍａは、メモリセルアレイＭＡａの一部を構成する複数のワード線ＷＬと、複数のローカルビット線ＬＢＬと、これら複数のワード線ＷＬ及び複数のローカルビット線ＬＢＬに接続された複数のメモリセルＭＣと、を備える。複数のワード線ＷＬは、それぞれ、全ての回路要素ｍａに接続される。また、複数のワード線ＷＬは、それぞれ、配線ＣＭＢを介してトランジスタアレイＴＡａ２に接続される。メモリセルＭＣは、例えば、１ビット以上のデータを記憶する２端子の抵抗変化素子である。
また、回路要素ｍａは、トランジスタアレイＴＡａ１の一部を構成する複数のトランジスタＴＦＴ１と、複数の選択ゲート線ＳＧ１と、を備える。トランジスタＴＦＴ１は、電界効果型のトランジスタである。トランジスタＴＦＴ１のドレイン電極はグローバルビット線ＧＢＬに接続され、ソース電極はローカルビット線ＬＢＬに接続される。ゲート電極は選択ゲート線ＳＧ１に接続される。複数の選択ゲート線ＳＧ１は、それぞれ、全ての回路要素ｍａに接続される。
トランジスタアレイＴＡａ２は、例えば図２に例示する様に、複数の配線ＣＭＢにそれぞれ接続された複数のトランジスタＴＦＴ２と、これら複数のトランジスタＴＦＴ２に対応して設けられた複数の選択ゲート線ＳＧ２と、を備える。トランジスタＴＦＴ２は、電界効果型のトランジスタである。トランジスタＴＦＴ２のドレイン電極は配線ＣＭＢに接続され、ソース電極は配線Ｌ１に接続される。ゲート電極は選択ゲート線ＳＧ２に接続される。配線Ｌ１は、トランジスタアレイＴＡａ２毎に独立して設けられる。複数の選択ゲート線ＳＧ２は、それぞれ、複数のトランジスタアレイＴＡａ２に接続される。
また、周辺回路ＰＣａは、メモリセルアレイ選択回路１０２（図２）と、層選択回路１０３（図２）と、ビット線選択回路１０４（図１）と、フィンガー選択回路１０５（図１）と、を備える。
メモリセルアレイ選択回路１０２は、図２に示す様に、配線Ｌ１に接続される。メモリセルアレイ選択回路１０２は、複数のメモリセルアレイＭＡａのうちの１つに選択的に電圧を転送する。例えば、アドレスデータに従って複数の配線Ｌ１から１の配線Ｌ１を選択し、選択された配線Ｌ１を所定の電圧供給線と導通させる。
層選択回路１０３は、選択ゲート線ＳＧ２に接続される。層選択回路１０３は、Ｚ方向に積層された複数のワード線ＷＬ（図４、図５参照）のうちの一つに選択的に電圧を供給する。例えば、アドレスデータに従って複数の選択ゲート線ＳＧ２から１の選択ゲート線ＳＧ２を選択し、選択された選択ゲート線ＳＧ２を配線Ｌ１と導通させる。
ビット線選択回路１０４は、図１に示す様に、グローバルビット線ＧＢＬに接続される。ビット線選択回路１０４は、アドレスデータに従って複数のグローバルビット線ＧＢＬから１のグローバルビット線ＧＢＬを選択し、選択されたグローバルビット線ＧＢＬを所定の電圧供給線と導通させる。
フィンガー選択回路１０５は、選択ゲート線ＳＧ１に接続される。フィンガー選択回路１０５は、アドレスデータに従って複数の選択ゲート線ＳＧ１から１の選択ゲート線ＳＧ１を選択し、選択された選択ゲート線ＳＧ１を所定の電圧供給線と導通させる。
また、周辺回路ＰＣａは、電圧調整回路、センスアンプ回路、及び、これらを制御するシーケンサ等を備える。電圧調整回路は、必要に応じて電源電圧等を降圧して電圧供給線に出力する。センスアンプ回路は、例えば、グローバルビット線ＧＢＬの電圧又は電流に応じて０又は１のデータを出力する。
［構成例］
次に、図３及び図４を参照して、本実施形態に係る半導体記憶装置の構成例について説明する。図３は、本実施形態に係る半導体記憶装置の構成例を示す模式的な平面図である。図４は、本実施形態に係る半導体記憶装置の構成例を示す模式的な図である。
図３に示す様に、本実施形態に係る半導体記憶装置は、基板Ｓと、基板Ｓ上に設けられ、Ｘ方向及びＹ方向に配列された複数のメモリセルアレイＭＡａと、を備える。尚、図３の例において、Ｙ方向に配設された複数のメモリセルアレイＭＡａには、複数のグローバルビット線ＧＢＬが共通に接続される。
以下、メモリセルアレイＭＡａが設けられる領域を、メモリセルアレイ領域ＭＡＲと呼ぶ場合がある。また、メモリセルアレイ領域ＭＡＲの外側の領域を、周辺領域ＰＲと呼ぶ場合がある。
図４に示す様に、本実施形態に係る半導体記憶装置は、基板Ｓの上方に設けられたメモリ層ＭＬａと、その上方に設けられた接続層ＣＬａと、その上方に設けられたトランジスタ層ＴＬａと、その上方に設けられた配線層ＬＬａと、を備える。
メモリ層ＭＬａは、メモリセルアレイ領域ＭＡＲに設けられたメモリセルアレイＭＡａと、周辺領域ＰＲに設けられたフックアップＨＵａと、を備える。
接続層ＣＬａは、メモリセルアレイＭＡａ及びトランジスタアレイＴＡａ１を接続する複数の接続部ｃｐ１と、フックアップＨＵａ及びトランジスタアレイＴＡａ２を接続する複数の接続部ｃｐ２と、を備える。
トランジスタ層ＴＬａは、メモリセルアレイ領域ＭＡＲに設けられたトランジスタアレイＴＡａ１と、周辺領域ＰＲに設けられたトランジスタアレイＴＡａ２と、を備える。
配線層ＬＬａは、メモリセルアレイ領域ＭＡＲに設けられたグローバルビット線ＧＢＬと、周辺領域ＰＲに設けられた配線Ｌ１と、を備える。
［メモリセルアレイＭＡａ］
図５は、本実施形態に係る半導体記憶装置の一部を示す模式的な斜視図である。
メモリセルアレイＭＡａは、Ｙ方向及びＺ方向に配列されＸ方向に延伸する複数のワード線ＷＬと、Ｘ方向及びＹ方向に配列されＺ方向に延伸する複数のローカルビット線ＬＢＬと、ワード線ＷＬ及びローカルビット線ＬＢＬの間にそれぞれ設けられた複数の抵抗変化膜ＶＲと、を備える。
ワード線ＷＬ及びローカルビット線ＬＢＬは、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層膜を含んでいても良いし、不純物が注入された多結晶シリコン（ｐ−Ｓｉ）又はシリサイド等を含んでいても良い。これら配線の間には、ＳｉＯ２等の図示しない絶縁層が設けられても良い。
抵抗変化膜ＶＲ（図４）は、例えば、酸化ハフニウム（ＨｆＯｘ）、酸化アルミニウム（ＡｌＯｘ）、酸化チタン（ＡｌＯｘ）又は酸化ジルコニウム（ＺｒＯｘ）等の金属酸化物を含んでいても良いし、これらの積層膜等を含んでいても良い。
［接続部ｃｐ１］
接続部ｃｐ１は、ローカルビット線ＬＢＬに対応してＸ方向及びＹ方向に配列され、ローカルビット線ＬＢＬに接続される。
尚、接続部ｃｐ１は、例えば、ワード線ＷＬ及びローカルビット線ＬＢＬに適用可能な材料等を含んでいても良い。また、これら接続部ｃｐ１の間には、ＳｉＯ２等の図示しない絶縁層が設けられても良い。
［トランジスタアレイＴＡａ１］
トランジスタアレイＴＡａ１は、複数のトランジスタＴＦＴ１と、複数の選択ゲート線ＳＧ１と、を備える。
トランジスタＴＦＴ１は、ローカルビット線ＬＢＬに対応してＸ方向及びＹ方向に配列され、接続部ｃｐ１を介してローカルビット線ＬＢＬに接続される。トランジスタＴＦＴ１は、半導体部１１０と、半導体部１１０及び選択ゲート線ＳＧ１の間に設けられたＳｉＯ２等のゲート絶縁膜ＧＩ１と、選択ゲート線ＳＧ１の一部と、を備える。半導体部１１０は、例えば、多結晶シリコン（Ｓｉ）等を含む。また、半導体部１１０は、接続部ｃｐ１に接続されたｎ型不純物領域１１１と、その上方に設けられたｐ型不純物領域１１２と、その上方に設けられたｎ型不純物領域１１３と、を備える。
選択ゲート線ＳＧ１は、トランジスタＴＦＴ１に対応してＹ方向に配列され、Ｘ方向に延伸する。選択ゲート線ＳＧ１は、Ｘ方向に配列された複数のトランジスタＴＦＴ１のｐ型不純物領域１１２に対向する。選択ゲート線ＳＧ１は、トランジスタＴＦＴ１のゲート電極として機能する。選択ゲート線ＳＧ１の形状等は、適宜調整可能である。例えば、選択ゲート線ＳＧ１は、複数の半導体部１１０の外周面にそれぞれ対抗する複数の貫通孔を有するものであっても良い。また、選択ゲート線ＳＧ１は、半導体部１１０のＹ方向の一方側及び他方側の側面にそれぞれ対向する２つの配線部材を含むものであっても良い。
尚、選択ゲート線ＳＧ１は、例えば、ワード線ＷＬ及びローカルビット線ＬＢＬに適用可能な材料等を含んでいても良い。また、これら構成の間には、ＳｉＯ２等の図示しない絶縁層が設けられても良い。
［グローバルビット線ＧＢＬ］
グローバルビット線ＧＢＬは、トランジスタＴＦＴ１に対応してＸ方向に配列され、Ｙ方向に延伸する。グローバルビット線ＧＢＬは、Ｙ方向に並ぶ複数のトランジスタＴＦＴ１に共通に接続される。
尚、グローバルビット線ＧＢＬは、例えば、ワード線ＷＬ及びローカルビット線ＬＢＬに適用可能な材料等を含んでいても良い。また、これら配線の間には、ＳｉＯ２等の図示しない絶縁層が設けられても良い。
［フックアップＨＵａ］
図４に例示する様に、フックアップＨＵａは、Ｚ方向に積層された複数の配線ＣＭＢと、Ｚ方向に延伸しこれら複数の配線ＣＭＢに接続された複数のコンタクトＣＣと、を備える。
複数の配線ＣＭＢは、それぞれ、Ｚ方向に積層された複数のワード線ＷＬと同一の配線層に設けられている。配線ＣＭＢは、例えば図６に例示する様に、Ｙ方向に並ぶ複数のワード線ＷＬに接続され、複数のワード線ＷＬと共に櫛状の配線を構成する。Ｘ方向の一方側（例えば、図６の右側）に配置された配線ＣＭＢに接続されたワード線ＷＬと、Ｘ方向の他方側（例えば、図６の左側）に配置された配線ＣＭＢに接続されたワード線ＷＬと、の間には、Ｘ方向に並ぶ複数のローカルビット線ＬＢＬが設けられる。
コンタクトＣＣは、Ｚ方向に積層された複数の配線ＣＭＢに対応して複数設けられる。これら複数のコンタクトＣＣの下端の高さは、お互いに異なる。コンタクトＣＣのＸ方向及びＹ方向における幅は、ローカルビット線ＬＢＬのＸ方向及びＹ方向における幅より大きい。コンタクトＣＣの配置等は、適宜変更可能である。図６の例では、１つのメモリセルアレイＭＡａに対応する複数のコンタクトＣＣが、２列にわたって配列されている。即ち、Ｘ方向に並ぶ複数のコンタクトＣＣによってコンタクトＣＣの列が形成され、この列がＹ方向に２つ並んでいる。ただし、コンタクトＣＣは、Ｘ方向に一列に配列されても良いし、３列以上にわたって配列されても良いし、それ以外の態様で配列されても良い。
尚、配線ＣＭＢは、例えば、ワード線ＷＬに含まれる材料等を含む。コンタクトＣＣは、例えば、ワード線ＷＬ及びローカルビット線ＬＢＬに適用可能な材料等を含んでいても良い。また、これら配線の間には、ＳｉＯ２等の図示しない絶縁層が設けられても良い。
［接続部ｃｐ２］
接続部ｃｐ２は、コンタクトＣＣに対応してＸ方向及びＹ方向に配列され、コンタクトＣＣに接続される。接続部ｃｐ２は、例えば、ＸＹ断面において略矩形状に形成されていても良い。また、接続部ｃｐ２のＸ方向及びＹ方向における幅は、コンタクトＣＣのＸ方向及びＹ方向における幅と同程度であっても良いし、より大きくても良い。
尚、接続部ｃｐ２は、例えば、接続部ｃｐ１に含まれる材料等を含む。また、これら接続部ｃｐ２の間には、ＳｉＯ２等の図示しない絶縁層が設けられても良い。
［トランジスタアレイＴＡａ２］
トランジスタアレイＴＡａ２は、例えば図７に例示する様に、複数のトランジスタＴＦＴ２と、複数の選択ゲート線ＳＧ２と、を備える。
トランジスタＴＦＴ２は、１つのコンタクトＣＣに対応してＸ方向及びＹ方向に複数配列され、接続部ｃｐ２を介してコンタクトＣＣに並列に接続される。トランジスタＴＦＴ２は、例えば図４に例示する様に、半導体部１２０と、半導体部１２０及び選択ゲート線ＳＧ２の間に設けられたＳｉＯ２等のゲート絶縁膜ＧＩ２と、選択ゲート線ＳＧ２の一部と、を備える。半導体部１２０は、例えば、多結晶シリコン（Ｓｉ）等を含む。また、半導体部１２０は、接続部ｃｐ２に接続されたｎ型不純物領域１２１と、その上方に設けられたｐ型不純物領域１２２と、その上方に設けられたｎ型不純物領域１２３と、を備える。
選択ゲート線ＳＧ２は、例えば図７に例示する様に、コンタクトＣＣに対応してＸ方向に配列され、Ｙ方向に延伸する。選択ゲート線ＳＧ２は、半導体部１２０のｐ型不純物領域１２２に対向する。また、選択ゲート線ＳＧ２は、例えば図９に例示する様に、Ｘ方向及びＹ方向に配列された複数の半導体部１２０の側面に対向する。これにより、選択ゲート線ＳＧ２は、複数のトランジスタＴＦＴ２の共通のゲート電極として機能する。選択ゲート線ＳＧ２の形状等は、適宜調整可能である。選択ゲート線ＳＧ２は、例えば図９に例示する様に、複数の半導体部１２０の外周面にそれぞれ対抗する複数の貫通孔を有するものであっても良い。また、選択ゲート線ＳＧ２は、例えば図１０に例示する様に、半導体部１２０のＸ方向の一方側及び他方側の側面にそれぞれ対向する複数の配線部材ｓｇ２を含むものであっても良い。
尚、図７の例において、選択ゲート線ＳＧ２は、Ｙ方向に並ぶ複数のコンタクトＣＣに対応して２つ設けられる。また、Ｚ方向から見て、１つのコンタクトＣＣに対応する接続部ｃｐ２及び選択ゲート線ＳＧ２が重なる領域には、複数の半導体部１２０がＸ方向及びＹ方向に配列される。この領域における半導体部１２０のＸ方向及びＹ方向における配列周期は、例えば、メモリセルアレイ領域ＭＡＲに設けられた複数の半導体部１１０のＸ方向における配列周期と同程度であっても良い。
また、選択ゲート線ＳＧ２は、例えば、選択ゲート線ＳＧ１に含まれる材料等を含む。また、これら配線の間には、ＳｉＯ２等の図示しない絶縁層が設けられても良い。
［配線Ｌ１］
配線Ｌ１は、例えば図８に例示する様に、Ｙ方向に配列されＸ方向に延伸する複数の配線ｌ１を備える。配線ｌ１は、例えば、Ｙ方向に配列された複数の半導体部１２０に対応して複数設けられ、Ｘ方向に配列された複数の半導体部１２０に接続される。また、１つのメモリセルアレイＭＡａに対応する複数の配線ｌ１は共通に接続され、図２を参照して説明した配線Ｌ１を構成する。
尚、配線Ｌ１は、例えば、グローバルビット線ＧＢＬに含まれる材料等を含む。また、これら配線の間には、ＳｉＯ２等の図示しない絶縁層が設けられても良い。
［効果］
本実施形態においては、トランジスタアレイＴＡａ２を構成する複数のトランジスタＴＦＴ２が、コンタクトＣＣ直上の領域に設けられている。この様な構成によれば、トランジスタアレイＴＡａ２を基板Ｓの表面に設ける必要が無い。従って、回路面積の縮小を図ることが可能である。
また、本実施形態においては、ローカルビット線ＬＢＬをグローバルビット線ＧＢＬに選択的に導通させるトランジスタＴＦＴ１と、ワード線ＷＬを配線Ｌ１に選択的に導通させるトランジスタＴＦＴ２と、が同一のトランジスタ層ＴＬａに含まれている。この様な構成によれば、トランジスタＴＦＴ１及びトランジスタＴＦＴ２を一括して製造可能であり、製造コストの抑制を図ることが可能である。
ここで、この様なトランジスタＴＦＴ１，ＴＦＴ２は、基板Ｓ上に設けられるトランジスタと比較して、耐圧が小さい場合がある。例えば、所謂フラッシュメモリでは、書込動作又は消去動作に際して２５Ｖ程度の電圧が供給される場合があり、トランジスタＴＦＴ１，ＴＦＴ２による制御は難しい場合がある。そこで、本実施形態においては、メモリセルＭＣとして金属酸化膜等を含む抵抗変化膜ＶＲを用いる。この様な構成では、セット動作及びリセット動作を５Ｖ程度の電圧によって実現可能な場合があり、トランジスタＴＦＴ１，ＴＦＴ２による制御を比較的容易に実現可能である。
また、本実施形態においては、１つのコンタクトＣＣ及び１つの配線Ｌ１の間に、複数の半導体部１２０が並列に接続されており、これら複数の半導体部１２０がそれぞれトランジスタＴＦＴ２のチャネル領域として機能する。この様な構成によれば、ワード線ＷＬに供給される電流を大きくして、半導体記憶装置の高速化を図ることが可能である。
また、本実施形態においては、コンタクトＣＣが略矩形状の接続部ｃｐ２に接続され、この接続部ｃｐ２の上面に複数の半導体部１２０が設けられている。この様な構成によれば、半導体部１２０の配置を好適に調整可能である。
［第２実施形態］
［回路構成］
次に、図１１及び図１２を参照して、第２実施形態に係る半導体記憶装置の回路構成について説明する。図１１及び図１２は、第２実施形態に係る半導体記憶装置の模式的な回路図である。
本実施形態に係る半導体記憶装置は、例えば図１１に示す様に、データを記憶するメモリセルアレイＭＡｂと、メモリセルアレイＭＡｂに接続されたトランジスタアレイＴＡｂ１，ＴＡｂ２と、トランジスタアレイＴＡｂ２に接続されたトランジスタアレイＴＡｂ３と、これらを制御する周辺回路ＰＣｂと、を備える。
図１１には、複数の回路要素ｍｂを図示している。これら複数の回路要素ｍｂは、それぞれ、メモリセルアレイＭＡｂの一部の構成と、トランジスタアレイＴＡｂ１の一部の構成と、グローバルビット線ＧＢＬと、を含む。
回路要素ｍｂは、基本的には図１を参照して説明した回路要素ｍａと同様に構成される。ただし、本実施形態に係る半導体記憶装置は、配線ＣＭＢを備えていない。
トランジスタアレイＴＡｂ２は、例えば図１２に例示する様に、選択ゲート線ＳＧ１に対応して設けられた複数の回路要素ｔｂ２を備える。回路要素ｔｂ２は、複数のワード線ＷＬにそれぞれ接続された複数のトランジスタＴＦＴ２と、これら複数のトランジスタＴＦＴ２に対応して設けられた複数の選択ゲート線ＳＧ２と、を備える。複数の選択ゲート線ＳＧ２は、それぞれ、全ての回路要素ｔｂ２に接続される。
トランジスタアレイＴＡｂ３は、選択ゲート線ＳＧ２に対応して設けられた複数の回路要素ｔｂ３を備える。回路要素ｔｂ３は、複数のトランジスタＴＦＴ２にそれぞれ接続された複数のトランジスタＴＦＴ３と、これら複数のトランジスタＴＦＴ３に対応して設けられた複数の選択ゲート線ＳＧ３と、を備える。トランジスタＴＦＴ３は、電界効果型のトランジスタである。複数の選択ゲート線ＳＧ３は、それぞれ、全ての回路要素ｔｂ３に接続される。また、図示の例において複数のトランジスタＴＦＴ３のソース電極は配線Ｌ２に共通に接続される。
また、周辺回路ＰＣｂは、層選択回路１０３（図１２）と、ビット線選択回路１０４（図１１）と、フィンガー選択回路１０５´（図１１）と、フィンガー選択回路１０５´´（図１２）と、を備える。
フィンガー選択回路１０５´は、図１１に示す様に、選択ゲート線ＳＧ１に接続される。フィンガー選択回路１０５´は、図１を参照して説明したフィンガー選択回路１０５と同様に構成されている。
フィンガー選択回路１０５´´は、図１２に示す様に、選択ゲート線ＳＧ３に接続される。フィンガー選択回路１０５´´は、アドレスデータに従って複数の選択ゲート線ＳＧ３から１の選択ゲート線ＳＧ３を選択し、選択された選択ゲート線ＳＧ３を所定の電圧供給線と導通させる。
また、周辺回路ＰＣｂは、電圧調整回路、センスアンプ回路、及び、これらを制御するシーケンサ等を備える。図１２に例示する様に、電圧調整回路１０６は、配線Ｌ２に接続されている。
［構成例］
次に、図１３を参照して、本実施形態に係る半導体記憶装置の構成例について説明する。図１３は、本実施形態に係る半導体記憶装置の構成例を示す模式的な図である。
尚、以下の説明においては、メモリセルアレイＭＡｂが設けられる領域を、メモリセルアレイ領域ＭＡＲと呼ぶ場合がある。また、メモリセルアレイ領域ＭＡＲの外側の領域を、周辺領域ＰＲと呼ぶ場合がある。
図１３に示す様に、本実施形態に係る半導体記憶装置は、基板Ｓの上方に設けられた配線層ＬＬｂ１と、その上方に設けられたトランジスタ層ＴＬｂ１と、その上方に設けられたメモリ層ＭＬｂと、その上方に設けられた接続層ＣＬｂと、その上方に設けられたトランジスタ層ＴＬｂ２と、その上方に設けられたトランジスタ層ＴＬｂ３と、その上方に設けられた配線層ＬＬｂ２と、を備える。
配線層ＬＬｂ１は、メモリセルアレイ領域ＭＡＲに設けられたグローバルビット線ＧＢＬを備える。
トランジスタ層ＴＬｂ１は、メモリセルアレイ領域ＭＡＲに設けられたトランジスタアレイＴＡｂ１を備える。
メモリ層ＭＬｂは、メモリセルアレイ領域ＭＡＲに設けられたメモリセルアレイＭＡｂと、周辺領域ＰＲに設けられたフックアップＨＵｂと、を備える。
接続層ＣＬｂは、フックアップＨＵｂ及びトランジスタアレイＴＡｂ２を接続する複数の接続部ｃｐ２を備える。
トランジスタ層ＴＬｂ２は、周辺領域ＰＲに設けられたトランジスタアレイＴＡｂ２を備える。
トランジスタ層ＴＬｂ３は、周辺領域ＰＲに設けられたトランジスタアレイＴＡｂ３を備える。
配線層ＬＬｂ２は、周辺領域ＰＲに設けられた配線Ｌ２を備える。
［トランジスタアレイＴＡｂ１］
図１４は、本実施形態に係る半導体記憶装置の一部を示す模式的な斜視図である。
図１４に示す様に、本実施形態に係るトランジスタアレイＴＡｂ１は、図５を参照して説明したトランジスタアレイＴＡａ１と比較して、上下逆の構成を有している。トランジスタアレイＴＡｂ１は、それ以外の点において、トランジスタアレイＴＡａ１と同様に構成されている。
［メモリセルアレイＭＡｂ］
図１４に示す様に、本実施形態に係るメモリセルアレイＭＡｂは、図５を参照して説明したメモリセルアレイＭＡａと異なり、配線ＣＭＢを備えていない。本実施形態に係るメモリセルアレイＭＡｂは、それ以外の点において、メモリセルアレイＭＡａと同様に構成されている。
［フックアップＨＵｂ］
図１３に例示する様に、フックアップＨＵｂは、Ｚ方向に積層された複数のワード線ＷＬの端部と、Ｚ方向に延伸しこれら複数のワード線ＷＬの端部に接続された複数のコンタクトＣＣと、を備える。
図１５に例示する様に、本実施形態に係るワード線ＷＬは、それぞれ電気的に独立な構成として形成されている。図１５の例において、ワード線ＷＬの一方の端部のＹ方向の幅は、他の部分のＹ方向の幅よりも大きく形成されている。
コンタクトＣＣは、Ｚ方向に積層された複数のワード線ＷＬに対応して複数設けられる。コンタクトＣＣの配置等は、本実施形態においても適宜変更可能である。図１５の例では、Ｚ方向に積層された複数のワード線ＷＬに対応して、複数のコンタクトＣＣがＸ方向に一列に配列される。
［トランジスタアレイＴＡｂ２］
トランジスタアレイＴＡｂ２は、例えば図１６に例示する様に、複数のトランジスタＴＦＴ２と、複数の選択ゲート線ＳＧ２と、を備える。トランジスタＴＦＴ２及び選択ゲート線ＳＧ２は、それぞれ、図４等を参照して説明したトランジスタＴＦＴ２及び選択ゲート線ＳＧ２とほぼ同様に構成される。
尚、本実施形態に係る選択ゲート線ＳＧ２は、例えば図１６に例示する様に、Ｙ方向に並ぶ複数のコンタクトＣＣに対応して１つ設けられる。また、Ｚ方向から見て、１つのコンタクトＣＣに対応する接続部ｃｐ２及び選択ゲート線ＳＧ２が重なる領域には、複数の半導体部１２０がＸ方向及びＹ方向に配列される。この領域における半導体部１２０のＸ方向及びＹ方向における配列周期は、例えば、メモリセルアレイ領域ＭＡＲに設けられた複数の半導体部１１０のＸ方向における配列周期と同程度であっても良い。
［トランジスタアレイＴＡｂ３］
トランジスタアレイＴＡｂ３は、例えば図１７に例示する様に、複数のトランジスタＴＦＴ３と、複数の選択ゲート線ＳＧ３と、を備える。
トランジスタＴＦＴ３は、トランジスタＴＦＴ２に対応してＸ方向及びＹ方向に複数配列され、トランジスタＴＦＴ２にそれぞれ接続される。トランジスタＴＦＴ３は、例えば図１３に例示する様に、半導体部１３０と、半導体部１３０及び選択ゲート線ＳＧ３の間に設けられたＳｉＯ２等のゲート絶縁膜ＧＩ３と、選択ゲート線ＳＧ３の一部と、を備える。半導体部１３０は、例えば、多結晶シリコン（Ｓｉ）等を含む。また、半導体部１３０は、ｎ型不純物領域１３１と、その上方に設けられたｐ型不純物領域１３２と、その上方に設けられたｎ型不純物領域１３３と、を備える。
尚、本実施形態においては、半導体部１３０のｎ型不純物領域１３１が半導体部１２０のｎ型不純物領域１２３に接続されている。しかしながら、例えば半導体部１３０のｎ型不純物領域１３１及び半導体部１２０のｎ型不純物領域１２３を省略して、半導体部１３０のｐ型不純物領域１３２が半導体部１２０のｐ型不純物領域１２２に接続されていても良い。また、半導体部１３０のｎ型不純物領域１３１及び半導体部１２０のｎ型不純物領域１２３の間に電極等を設けても良い。
選択ゲート線ＳＧ３は、例えば図１７に例示する様に、ワード線ＷＬに対応してＹ方向に複数配列され、Ｘ方向に延伸する。選択ゲート線ＳＧ３は、半導体部１３０のｐ型不純物領域１３２に対向する。また、選択ゲート線ＳＧ３は、Ｘ方向及びＹ方向に配列された複数の半導体部１２０の側面に対向する。これにより、選択ゲート線ＳＧ３は、複数のトランジスタＴＦＴ３の共通のゲート電極として機能する。選択ゲート線ＳＧ３の形状等は、適宜調整可能である。選択ゲート線ＳＧ３は、複数の半導体部１３０の外周面にそれぞれ対抗する複数の貫通孔を有するものであっても良い。また、選択ゲート線ＳＧ３は、半導体部１３０のＹ方向の一方側及び他方側の側面にそれぞれ対向する複数の配線部材を含むものであっても良い。
［配線Ｌ２］
配線Ｌ２は、例えば図１８に例示する様に、Ｙ方向に配列されＸ方向に延伸する複数の配線ｌ２を備える。配線ｌ２は、例えば、Ｙ方向に配列された複数の半導体部１３０に対応して複数設けられ、Ｘ方向に配列された複数の半導体部１３０に接続される。また、Ｙ方向に配列された複数の配線ｌ２は共通に接続され、図１２を参照して説明した配線Ｌ２を構成する。
［効果］
図６等を参照して説明した様に、第１実施形態では、Ｙ方向に並ぶ複数のワード線ＷＬが共通の配線ＣＭＢに接続されていた。この様な構成においては、意図しないワード線ＷＬに比較的大きい電圧（又は小さい電圧）が供給されてしまい、リーク電流が大きくなってしまう場合がある。これにより、消費電力の増大につながってしまう場合がある。
そこで、本実施形態においては、図１５等を参照して説明した様に、Ｙ方向に並ぶ複数のワード線ＷＬそれぞれを電気的に独立した構造としている。これにより、リーク電流を抑制可能である。しかしながら、この様な構造においては、ワード線ＷＬの選択等に必要なコンタクト、配線、トランジスタ等に要する面積が大きくなってしまう場合がある。
そこで、本実施形態においては、図１３等を参照して説明した様に、フックアップＨＵｂの直上に２つのトランジスタアレイＴＡｂ２，ＴＡｂ３を設け、これによって所望のワード線ＷＬに選択的に電圧を供給可能としている。この様な構成によれば、回路面積の大幅な縮小を図ることが可能である。
［第３実施形態］
次に、図１９を参照して、第３実施形態に係る半導体記憶装置について説明する。図１９は、第３実施形態に係る半導体記憶装置の構成例を示す模式的な図である。
尚、以下の説明においては、メモリセルアレイＭＡｃが設けられる領域を、メモリセルアレイ領域ＭＡＲと呼ぶ場合がある。また、メモリセルアレイ領域ＭＡＲの外側の領域を、周辺領域ＰＲと呼ぶ場合がある。
本実施形態に係る半導体記憶装置は、基板Ｓの上方に設けられたメモリ層ＭＬｃと、その上方に設けられた接続層ＣＬｃと、その上方に設けられたトランジスタ層ＴＬｃ１と、その上方に設けられたトランジスタ層ＴＬｃ２と、その上方に設けられた配線層ＬＬｃと、を備える。
メモリ層ＭＬｃは、メモリセルアレイ領域ＭＡＲに設けられたメモリセルアレイＭＡｃと、周辺領域ＰＲに設けられたフックアップＨＵｃと、を備える。メモリセルアレイＭＡｃ及びフックアップＨＵｃは、それぞれ、図１３〜図１５を参照して説明したメモリセルアレイＭＡｂ及びフックアップＨＵｂと同様に構成される。
接続層ＣＬｃは、メモリセルアレイＭＡｃ及びトランジスタアレイＴＡｃ１を接続する複数の接続部ｃｐ１と、フックアップＨＵｃ及びトランジスタアレイＴＡｃ２を接続する複数の接続部ｃｐ２を備える。接続部ｃｐ１は、第１実施形態に係る接続部ｃｐ１と同様に構成される。接続部ｃｐ２は、第２実施形態に係る接続部ｃｐ２と同様に構成される。
トランジスタ層ＴＬｃ１は、メモリセルアレイ領域ＭＡＲに設けられたトランジスタアレイＴＡｃ１と、周辺領域ＰＲに設けられたトランジスタアレイＴＡｃ２と、を備える。図２０に例示する様に、トランジスタアレイＴＡｃ１及びトランジスタアレイＴＡｃ２は、図５、図７等を参照して説明したトランジスタアレイＴＡａ１及びトランジスタアレイＴＡａ２と同様に構成される。
トランジスタ層ＴＬｃ２は、例えば図１９に示す様に、メモリセルアレイ領域ＭＡＲに設けられたトランジスタアレイＴＡｃ１´と、周辺領域ＰＲに設けられたトランジスタアレイＴＡｃ３と、を備える。トランジスタアレイＴＡｃ１´は、図２１に例示する様に、図５、図７等を参照して説明したトランジスタアレイＴＡａ１と同様に構成される。また、トランジスタアレイＴＡｃ３は、図１７等を参照して説明したトランジスタアレイＴＡｂ３と同様に構成される。
配線層ＬＬｃは、例えば図１９に示す様に、メモリセルアレイ領域ＭＡＲに設けられたグローバルビット線ＧＢＬと、周辺領域ＰＲに設けられた配線Ｌ３と、を備える。グローバルビット線ＧＢＬは、図２２に例示する様に、図５、図８等を参照して説明したグローバルビット線ＧＢＬと同様に構成される。また、配線Ｌ３は、図１８等を参照して説明した配線Ｌ２と同様に構成される。
［効果］
この様な構成によれば、第１実施形態及び第２実施形態と同様の効果を奏することが可能である。
［その他の実施形態］
以上、第１〜第３の実施形態に係る半導体記憶装置について説明した。しかしながら、以上の構成はあくまでも例示であり、具体的な構成は適宜変更可能である。
例えば、どのトランジスタアレイ及びどの配線を用いてどのような選択を行うかは、適宜調整可能である。
例えば、第１実施形態に係る半導体記憶装置は、フックアップＨＵａの直上に設けられたトランジスタアレイＴＡａ２によってＺ方向に積層された複数のワード線ＷＬから一のワード線ＷＬを選択し（図４、図７参照）、トランジスタアレイＴＡａ２の直上に設けられた配線Ｌ１によってＹ方向に配列された複数のメモリセルアレイＭＡａから一つのメモリセルアレイＭＡａを選択する（図４、図８参照）ことが可能である。
しかしながら、例えば第１実施形態において、トランジスタアレイＴＡａ２によってメモリセルアレイＭＡａ２を選択し、配線Ｌ１によってＺ方向に積層された複数のワード線ＷＬから一のワード線ＷＬを選択しても良い。
また、例えば第２実施形態に係る半導体記憶装置は、トランジスタ層ＴＬｂ２に含まれるトランジスタアレイＴＡｂ２によってＺ方向に積層された複数のワード線ＷＬから一のワード線ＷＬを選択し（図１３、図１６参照）、トランジスタ層ＴＬｂ３に含まれるトランジスタアレイＴＡｂ３によってＹ方向に配列された複数のワード線ＷＬから一のワード線ＷＬを選択する（図１３、図１７参照）ことが可能である。
ここで、第２実施形態においては、トランジスタアレイＴＡｂ２を含むトランジスタ層ＴＬｂ２が、トランジスタアレイＴＡｂ３を含むトランジスタ層ＴＬｂ３の下方に位置している。しかしながら、トランジスタアレイＴＡｂ２を含むトランジスタ層ＴＬｂ２は、トランジスタアレイＴＡｂ３を含むトランジスタ層ＴＬｂ３の上方に位置していても良い。また、配線Ｌ２（図１８）をいくつかの配線に分割し、ワード線ＷＬの選択に用いても良い。
また、例えば第３実施形態に係る半導体記憶装置は、トランジスタ層ＴＬｃ１に含まれるトランジスタアレイＴＡｃ２によってＺ方向に積層された複数のワード線ＷＬから一のワード線ＷＬを選択し（図１９、図２０参照）、トランジスタ層ＴＬｃ２に含まれるトランジスタアレイＴＡｃ３によってＹ方向に配列された複数のワード線ＷＬから一のワード線ＷＬを選択する（図１９、図２１参照）ことが可能である。
ここで、第３実施形態においては、トランジスタアレイＴＡｃ２を含むトランジスタ層ＴＬｃ１が、トランジスタアレイＴＡｃ３を含むトランジスタ層ＴＬｃ２の下方に位置している。しかしながら、トランジスタアレイＴＡｃ２を含むトランジスタ層ＴＬｃ１は、トランジスタアレイＴＡｃ３を含むトランジスタ層ＴＬｃ２の上方に位置していても良い。また、配線Ｌ３（図２２）をいくつかの配線に分割し、ワード線ＷＬの選択に用いても良い。
また、各構成の具体的な形状等も、適宜調整可能である。例えば、図７の例においては、選択ゲート線ＳＧ２がＹ方向に配列された複数のコンタクトＣＣに対応して２つ設けられる。また、Ｚ方向から見て、１つのコンタクトＣＣに対応する接続部ｃｐ２及び選択ゲート線ＳＧ２が重なる領域には、複数の半導体部１２０がＸ方向及びＹ方向に配列される。この様な場合には、例えば図２３に例示する様に、選択ゲート線ＳＧ２の形状を調整することも可能である。即ち、選択ゲート線ＳＧ２のうち、ＴＦＴ２が設けられる部分のＸ方向における幅を、ＴＦＴ２が設けられない部分のＸ方向の幅よりも大きくすることが考えられる。これにより、配線抵抗の抑制及びコンタクトＣＣ−配線Ｌ１間に流れる電流の増大を行うことが考えられる。
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
Ｓ…基板、ＷＬ…ワード線、ＬＢＬ…ローカルビット線、ＭＣ…メモリセル、ＣＣ…コンタクト、ＴＦＴ１，ＴＦＴ２…トランジスタ、ＧＢＬ…グローバルビット線、Ｌ１…配線。

Claims (5)

  1. 基板と、
    前記基板の表面と交差する第１方向に延伸する第１配線と、
    前記第１方向と交差する第２方向に延伸する第２配線と、
    前記第１配線及び前記第２配線の間に設けられた抵抗変化膜と、
    前記第１方向及び前記第２方向と交差する第３方向に延伸し、前記第１配線よりも前記基板から遠い第３配線と、
    前記第１方向に延伸し、前記第１配線及び前記第３配線に接続された第１半導体部と、
    前記第１半導体部に対向する第１ゲート電極と、
    前記第１半導体部及び前記第１ゲート電極の間に設けられた第１ゲート絶縁膜と、
    前記第１方向に延伸し、前記第２配線に接続されたコンタクトと、
    前記コンタクトよりも前記基板から遠い第４配線と、
    前記第１方向に延伸し、前記コンタクト及び前記第４配線に接続された第２半導体部と、
    前記第２半導体部に対向する第２ゲート電極と、
    前記第２半導体部及び前記第２ゲート電極の間に設けられた第２ゲート絶縁膜と
    を備え、
    前記第１半導体部、前記第１ゲート電極、前記第１ゲート絶縁膜、前記第２半導体部、前記第２ゲート電極及び前記第２ゲート絶縁膜は、同一のトランジスタ層に含まれる
    半導体記憶装置。
  2. 前記第１ゲート電極は前記第２方向に延伸し、
    前記第２ゲート電極は前記第３方向に延伸し、
    前記第４配線は前記第２方向に延伸する
    請求項１記載の半導体記憶装置。
  3. 基板と、
    前記基板の表面と交差する第１方向に延伸する第１配線と、
    前記第１方向と交差する第２方向に延伸する第２配線と、
    前記第１配線及び前記第２配線の間に設けられた抵抗変化膜と、
    前記第１方向及び前記第２方向と交差する第３方向に延伸し、前記第１方向において前記第１配線と離間する第３配線と、
    前記第１方向に延伸し、前記第１配線及び前記第３配線に接続された第１半導体部と、
    前記第１半導体部に対向する第１ゲート電極と、
    前記第１半導体部及び前記第１ゲート電極の間に設けられた第１ゲート絶縁膜と、
    前記第１方向に延伸し、前記第２配線に接続されたコンタクトと、
    前記第１方向において前記コンタクトと離間する第４配線と、
    前記第１方向に延伸し、前記コンタクト及び前記第４配線の間に直列に接続された第２半導体部及び第３半導体部と、
    前記第２半導体部に対向する第２ゲート電極と、
    前記第２半導体部及び前記第２ゲート電極の間に設けられた第２ゲート絶縁膜と、
    前記第３半導体部に対向する第３ゲート電極と、
    前記第３半導体部及び前記第３ゲート電極の間に設けられた第３ゲート絶縁膜と
    を備え、
    前記第２ゲート電極は、前記第２方向及び前記第３方向の一方に延伸し、
    前記第３ゲート電極は、前記第２方向及び前記第３方向の他方に延伸する
    半導体記憶装置。
  4. 前記第１方向に延伸し、前記第３配線及び前記第１半導体部に接続された第４半導体部と、
    前記第４半導体部に対向する第４ゲート電極と、
    前記第４半導体部及び前記第４ゲート電極の間に設けられた第４ゲート絶縁膜と
    を備え、
    前記第１半導体部、前記第１ゲート電極、前記第１ゲート絶縁膜、前記第２半導体部、前記第２ゲート電極及び前記第２ゲート絶縁膜は、第１トランジスタ層に含まれ、
    前記第３半導体部、前記第３ゲート電極、前記第３ゲート絶縁膜、前記第４半導体部、前記第４ゲート電極及び前記第４ゲート絶縁膜は、前記第１方向における位置が前記第１トランジスタ層と異なる第２トランジスタ層に含まれる
    請求項３記載の半導体記憶装置。
  5. 前記コンタクト及び前記第４配線の間に並列に接続された複数の前記第２半導体部を備え、
    前記第２ゲート電極は、前記複数の第２半導体部に対向する
    請求項１〜４のいずれか１項記載の半導体記憶装置。
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US20200227429A1 (en) * 2020-03-26 2020-07-16 Intel Corporation Vertical string driver with extended gate junction structure
EP4002471A1 (en) * 2020-11-12 2022-05-25 Commissariat à l'Energie Atomique et aux Energies Alternatives Hybrid resistive memory

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5100080B2 (ja) 2006-10-17 2012-12-19 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP5016928B2 (ja) 2007-01-10 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
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JP6437351B2 (ja) 2015-03-13 2018-12-12 東芝メモリ株式会社 半導体記憶装置及び半導体装置の製造方法
US9721961B2 (en) * 2015-05-29 2017-08-01 Kabushiki Kaisha Toshiba Semiconductor memory device
JP6545587B2 (ja) 2015-09-15 2019-07-17 東芝メモリ株式会社 半導体装置
US9595535B1 (en) 2016-02-18 2017-03-14 Sandisk Technologies Llc Integration of word line switches with word line contact via structures
JP6524006B2 (ja) 2016-03-18 2019-06-05 東芝メモリ株式会社 半導体記憶装置
US10096652B2 (en) * 2016-09-12 2018-10-09 Toshiba Memory Corporation Semiconductor memory device

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