JP6524006B2 - 半導体記憶装置 - Google Patents
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Description
先ず、第1の実施の形態に係る半導体記憶装置の全体構成について説明する。図1は、第1の実施の形態に係る半導体記憶装置のブロック図の一例である。図1に示すように、半導体記憶装置は、メモリセルアレイ11、行デコーダ12、列デコーダ13、上位ブロック14、及び電源15、及び制御回路16を有する。
上記のように、本実施の形態におけるメモリセルアレイ11は、コンタクト部45Pa〜xを貫通するように、コンタクトプラグ46a〜xを設けている。そのため、図6Aに示すように、コンタクトプラグ46a〜xは、いずれも、上方から配線層36へ接続される間で、それぞれが接続されるべき突出部45a〜x以外の突出部45a〜xとは接触しない。従って、配線層36が、導電層a〜xより下方に配置される構造においても、コンタクトプラグ46a〜xが、複数の突出部45a〜xと接続されることが防止され、導電層42a〜x間のショートを抑制できる。
第2の実施の形態に係る半導体記憶装置について、図9を用いて説明する。第2の実施の形態に係る半導体記憶装置においては、メモリセルアレイ11の構成については上記の実施の形態と同一である。従って、各構成については上記の実施の形態と同じ符号を付し、説明を省略する。後述の変形例についても同様である。
変形例に係る半導体記憶装置について、図10及び図11を参照して説明する。
第1の変形例に係る半導体記憶装置は、図10に示すように、一組のメモリセルアレイ11及び11’が、その突出部45a〜x及び45’a〜xが対向するように、X方向に沿って並設される。
第2の変形例に係る半導体記憶装置は、図11に示すように、各突出部45のX方向の長さLXa〜xが異なる点は第1の実施の形態と同様である。しかし、第2の変形例においては、各突出部45a〜xのY方向の長さLYa’〜LYx’が、それぞれ実質的に略同一である点が上記の実施の形態と異なっている。
15…電源 16…制御回路 20…基板 30…選択トランジスタ層 31…導電層
32…層間絶縁層 33…導電層 34a、34c…N+型半導体層 34b…P+型半導体層 35…ゲート絶縁層 36…配線層 37… 導電層 40…メモリ層 41…層間絶縁層 42…導電層 43…柱状導電層 44…可変抵抗層 45…突出部 46…コンタクトプラグ 47…基部 48…枝部
Claims (12)
- 複数のメモリセルを有するメモリセルアレイを有し、
前記メモリセルアレイは、
第1方向に延在する第1導電層と、
前記第1導電層の前記第1方向と交差する第2方向の側面と対向し、前記第1方向に積層され、前記第1方向及び前記第2方向と交差する第3方向の端部に設けられる突出部を備える複数の第2導電層と、
前記第1導電層と前記第2導電層との交差部に設けられる可変抵抗膜と、
前記第1導電層の前記第1方向の一端側に設けられ、前記第2方向に延伸する第3導電層と、
前記第1導電層の前記第1方向の一端及び前記第3導電層の間に設けられ、前記第1導電層の一端及び前記第3導電層に接続される第1半導体層と、
前記第1半導体層の前記第2方向の側面と対向する第4導電層と、
前記第1方向に延在するコンタクトプラグであって、前記複数の突出部のコンタクト部と接続され、前記第2方向における位置及び前記第3方向における位置がお互いに異なる複数のコンタクトプラグと、
前記複数のコンタクトプラグの前記第1方向の一端側に設けられる第5導電層と、
前記複数のコンタクトプラグの前記第1方向の一端及び前記第5導電層の間に設けられ、前記複数のコンタクトプラグの一端及び前記第5導電層に接続される複数の第2半導体層と、
前記第3方向に配列され、前記第2方向に延伸し、前記複数の第2半導体層の前記第3方向の側面と対向する複数の第6導電層と
を備える半導体記憶装置。 - 前記複数の突出部の各々が前記第3方向に突出する
請求項1記載の半導体記憶装置。 - 最上層以外の前記複数の突出部が前記第3方向に突出する
請求項1記載の半導体記憶装置。 - 前記コンタクト部の各々は、前記第1方向から見て、他のいずれの前記コンタクト部とも重ならないように配置される
請求項1に記載の半導体記憶装置。 - 前記突出部を複数有し、
前記突出部の前記第3方向の長さは、上層の前記突出部ほど小さい
請求項1乃至4のいずれか1項記載の半導体記憶装置。 - 上下に隣り合う前記突出部の前記第3方向の長さの差は、前記コンタクトプラグの前記第3方向の幅より大きい
請求項5に記載の半導体記憶装置。 - 前記突出部を複数有し、
前記突出部の前記第2方向の長さは、上層の前記突出部ほど大きい
請求項1乃至6のいずれか1項記載の半導体記憶装置。 - 上下に隣り合う前記突出部の前記第2方向の長さの差は、前記コンタクトプラグの前記第2方向の幅より大きい
請求項7記載の半導体記憶装置。 - 前記突出部の、前記第2方向の長さは実質的に同一である
請求項1乃至6のいずれか1項記載の半導体記憶装置。 - 前記第2導電層は、前記第3方向に延在する複数の第1部分と、前記第2方向に延在し、前記複数の第1部分の前記第3方向の端部に共通に接続される第2部分と、を有し、
前記突出部は、前記第2部分に設けられる
請求項1乃至9のいずれか1項記載の半導体記憶装置。 - 前記メモリセルアレイは、前記突出部が互いに対向するように前記第3方向に沿って複数設けられる
請求項1乃至10のいずれか1項記載の半導体記憶装置。 - 一組の前記対向する突出部間の前記第3方向における距離は、実質的に同一である
請求項11に記載の半導体記憶装置。
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