JP4709868B2 - 半導体記憶装置 - Google Patents
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Description
Mark Johnson et al.,"512-Mb PROM with a three-dimensional array of diode/antifuse memory cells,"IEEE Journal of Solid-State Circuits, Nov. 2003, Vol.38, No.11, p.1920-1928.
、互いに平行な複数の第1の配線、前記複数の第1の配線と交差するように形成された互
いに平行な複数の第2の配線、及び前記第1の配線と前記第2の配線との各交差部に配置
され、一端が前記第1の配線に他端が前記第2の配線にそれぞれ接続されたメモリセルを
含み、前記第1の配線方向及び前記第2の配線方向にマトリクス状に配置された複数個の
メモリセルアレイと、前記各メモリセルアレイの直下の前記半導体基板に設けられ前記第
1の配線の一端が接続され、前記第1の配線を選択駆動する第1の制御回路と、前記各メ
モリセルアレイの直下の前記半導体基板に設けられ前記第2の配線の一端が接続され、前
記第2の配線を選択駆動する第2の制御回路と、前記マトリクス状に配列された前記メモ
リセルアレイのうち同一列の複数のメモリセルアレイ直下の前記第1の制御回路に共通接
続された複数の第3の配線と、前記第3の配線の一端が接続され、前記第3の配線を選択
駆動する第3の制御回路とを備え、前記第1の制御回路及び前記第2の制御回路は、前記
各メモリセルアレイの直下の半導体基板にチェッカーボード状に配置され、一の前記メモ
リセルアレイの直下に設けられた前記第1の制御回路及び前記第2の制御回路と、一の前
記メモリセルアレイに隣り合う他の前記メモリセルアレイの直下に設けられた前記第1の
制御回路及び前記第2の制御回路とは、隣り合う2つの前記メモリセルアレイの境界線を
対称軸として線対称に配置され、第1のメモリセルアレイの直下に設けられた第1の制御
回路と、前記第1のメモリセルアレイと前記第1の配線方向に隣接する第2のメモリセル
アレイの直下に設けられた第1の制御回路とは、前記第1及び第2のメモリセルアレイの
境界線を介して隣接し、前記第1及び第2のメモリセルアレイの第1の制御回路同士が隣
接する部分に前記第1の配線と前記第1の制御回路とを接続する第1のコンタクト領域が
形成され、前記第1のメモリセルアレイの直下に設けられた第2の制御回路と、前記第1
のメモリセルアレイと前記第2の配線方向に隣接する第3のメモリセルアレイの直下に設
けられた第2の制御回路とは、前記第1及び第3のメモリセルアレイの境界線を介して隣
接し、前記第1及び第3のメモリセルアレイの第1の制御回路同士が隣接する部分に前記
第2の配線と前記第2の制御回路とを接続する第2のコンタクト領域が形成され、前記複
数の第3の配線と前記第3の制御回路とを接続する第3のコンタクト領域が前記第1のコ
ンタクト領域とは反対側に形成されていることを特徴とする。
図1は、本発明の第1の実施形態に係る抵抗変化メモリ装置の基本構成、すなわち半導体基板1上のカラム系/ロウ系制御回路が形成される制御回路領域3とその上に積層されたメモリブロック2の構成を示している。
このように構成されたメモリブロック2の下部に設けられるカラム系制御回路及びロウ系制御回路の配置について説明する。
(制御回路の第2の配置例)
次に、第2の実施形態である、メモリブロック2の下部に設けられるカラム系制御回路C及びロウ系制御回路Rの配置の他の例について説明する。
(制御回路の第3の配置例)
次に、第3の実施形態である、メモリブロック2の下部に設けられるカラム系制御回路C及びロウ系制御回路Rの配置のさらに他の例について説明する。
(制御回路の第4の配置例)
次に、第4の実施形態である、メモリブロック2の下部に設けられるカラム系制御回路C及びロウ系制御回路Rの配置のさらに他の例について説明する。
Claims (3)
- 半導体基板と、
この半導体基板上に積層され、互いに平行な複数の第1の配線、前記複数の第1の配線
と交差するように形成された互いに平行な複数の第2の配線、及び前記第1の配線と前記
第2の配線との各交差部に配置され、一端が前記第1の配線に他端が前記第2の配線にそ
れぞれ接続されたメモリセルを含み、前記第1の配線方向及び前記第2の配線方向にマト
リクス状に配置された複数個のメモリセルアレイと、
前記各メモリセルアレイの直下の前記半導体基板に設けられ前記第1の配線の一端が接
続され、前記第1の配線を選択駆動する第1の制御回路と、
前記各メモリセルアレイの直下の前記半導体基板に設けられ前記第2の配線の一端が接
続され、前記第2の配線を選択駆動する第2の制御回路と、
前記マトリクス状に配列された前記メモリセルアレイのうち同一列の複数のメモリセル
アレイ直下の前記第1の制御回路に共通接続された複数の第3の配線と、
前記第3の配線の一端が接続され、前記第3の配線を選択駆動する第3の制御回路と
を備え、
前記第1の制御回路及び前記第2の制御回路は、前記各メモリセルアレイの直下の半導
体基板にチェッカーボード状に配置され、
一の前記メモリセルアレイの直下に設けられた前記第1の制御回路及び前記第2の制御
回路と、一の前記メモリセルアレイに隣り合う他の前記メモリセルアレイの直下に設けら
れた前記第1の制御回路及び前記第2の制御回路とは、隣り合う2つの前記メモリセルア
レイの境界線を対称軸として線対称に配置され、
第1のメモリセルアレイの直下に設けられた第1の制御回路と、前記第1のメモリセル
アレイと前記第1の配線方向に隣接する第2のメモリセルアレイの直下に設けられた第1
の制御回路とは、前記第1及び第2のメモリセルアレイの境界線を介して隣接し、前記第
1及び第2のメモリセルアレイの第1の制御回路同士が隣接する部分に前記第1の配線と
前記第1の制御回路とを接続する第1のコンタクト領域が形成され、
前記第1のメモリセルアレイの直下に設けられた第2の制御回路と、前記第1のメモリ
セルアレイと前記第2の配線方向に隣接する第3のメモリセルアレイの直下に設けられた
第2の制御回路とは、前記第1及び第3のメモリセルアレイの境界線を介して隣接し、前
記第1及び第3のメモリセルアレイの第1の制御回路同士が隣接する部分に前記第2の配
線と前記第2の制御回路とを接続する第2のコンタクト領域が形成され、
前記複数の第3の配線と前記第3の制御回路とを接続する第3のコンタクト領域が前記
第1のコンタクト領域とは反対側に形成されている
ことを特徴とする半導体記憶装置。 - 前記各メモリセルアレイは、その直下の前記第1の制御回路及び前記第2の制御回路に
よってそれぞれ独立に制御されることを特徴とする請求項1記載の半導体記憶装置。 - マトリクス状に配列された前記メモリセルアレイのうち同一行の複数のメモリセルアレ
イ直下の前記第2の制御回路に共通接続された複数の第4の配線と、
前記第4の配線の一端が接続され、前記第4の配線を選択駆動する第4の制御回路と
前記複数の第4の配線と前記第4の制御回路とを接続する第4のコンタクト領域が前記
第2のコンタクト領域とは反対側に形成されている
をさらに備えることを特徴とする請求項1又は2記載の半導体記憶装置。
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