JP2008059680A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2008059680A JP2008059680A JP2006234896A JP2006234896A JP2008059680A JP 2008059680 A JP2008059680 A JP 2008059680A JP 2006234896 A JP2006234896 A JP 2006234896A JP 2006234896 A JP2006234896 A JP 2006234896A JP 2008059680 A JP2008059680 A JP 2008059680A
- Authority
- JP
- Japan
- Prior art keywords
- mos transistors
- control circuit
- sense amplifier
- replica
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
- G11C5/146—Substrate bias generators
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
- G11C29/026—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in sense amplifiers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
- G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
【課題】 低電圧用途に関して、動作速度の低下を防ぎ、低しきい値による漏れ電流を抑制する基板電圧制御技術を提供する。
【解決手段】 複数のレプリカMOSトランジスタにより、しきい値中心値を検出して、基板電圧を制御することにより、しきい値中心値を制御することで、動作速度下限とチップ全体の漏れ電流の上限を満たすことを可能にする一方、チップの動作中に基板電圧を動的に制御することで、動作する時にはしきい値中心値を下げて、速度を向上させ、動作後にはしきい値中心値を上げて、チップ全体の漏れ電流を低減させることもできる。
【選択図】 図1
【解決手段】 複数のレプリカMOSトランジスタにより、しきい値中心値を検出して、基板電圧を制御することにより、しきい値中心値を制御することで、動作速度下限とチップ全体の漏れ電流の上限を満たすことを可能にする一方、チップの動作中に基板電圧を動的に制御することで、動作する時にはしきい値中心値を下げて、速度を向上させ、動作後にはしきい値中心値を上げて、チップ全体の漏れ電流を低減させることもできる。
【選択図】 図1
Description
本発明は、半導体装置に関し、特に、半導体記憶装置のセンスアンプのしきい値バラツキを低減するのに有効な半導体記憶装置及びその制御方法に関するものである。
本発明者が検討したところによれば、半導体装置の制御技術に関しては、以下のようなものが考えられる。
例えば、半導体装置の一つである、ダイナミックランダムアクセスメモリ(Dynamic Random Access Memory、以下「DRAM」と記す)は、我々が日常利用する様々な電子機器に数多く搭載されている。また、近年の機器の低消費電力化、高性能化のニーズに伴い、搭載されるDRAMも低電力化、高速化、大容量化といった高性能化が強く求められている。
高性能なDRAMを実現するための最も有効な手段の一つは、メモリセルの微細化である。微細化することで、メモリセルを小さくできる。その結果、メモリセルと接続されるワード線、データ線の長さが短くなり、ワード線、データ線の寄生容量を低減できる。従って、低電圧動作が可能となり、低消費電力化が実現できる。また、メモリセルが小さくなるので、メモリの大容量化が可能となり、機器の高性能化が実現できる。このように、微細化は、DRAMの高性能化に大きく寄与する。
しかしながら、65nm、45nmノードと微細化が進むにつれて、前述したような高性能化の効果だけではなく、様々な副作用があらわれる。その主な副作用は、微細化によって生じる素子特性のバラツキが増加することである。ここで素子特性のバラツキとは、例えば、トランジスタのしきい値や、トランジスタから流れるリーク電流の大きさの分散値(平均値からのずれ)である。この素子バラツキは、DRAMの性能劣化の原因となるため、素子バラツキはできるだけ小さく抑えるのが望ましい。特に、センスアンプに用いられるトランジスタのしきい値は、DRAMの動作速度に強く影響し、DRAMの待機時の消費電力性能を左右するため、そのバラツキを低減することが強く望まれている。
センスアンプに用いられるトランジスタのしきい値バラツキを低減するためには、チャネル長やチャネル幅の製造誤差を低減すればよい。しかし、微細化が進むにつれ製造誤差は大きくなる傾向にあり、製造誤差を従来以上に低減し、しきい値電圧バラツキを低減することは困難である。つまり、短チャネル効果によるセルトランジスタのしきい値電圧のバラツキは、年々増加することになる。しきい値のバラツキが正規分布をとると仮定すれば、バラツキ(標準偏差σ)が増加し、メモリ容量(母数)が大きくなれば、ワースト条件のセンスアンプトランジスタのしきい値は、必然的に低くなる(または高くなる)。このため、短チャネル効果によって低下したしきい値を想定し、そのワーストセンスアンプトランジスタのしきい値条件でも、センス速度と消費電力の条件を保証するように、基板電位を深く(または浅く)設定する等の制御が必須となる。
このような基板電位制御技術として、特許文献1のような技術が挙げられる。特許文献1では、プロセス、電源電圧、及び温度変動に対して、回路速度を一定にするために、トランジスタの基板電位を制御し、しきい値を変更する技術が開示されている。しきい値を変更することで、しきい値のバラツキを低減し、トランジスタの動作速度を一定にすることができる。また、高温、または低しきい値プロセス条件においては、しきい値を上昇させて、漏れ電流を減少させることもできる。
ところで、前記のような半導体装置の製造技術について、本発明者が検討した結果、以下のようなことが明らかとなった。
DRAMの低消費電力化に伴い、DRAMアレーの低電圧動作の要求が年々高まっている。これにより、DRAMのビット線にかかる電圧も低くなる。DRAMのセンスアンプがハーフプリチャージ方式を用いている場合、ビット線容量に蓄えられた微小なデータを増幅する時、センスアンプのNMOSトランジスタおよびPMOSトランジスタのゲートにかかる電圧も少なくなってしまう。これにより、センスアンプがデータを増幅する時間が増加してしまい、DRAMの動作が破綻してしまう。このため、センスアンプのそれぞれのMOSトランジスタにかかる電圧を増加させることが出来なければ、MOSトランジスタのしきい値を下げ、ゲートにかかる実効電圧を確保することが必要となる。
特許文献1では、MOSトランジスタのしきい値を制御し、トランジスタの駆動力を確保する方式が開示されている。特許文献1の方式では、MOSトランジスタのしきい値を制御するために、同じ大きさのレプリカMOSトランジスタ1個のしきい値をモニターし、そのモニター結果からMOSトランジスタの基板電位を制御することで、しきい値を制御している。ところが、この方式では、しきい値を制御するためのレプリカMOSトランジスタが1個である為、しきい値制御の正確さが欠ける問題がある。
具体的には、DRAMのセンスアンプMOSトランジスタはチップ上に多数存在するため、このトランジスタのしきい値のバラツキをレプリカMOSトランジスタ1個では把握できない。そのために、しきい値分布の中心に存在するトランジスタに対し、しきい値が非常に高いトランジスタ、もしくはしきい値が非常に低いトランジスタがレプリカMOSトランジスタであった場合、このモニター結果から、センスアンプMOSトランジスタのしきい値を大幅に下げてしまったり、大幅に上げてしまったりすることがある。この誤ったしきい値制御により、センス速度の低下と、消費電力の増加といった問題が生じる。
そこで、本発明の目的は、この問題を鑑み、センスアンプトランジスタのしきい値の分布を把握し、しきい値のバラツキを考慮した上で基板電位を制御し、センス速度低下の抑制と、消費電力を低減するような半導体装置を実現するための制御方法、及び製造方法を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明による半導体装置の制御方法は、センスアンプのしきい値をモニターするレプリカMOSトランジスタをDRAMチップ上に多数配置し、トランジスタのしきい値だけでは無く、そのバラツキまでも含んだモニター結果から、基板電位を決定するものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、センス速度低下抑制、または、低消費電力化の実現が可能となる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
また、本実施の形態に示される各ブロックを構成するトランジスタは、特に制限されないが公知のCMOS(相補型MOSトランジスタ)等の集積回路技術によって、単結晶シリコンのような1個の半導体基板上に形成される。即ち、ウェルと素子分離領域と酸化膜が形成される工程の後、ゲート電極とソース・ドレイン領域を形成する第1と第2半導体領域とを形成する工程とを含む工程により形成される。
MOSFET(Metal Oxide Semiconductor Field
Effect Transistor)の回路記号はゲートに対し、矢印が外向きのものはN型MOSFET(NMOS)を表し、ゲートに対し、矢印が内向きのP型MOSFET(PMOS)と区別される。以下MOSFETを簡略化してMOSあるいはMOSトランジスタと呼ぶことにする。
Effect Transistor)の回路記号はゲートに対し、矢印が外向きのものはN型MOSFET(NMOS)を表し、ゲートに対し、矢印が内向きのP型MOSFET(PMOS)と区別される。以下MOSFETを簡略化してMOSあるいはMOSトランジスタと呼ぶことにする。
なお、本発明は、金属ゲートと半導体層の間に設けられた酸化膜を含む電界効果トランジスタだけに限定されるわけではなく絶縁膜を間に含むMISFET(Metal Insulator Semiconductor Field Effect Transistor)等の一般的なFETを用いた回路に適用され、特に断りのない限り、MOSトランジスタには、MISFETも含まれるものとする。
以下図1から図5を用いて、本発明の一実施例となる半導体装置について説明する。
図1は、NMOSトランジスタ基板制御回路の全体ブロック図である。NMOSトランジスタ基板制御回路は、大きく分けると2つに分けられる。1つは、センスアンプNMOSトランジスタしきい値モニタリング回路101と、もう1つは制御回路102である。
NMOSトランジスタしきい値モニタリング回路101は、レプリカNMOSトランジスタアレー103と抵抗器105とで構成されている。レプリカNMOSトランジスタアレー103は、複数のレプリカNMOSトランジスタ104で構成されている。これらの複数のレプリカNMOSトランジスタ104の全てのゲート端子は、ノード111に接続されており、全てのドレイン端子はノード112に接続されており、全てのソース端子は、ノード113に接続されており、全ての基板は、ノード114に接続されている。ノード111には、ゲート入力電圧VGNが入力される。ゲート入力電圧VGNは、電源電圧(VCC)と接地電圧の間の電圧が入力される。特に本実施例では、センスアンプNMOSトランジスタの基板を制御するためセンスアンプNMOSトランジスタの動作開始時の電圧であるビット線プリチャージ電圧(ビット線電圧の半分の電圧)が入力される。ノード113には回路接地が接続される。抵抗器105は、片側を電源電圧(VCC)に接続し、もう片側をノード112に接続している。また、ノード112は、制御回路の入力と接続されている。ノード114は制御回路の出力と接続されている。ここで例示する特定の実施例では、レプリカNMOSトランジスタ数はN個、抵抗器105は、ノード112を略電源電圧の半分電圧(1/2VCC)となるような抵抗値にする。
ノード112の電圧は、レプリカNMOSトランジスタアレー103によって決定される。レプリカNMOSトランジスタアレー103内部のレプリカNMOSトランジスタ104の夫々のしきい値は、素子バラツキがあるため異なる。ノード111に、ゲート入力電圧VGNを加えると、それぞれのレプリカNMOSトランジスタには、夫々のしきい値に対応した電流が流れる。このそれぞれに流れる電流の合計から、ノード112の電圧が決定される。即ち、ノード112は、複数のレプリカNMOSトランジスタ104のしきい値の中心に対応した電圧になる。
制御回路102は、このノード112の電圧を参照電圧と比較して、レプリカNMOSトランジスタ、及びセンスアンプのNMOSトランジスタのしきい値を制御している。制御回路は、ノード112の電圧を受け、内部で参照電圧と比較し、レプリカNMOSトランジスタと、センスアンプのNMOSトランジスタのしきい値を設定する為の、基板電位(ノード114)を決定し、出力する。基板電位(ノード114)が変化するとレプリカNMOSトランジスタの基板電位が変化することにより、レプリカNMOSトランジスタのしきい値電圧が変化する。それにより、ノード112の電圧も変化する。制御回路102は、変化したノード112の電圧により再度、基板電位を変化させる。このように、制御回路は、NMOSトランジスタに供給する基板電位を徐々に変化させながら最適な基板電位を決定する。
図2は、PMOSトランジスタしきい値制御全体ブロック図である。PMOSトランジスタしきい値制御回路は、大きく分けると2つに分けられる。1つは、センスアンプPMOSトランジスタしきい値モニタリング回路201と、もう1つは制御回路202である。
PMOSトランジスタしきい値モニタリング回路201は、レプリカPMOSトランジスタアレー203と抵抗器205とで構成されている。レプリカPMOSトランジスタアレーは、複数のレプリカPMOSトランジスタ204で構成されている。これらの複数のレプリカPMOSトランジスタ204の全てのゲート端子は、ノード211に接続されており、全てのドレイン端子は、ノード212に接続されており、全てのソース端子は、ノード213に接続されており、全ての基板は、ノード214に接続されている。ノード211には、ゲート入力電圧VGPが入力される。ゲート入力電圧VGPは、電源電圧(VCC)と接地電圧の間の電圧が入力される。特に本実施例では、センスアンプPMOSトランジスタの基板を制御するためセンスアンプPMOSトランジスタの動作開始時の電圧であるビット線プリチャージ電圧(ビット線電圧の半分の電圧)が入力される。即ち、本実施例においては、ゲート入力電圧VGNとVGPを同じ電圧とができ、電源回路を増やす必要がない。ノード213には電源電圧(VCC)が接続される。抵抗器205は、片側を回路接地に接続し、もう片側をノード212に接続している。また、ノード212は制御回路の入力と接続されている。ノード214は、制御回路の出力と接続されている。ここで例示する特定の実施例では、レプリカPMOSトランジスタ数はN個、抵抗器205は、ノード212を略電源電圧の半分電圧(1/2VCC)なるような抵抗値にする。
ノード212の電圧は、レプリカPMOSトランジスタアレー203によって決定される。レプリカPMOSトランジスタアレー203内部のレプリカPMOSトランジスタ204のしきい値は、素子バラツキがあるため、それぞれ異なる。ノード211に、ゲート入力電圧電圧VGPを加えると、それぞれのレプリカPMOSトランジスタには、夫々のしきい値に対応した電流が流れる。このそれぞれに流れる電流の合計から、ノード212の電圧が決定される。即ち、ノード212は、複数のレプリカPMOSトランジスタ204のしきい値の中心に対応した電圧になる。
制御回路202は、このノード212の電圧を参照電圧と比較して、レプリカPMOSトランジスタ、及びセンスアンプのPMOSトランジスタのしきい値を制御している。制御回路は、ノード212の電圧を受け、内部で参照電圧と比較し、レプリカPMOSトランジスタと、センスアンプのPMOSトランジスタのしきい値を設定する為の、基板電位(ノード214)を決定し、出力する。
図3は、制御回路102と制御回路202の内部構成を示す図である。制御回路は、大きく分けると2つ、比較回路アレー301と電源回路302とで構成される。比較回路アレー内部には、複数の比較回路303が含まれている。比較回路アレー301は、前段のセンスアンプNMOS(PMOS)しきい値モニタリング回路により設定された電圧(モニタ出力電位)と参照電圧とを比較する。この参照電圧は、比較回路毎に異なり、低い参照電圧から高い参照電圧まで、ある範囲を持つ。比較回路アレー301内部の比較回路303でそれぞれ、入力電圧(モニタ出力電位)と参照電圧が比較され、その結果が電源回路302へ出力される。電源回路302は、比較回路アレー301からの結果を基に、基板電位を出力する。
図4は、比較回路アレー301内部の比較回路303の構成を示す図である。比較回路301は、差動増幅器401、INV−NORゲート402、403、フリップフロップ404とで構成される。比較回路は、モニタ出力電位である入力電圧Vinと、参照電圧Vrefを比較して、基板電位を決定する。まず、差動増幅器401では、入力電圧Vinと参照電圧Vrefが比較され、入力電圧Vinが参照電圧Vrefを上回る場合、Highが出力される(ノード411)。INV−NORゲート402の入力(ノード411)にHighが入力されると、INVゲート403によってLowに反転されNORゲートに入力される。この時、高電位側の比較回路からの出力ノード412がHighである場合は、INV−NORゲートの出力、即ち比較回路の出力は、無条件にLowになる。ところが、ノード412がLowである場合は、INV−NORゲートの出力、即ち比較回路の出力は、Highになる。また、入力電圧Vinが参照電圧Vrefを下回る場合、Lowが出力される(ノード411)。INV−NORゲート402の入力(ノード411)にLowが入力されると、INVゲート403によってHighに反転されNORゲートに入力される。この時は、高電位側の比較回路からの出力ノード412に関わらず、INV−NORゲートの出力、即ち比較回路の出力は、無条件にLowになる。また、フリップフロップ404は、クロック信号CLKの変化のタイミングに併せてNORゲートの出力を取り込み保持するとともに、後段の電源回路302に比較結果を出力する。
図5は、電源回路302内部の構成を示す図である。電源回路302は、複数のNMOSトランジスタで構成され、それぞれのドレイン端子は、異なる電圧に設定されている。比較回路アレー301からは1箇所だけHighが出力される。この出力が、NMOSのゲートに入力され、このNMOSのドレイン端子に接続された電圧が基板電位として出力される。
なお、基板制御回路による基板電位の調整を行わない場合は、モニタリング回路のレプリカMOSトランジスタのゲート入力電圧をNMOSの場合は、接地電圧に、PMOSの場合は、電源電圧VCCとする。これにより、不要な場合の直流パスが遮断でき、消費電力の低減を実現できる。しかしながら、ノード112及び212は、抵抗器を介して電源電圧VCC又は接地電圧に近づくことになる。そこで、図3の差動増幅器401の動作を停止させるとともに、クロック信号CLKを変化させず、フリップフロップ404が保持している情報により供給する基板電位を一定とする。このようにして、基板制御回路の電源遮断を実現する。
次に、図6から図10を用いて、本発明の一実施例となる半導体装置の物理的な構成について説明する。
図6は、DRAMのチップ構成全体図である。DRAMチップは、全体を大きく、制御回路(X/Y−Predec、CLK/Cmd)、メモリーブロック601、入出力PAD602に分けられる。制御回路(X/Y−Predec、CLK/Cmd)には、クロック、アドレス、制御信号がチップ外から入力され、チップの動作モードの決定やアドレスのプリデコードが行われる。入出力PAD602は、チップ外部からライトデータが入力され、チップ外部へリードデータを出力する。なお、制御回路には、XデコーダX−DEC、YデコーダY−DEC、プリデコーダX/Y−Predec、コマンドデコーダCLK/Cmd、メインアンプMA、ワードドライバWDが含まれる。
メモリーブロック601の構成を図7に示す。メモリーブロックには複数のアレー状に配置されたメモリセルアレーARYが配置され、その周囲にはセンスアンプ列SAA、サブワードドライバ列SWDA、クロスエリアXPが配置される。またブロックの外周ではセンスアンプ列と平行にレプリカ列replica、列デコーダYDEC、メインアンプ列MAAが配置され、サブワードドライバ列と平行に行デコーダXDECが配置される。レプリカ列replicaには、図1及び図2のレプリカMOSトランジスタが配置される。
図8は、メモリセルアレーARYとセンスアンプ列SAA、及びレプリカMOSトランジスタ列ReplicaAを示している。メモリセルアレーは複数のメモリセルMCからなる。DRAMセルは1個のMOSトランジスタおよび1個のキャパシタで構成され、MOSトランジスタの一方のソース端子又はドレイン端子がビット線に接続され、他方のソース端子又はドレイン端子が蓄積ノードSNに接続され、ゲート端子がワード線に接続されている。キャパシタの一方の端子は蓄積ノードSNに接続され、キャパシタの他方の端子は回路接地に接続される。
センスアンプ列には複数のセンスアンプSAが配置され、両側アレーのビット線に接続される。プリチャージ回路BLEQは、プリチャージ信号BLEQ_U/BLEQ_Dが活性化されたときに対となるビット線間をイコライズしビット線プリチャージレベルにプリチャージする。ビット線プリチャージレベルは、通常ビット線振幅VDL(チップ外部からの電源電圧VCCと同レベルかまたはそれを降圧したレベル)の中点VDL/2に設定される。クロスカップル・アンプCCP/CCNは、ビット線上にメモリセルからの微小な読出し信号が発生した後に、P側共通ソース線CSPをVDLに駆動し、N側共通ソース線CSNをVSSに駆動して、ビット線BLTとBLBのうち電圧の高い方をVDLに電圧の低い方をVSSに増幅する回路である。列選択線YSが活性化されたときにローカルIO線LIOt/LIObとビット線対が接続される。LIOt/bは、非選択センスアンプ列での電流消費を防止するために、待機時にはビット線プリチャージ電圧(VBLR)にプリチャージされている。レプリカMOSトランジスタ列には、センスアンプと同じ構成のトランジスタが、センスアンプと並行に配置される。
また、センスアンプの基板電圧を独立して供給するためにPウェルPWELを分離する必要がある。本実施例では、NMOSクロスカップルCCNとYSWは同じPWELであるが、間にダミーのNウェルNWELを設けている。なお、このNウェルには、素子は形成されない。
図9は、センスアンプ列の平面レイアウト図である。破線部で囲まれた部分を示す記号の一部は、それぞれ図8のセンスアンプ列SAA−Dを構成する各回路に対応している。また、破線の大枠は、それぞれPWELとNWELを示している。破線の大枠だけで示されているのがPWEL、破線の大枠内部が斜線で塗られているものがNWELである。YSはカラムスイッチ駆動線、LIOはローカルビット線を示している。また、図9における記号の意味は、ゲート電極と第1層の配線層M1(ビット線)を接続するゲートコンタクトFGCNT、拡散層LN、LP、ゲート電極FG、拡散層LN、LPと配線層M1を接続する拡散層コンタクトLCNTである。本発明で行われる基板電位制御は、PMOSクロスカップル(CCP)の基板VBBSA_Pの電位と、NMOSクロスカップル(CCN)の基板VBBSA_Nの電位を制御するものである。即ち、基板VBBSA_Pと基板VBBSA_Nに供給される電位は、図1又は図2の基板制御回路から出力される。図9のレイアウト図では、それぞれのクロスカップル(CCPとCCN)の基板電位(VBBSA_PとVBBSA_N)を他のMOSトランジスタ(例えば、SHRやBLEQ)とは別に、独立して制御する場合を示している。NMOSクロスカップルCCNとYSWは同じPWELであるが、間にNWELを挟み、両者間を分離している。これによって、NMOSクロスカップルCCNの基板電位VBBSA_Nだけを独立に制御できる。ところが、このWEL分離により、レイアウト面積は大きくなってしまう。図9に示されてはいないが、もし、このWEL分離を行わなければ、NMOSクロスカップルCCNの基板電位VBBSA_Nだけではなく、YSWやSHR、BLEQの基板電位も一緒に制御することになるが、レイアウト面積は小さくすることができる。また、センスアンプを構成するPMOSクロスカップル(CCP)とNMOSクロスカップル(CCN)は、他のトランジスタと異なり、MOSトランジスタの駆動力を確保するため、所謂リングゲートにより構成されている。
図10は、レプリカMOSトランジスタ列の平面レイアウト図である。NMOSトランジスタ、PMOSトランジスタの構成は、センスアンプMOSトランジスタと同じリングゲート構成である。図1に示された回路構成のように、レプリカNMOSトランジスタのゲート端子は全て同じノードに接続するためにM1で接続され、ドレイン端子は全て同じノードに接続するためにM1で接続され、ソース端子は全て同じノードに接続するためにM1で接続されている。レプリカPMOSトランジスタも同様に、ゲート端子は全て同じノードに接続するためにM1で接続され、ドレイン端子は全て同じノードに接続するためにM1で接続され、ソース端子は、全て同じノードに接続するためにM1で接続されている。また、図10における記号の意味は、ゲート電極と第1層の配線層M1(ビット線)を接続するゲートコンタクトFGCNT、拡散層LN、LP、ゲート電極FG、拡散層LN、LPと配線層M1を接続する拡散層コンタクトLCNTである。本発明で行われる基板電位制御のために、レプリカNMOSトランジスタ、レプリカPMOSトランジスタの出力から制御回路102、制御回路202で設定される基板電位をVBBSA_N、VBBSA_Pに入力し、設定した基板電位が望ましい値かどうかを確認する。ここで、更に調整が必要な場合は、再びレプリカNMOSトランジスタ、レプリカPMOSトランジスタの出力から制御回路102、制御回路202で設定される基板電位をVBBSA_N、VBBSA_Pに入力し、結果を判定する。この作業を、繰り返し、図9に示されたセンスアンプNMOSクロスカップルCCNの基板電位VBBSA_Nと、センスアンプPMOSクロスカップルCCPの基板電位VBBSA_Pを確定する。
基板制御動作は、大きく分けて、例えば、5つの段階で行うことが可能である。即ち、(1)DRAMチップ製造直後の時、(2)DRAMチップに電源が供給された時、(3)モード・レジスタ設定時、(4)基板制御動作を行うテストモードに遷移した時、(5)通常動作時である。
まず、(1)のDRAMチップ製造直後に、基板制御動作を行う場合について説明する。DRAMチップの製造直後に行うテスト時に、基板制御回路を動作させ、基板電位を調整する。製造直後に行う場合は、調整した結果を不揮発に記憶する必要がある。従って、公知のヒューズや不揮発メモリを用いて、図1、2の選択回路106、206が固定電位を選択するようにし、また、図4のフリップフロップ404の値をリセット信号RST入力時に調整した結果が入力されるように構成する必要がある。
次にDRAMチップ製造直後ではなく、DRAMチップに電源が供給された後に行う場合について説明する。DRAMチップに電源が供給された後に行う場合は、(2)電源供給直後、(3)モードレジスタ設定時、(4)テストモードへの遷移時が代表として上げられる。(2)〜(4)の場合は、選択的に一つを実行すれば十分であるが、必要であれば、(2)〜(4)を組み合わせて複数回実行しても問題ない。また、調整期間は、タイマ等で計測しても良いし、「電源供給からモードレジスタ設定まで」や「モードレジスタ設定から最初のアクセスまで」のように設定しても良い。要するに基板電位を調整するために十分な時間が確保できれば良い。調整後は、図4のクロック信号CLKを停止し、フリップフロップ404に情報を保持するとともに、図1、2の選択回路106、206に固定電位を選択させ、モニタリング回路の動作を停止させる。
また、通常動作時に動的に制御することも可能である。動的に制御する場合は、センスアンプの動作前か動作後かを判断する。センスアンプ動作前である場合は、基板電位を浅く設定し、センスアンプのNMOS及びPMOSトランジスタのしきい値を低くすることで、センス速度を速める。一方、センスアンプ動作後である場合は、基板電位を深く設定し、センスアンプのNMOSトランジスタのしきい値を高くすることで、消費電力を低減する。
メモリアレー動作について図11を用いて説明する。図11は、本発明を適用した半導体装置の読出し動作波形図例である。アクティブコマンドACTがロウアドレスと一緒に入力されると、内部でアドレスのデコードが行われる。それにより、対応するアドレスのセンスアンプブロックにおいて、ビット線プリチャージ信号BLEQ_U, BLEQ_Dが非活性化状態に遷移する。ここでは、プリチャージ回路BLEQがNMOSで構成されているため、活性化状態の高電位レベル例えば、ワード線昇圧電源VWHあるいは、ビット線振幅電圧VDLからグランドレベルVSSに遷移する。これによって、対応するメモリセルアレーのビット線のプリチャージが停止する。次に、入力されたアドレスに対応したワード線WLが選択される。このとき、選択されるワード線は、1つのメモリセルに接続された1つのワード線、例えば、図8のWL1が活性化される。活性化されるワード線WL1は、ワード線待機時レベルVWLからワード線選択レベルVWHに遷移する。これに従って、メモリセルMCでは、トランジスタのゲートが選択状態となり、ストレージノードSNとビット線が接続され、メモリセルのデータがビット線に読み出される。ここでは、メモリセルストレージノードSNに‘H’のデータが保存されている場合を示している。このときビット線はプリチャージレベルからストレージノードSNに蓄積されていた電荷分高い電圧になる。ワード線が活性化されて所定の期間経過後、NMOSセンスアンプ活性化信号NCSが非選択状態のグランドレベルVSSから活性化状態の高電位VDLあるいは、ワード線電圧VWHなどに遷移して、NMOSクロスカップルが活性化される。これとほぼ同時か、あるいは、遅れてPMOSセンスアンプ活性化信号PCSが非選択状態の高電位状態VDLあるいは、ワード線電圧VWHから活性化状態のグランドレベルVSSに遷移して、PMOSクロスカップルが活性化される。これによって、ビット線に発生していた微小信号電圧がビット線振幅電圧まで増幅される。この状態でカラムコマンド入力待ち状態になる。実際のカラムコマンドはこのビット線振幅が十分な振幅になるのと同時か、あるいは前に入力可能となる。ここでは、外部からリードコマンドREADが入力された例を示している。リードコマンドREADと同時に読み出したいカラムアドレスが入力される。リードコマンドが入力されると、同時に入力されたアドレスに従って、カラムデコーダからカラム選択線YSが待機時状態のグランドレベルVSSから選択状態のビット線振幅電圧VDLなどに遷移して活性化状態となる。これによって、センスアンプに保持されていたデータが入出力線LIOt/bに読み出される。その後、図には示していないが、メインアンプ、及び、入出力部を介して外部にデータが出力される。次にプリチャージコマンドPREが入力されたときの動作について説明する。コマンド入力待ち状態のときに、プリチャージコマンドが入力されると、選択されているワード線が非選択状態のワード線待機時レベルVWLに遷移する。これに従って、センスアンプ活性化信号NCS,PCSが非選択状態となる。センスアンプが非活性化状態となった後、ビット線プリチャージ信号BLEQ_U, BLEQ_Dが活性化状態となり、活性化されていたメモリセルアレーARYのすべてのビット線とリファレンスビット線がすべてビット線プリチャージレベルに設定される。本図では、ビット線プリチャージレベルは、ビット線振幅電圧の1/2のVDL/2に設定される。これでプリチャージ動作が完了する。
次に図12を用いて、書込み動作の説明をする。アクティブコマンドACTが入力されてから、センスアンプが活性化されて、カラムコマンドが入力される前までは、前述の読出し動作と同様である。書込み動作を行う場合は、カラムコマンド入力待ち状態で、ライトコマンドWRITと書き込みアドレスが同時に入力することで行われる。つまり、図12のようにアクティブコマンドのすぐ後に入力される場合や、前述のリードコマンドREAD後に入力される場合もある。書き込みデータは、コマンド、アドレスと同時または、1クロックサイクル時間後の立ち上がり、あるいは立下りクロックのエッジで入力される。書き込みデータは、入出力ピンDQから入力され、内部入出力線LIOt/bに転送される。転送されたデータは、ライトコマンドと一緒に入力されたライトアドレスに従って選択されるカラム選択線YSによって、書込みセルの接続されているセンスアンプ回路に書きこまれる。センスアンプでは、入出力線LIOt/bから書き込まれたデータに従って、ビット線を駆動し、メモリセルのストレージノードにデータを書き込む。図12では、読出しデータが‘L’のセルに対して、‘H’データを書き込んだ波形図を示している。プリチャージコマンドが入力されてからの内部動作は前述の読出し動作の際に説明したものと同様である。本動作は、DDRSDRAMの動作の一部を説明しているが、本発明の基板電位制御は、通常のSDRAMや、DDR2−SDRAMに適用することも可能である。
図13は、図9のセンスアンプのレイアウトに対し、図10で示したセンスアンプMOSトランジスタしきい値モニタリング回路のレイアウトを、実際に配置する際のブロック図を示したものである。このブロック図に示す、制御単位は、ハーフバンクでも、1バンクでも対応させられる。センスアンプMOSトランジスタしきい値モニタリング回路は、Yデコーダ(Y−DEC)とセンスアンプ列141(SA)の間に、センスアンプと並行になるように、並べて配置される。センスアンプMOSトランジスタしきい値モニタリング回路は、先に述べたように、センスアンプMOSトランジスタと同じ構成を持つ。このような配置にすることにより、センスアンプ列141のセンスアンプMOSトランジスタバラツキを精度良くモニタリングすることができ、左右両端のセンスアンプバラツキも問題にならないように、基板電位を制御することができる。
図17は、本発明の一実施例となる半導体装置のブロック図が示されている。これは、図13のセンスアンプMOSトランジスタしきい値モニタリング回路の配置を変更したものである。違いは、センスアンプMOSトランジスタしきい値モニタリング回路を、Xデコーダ(X−DEC)と、アレイブロック181間に、センスアンプとモニタリング回路の縦方向の位置が等しくなるように、並べて配置したことである。センスアンプMOSトランジスタしきい値モニタリング回路は、先に述べたように、センスアンプMOSトランジスタと同じ構成を持つ。このような配置にすることにより、センスアンプとアレイブロック181のセンスアンプMOSトランジスタしきい値バラツキを精度良くモニタリングすることができ、上下両端のセンスアンプしきい値バラツキを含んでしきい値中心値を検出し、基板電位を制御することができる。
図18は、本発明の一実施例となる半導体装置のブロック図が示されている。図13及び図17との違いは、センスアンプMOSトランジスタしきい値モニタリング回路を、2箇所に配置したことである。1つは、Yデコーダ(Y−DEC)とセンスアンプ列191(SA)の間にセンスアンプと並行になるように、そしてもう1つは、Xデコーダ(X−DEC)とアレイブロック192の間に、センスアンプとモニタリング回路の縦方向の位置が等しくなるように、並べて配置される。センスアンプMOSトランジスタしきい値モニタリング回路は、先に述べたように、センスアンプMOSトランジスタと同じ構成を持つ。このような配置にすることにより、センスアンプ列191のセンスアンプMOSトランジスタの横方向のしきい値バラツキと、センスアンプとアレイブロック192内のセンスアンプMOSトランジスタの縦方向のしきい値バラツキを精度良くモニタリングすることができる。これにより、横方向、もしくは縦方向だけの、一方向だけでなく、物理的に、最も離れたMOSトランジスタ同士のしきい値バラツキをモニターすることができ、この、物理的に最遠端同士のセンスアンプしきい値バラツキも含んでしきい値中心値を検出し、基板電位を制御することができる。
図19は、本発明の一実施例となる半導体装置のブロック図が示されている。図18との違いは、センスアンプMOSトランジスタしきい値モニタリング回路を、3箇所に配置したことである。1つは、Yデコーダ(Y−DEC)とセンスアンプ列201(SA)の間にセンスアンプと並行になるように、1つは、Xデコーダ(X−DEC)とアレイブロック202の間に、そしてもう1つは、アレイブロック203の右側に、センスアンプとモニタリング回路の縦方向の位置が等しくなるように、並べて配置される。センスアンプMOSトランジスタしきい値モニタリング回路は、先に述べたように、センスアンプMOSトランジスタと同じ構成を持つ。このような配置にすることにより、センスアンプ列201のセンスアンプMOSトランジスタの横方向のしきい値バラツキと、センスアンプとアレイブロック202及び203内のセンスアンプMOSトランジスタの縦方向のしきい値バラツキを精度良くモニタリングすることができる。これにより、横方向、もしくは縦方向だけの、一方向だけでなく、また、物理的に、最も離れたMOSトランジスタ同士のしきい値バラツキだけでなく、同じ縦方向でも、左右両端でことなるバラツキまでモニターすることができる。このモニター結果から、Y−DEC近辺の横方向のしきい値のバラツキと、同じ縦方向でも、左右両端で異なるしきい値のバラツキまでも含んで、しきい値中心値を検出し、基板電位を制御することができる。
図20は、本発明の一実施例となる半導体装置のブロック図が示されている。図19との違いは、センスアンプMOSトランジスタしきい値モニタリング回路を、4箇所に配置したことである。1つは、Yデコーダ(Y−DEC)とセンスアンプ列211(SA)の間にセンスアンプと並行になるように、1つは、センスアンプ列213(SA)の上側にセンスアンプと並行になるように、1つは、Xデコーダ(X−DEC)とアレイブロック212の間に、そしてもう1つは、アレイブロック213の右側に、センスアンプとモニタリング回路の縦方向の位置が等しくなるように、並べて配置される。センスアンプMOSトランジスタしきい値モニタリング回路は、先に述べたように、センスアンプMOSトランジスタと同じ構成を持つ。このような配置にすることにより、センスアンプ列211及び213のセンスアンプMOSトランジスタの横方向のしきい値バラツキと、センスアンプとアレイブロック202及び203内のセンスアンプMOSトランジスタの縦方向のしきい値バラツキを精度良くモニタリングすることができる。これにより、横方向、もしくは縦方向だけの、一方向だけでなく、同じ横方向でも、上下両端で異なるしきい値バラツキだけでなく、同じ縦方向でも、左右両端で異なるしきい値バラツキまでモニターすることができる。このモニター結果から、同じ横方向でも、上下両端で異なるしきい値のバラツキと、同じ縦方向でも、左右両端で異なるしきい値のバラツキまでも含んで、しきい値中心値を検出し、基板電位を制御することができる。
図21は、本発明の一実施例となる半導体装置のブロック図が示されている。図13との違いは、アレイブロックを中央で2分割し、センスアンプMOSトランジスタしきい値モニタリング回路及び制御回路を、上下で独立に配置したことである。1つは、Yデコーダ(Y−DEC)とセンスアンプ列221(SA)の間にセンスアンプと並行になるように、1つは、センスアンプ列222(SA)の上側にセンスアンプと並行になるように配置される。センスアンプMOSトランジスタしきい値モニタリング回路は、先に述べたように、センスアンプMOSトランジスタと同じ構成を持つ。センスアンプMOSトランジスタしきい値モニタリング回路と制御回路を、上半分と下半分とで別々に持つことで、センスアンプMOSトランジスタの横方向のしきい値バラツキを含んだ上で、しきい値中心値を、より細かく検出することができ、制御回路を1つしかもたなかった場合に比べ、基板電位をより細かく制御できる。
図22は、本発明の一実施例となる半導体装置のブロック図が示されている。図21との違いは、センスアンプMOSトランジスタしきい値モニタリング回路の配置を変更したことである。上側のモニタリング回路も下側のモニタリング回路も、共にX−DECと並行に、アレイブロック231のセンスアンプMOSトランジスタとモニタリング回路のMOSトランジスタの縦方向の位置が等しくなるように、並べて配置される。センスアンプMOSトランジスタしきい値モニタリング回路は、先に述べたように、センスアンプMOSトランジスタと同じ構成を持つ。センスアンプMOSトランジスタしきい値モニタリング回路と制御回路を、上半分と下半分とで別々に持つことで、センスアンプMOSトランジスタの縦方向のしきい値バラツキを含んだ上で、しきい値中心値を、より細かく検出することができ、制御回路を1つしかもたなかった場合に比べ、基板電位をより細かく制御できる。
図23は、本発明の一実施例となる半導体装置のブロック図が示されている。図21及び図22との違いは、センスアンプMOSトランジスタしきい値モニタリング回路の配置を変更したことである。1つはY−DECとセンスアンプ列241の間にセンスアンプの並行になるように、1つは、センスアンプ列242の上側にセンスアンプの並行になるように配置され、縦方向には、上側のモニタリング回路も下側のモニタリング回路も、共にX−DECと並行に、アレイブロック243のセンスアンプMOSトランジスタとモニタリング回路のMOSトランジスタの縦方向の位置が等しくなるように、並べて配置される。センスアンプMOSトランジスタしきい値モニタリング回路は、先に述べたように、センスアンプMOSトランジスタと同じ構成を持つ。センスアンプMOSトランジスタしきい値モニタリング回路と制御回路を、上半分と下半分とで別々に持つことで、センスアンプMOSトランジスタの横方向のしきい値バラツキと、縦方向のしきい値バラツキを含んだ上で、しきい値中心値を、より細かく検出することができ、制御回路を1つしかもたなかった場合に比べ、基板電位をより細かく制御できる。
図24は、本発明の一実施例となる半導体装置のブロック図が示されている。図23との違いは、センスアンプMOSトランジスタしきい値モニタリング回路の配置を変更したことである。1つはY−DECとセンスアンプ列251の間にセンスアンプの並行になるように、1つは、センスアンプ列252の上側にセンスアンプの並行になるように配置され、縦方向には、上側のモニタリング回路も下側のモニタリング回路も、共にX−DECと並行に、アレイブロック253とアレイブロック254のセンスアンプMOSトランジスタとモニタリング回路のMOSトランジスタの縦方向の位置が等しくなるように、左右両端に並べて配置される。センスアンプMOSトランジスタしきい値モニタリング回路は、先に述べたように、センスアンプMOSトランジスタと同じ構成を持つ。センスアンプMOSトランジスタしきい値モニタリング回路と制御回路を、上半分と下半分とで別々に持つことで、センスアンプMOSトランジスタの横方向のしきい値バラツキと、縦方向のしきい値バラツキを含んだ上で、しきい値中心値を、より細かく検出することができ、制御回路を1つしかもたなかった場合に比べ、基板電位をより細かく制御できる。
図25は、本発明の一実施例となる半導体装置のブロック図が示されている。図13との違いは、センスアンプMOSトランジスタモニタリング回路の配置を変更したことである。センスアンプMOSトランジスタしきい値モニタリング回路は、Y−DECと並行に、ブロック中央に配置される。センスアンプMOSトランジスタしきい値モニタリング回路は、先に述べたように、センスアンプMOSトランジスタと同じ構成を持つ。センスアンプMOSトランジスタしきい値モニタリング回路を、ブロック中央に配置することで、図24までのようなブロックの外に配置していた場合に比べて、より実際のセンスアンプMOSトランジスタのしきい値を精度良くモニターすることができる。これにより、しきい値中心値の検出精度が上がり、このしきい値中心値を基に、基板電位を制御することができる。
図26は、本発明の一実施例となる半導体装置のブロック図が示されている。図25との違いは、センスアンプMOSトランジスタモニタリング回路の配置を変更したことである。センスアンプMOSトランジスタしきい値モニタリング回路は、Y−DECと並行に、ブロック中央、Y−DECとセンスアンプ列271との間、そして、センスアンプ列272の上側に配置される。センスアンプMOSトランジスタしきい値モニタリング回路は、先に述べたように、センスアンプMOSトランジスタと同じ構成を持つ。センスアンプMOSトランジスタしきい値モニタリング回路を、ブロック中央と、上側、下側に配置し、モニターの数を増加することで、図25よりも、しきい値中心値の検出精度が上がり、このしきい値中心値を基に、基板電位を制御することができる。
図27は、本発明の一実施例となる半導体装置のブロック図が示されている。図26との違いは、センスアンプMOSトランジスタモニタリング回路の配置を変更したことである。センスアンプMOSトランジスタしきい値モニタリング回路は、Y−DECと並行に、ブロック中央、Y−DECとセンスアンプ列271との間、センスアンプ列272の上側、そして、X−DECとアレイブロック283の間に配置される。センスアンプMOSトランジスタしきい値モニタリング回路は、先に述べたように、センスアンプMOSトランジスタと同じ構成を持つ。センスアンプMOSトランジスタしきい値モニタリング回路を、ブロック中央と、上側、下側、及びブロック脇に配置し、モニターの数を増加することで、図26よりも、しきい値中心値の検出精度が上がり、このしきい値中心値を基に、基板電位を制御することができる。
図14は、本発明の一実施例となる半導体装置のブロック全体図が示されている。実施例1と異なる点は、バラツキ制御回路153、154が付加されている点である。このバラツキ制御回路は、DRAMチップ内に複数存在する、図1及び図2に示すような、NMOS(PMOS)基板制御全体ブロック(センスアンプNMOS/PMOSトランジスタしきい値モニタリング回路151及び制御回路152)からの出力から、チップ内のセンスアンプNMOS/PMOSトランジスタのしきい値のバラツキを検出し、チップ全体の基板電位を制御することで、しきい値を制御する。これにより、センス速度を最適速度に調整可能となり、消費電力を低減することも可能となる。図14に示した、後述するがセンスアンプNMOS/PMOSトランジスタしきい値モニタリング回路151は、図1、図2で示したものと略同じである。また、制御回路152は、図1、図2で示したものと略同じである。
図15は、NMOSしきい値バラツキ制御回路153の全体ブロック図である。図1のNMOSトランジスタ基板制御回路との相違点は、NMOSトランジスタの基板1621、1622、1623、・・・、Nに、図1のDRAMチップ内のNMOS基板制御回路からの出力が入力される点である。これによりノード1612の電圧は、NMOSトランジスタアレー1603によって決定されるため、DRAMチップ全体のばらつきを調整することが可能となる。なお、本実施例の場合、センスアンプの基板電位は、図1の基板制御回路ではなく、本図のしきい値ばらつき制御回路153から供給される。
図16は、PMOSしきい値バラツキ制御回路154の全体ブロック図である。図2のPMOSトランジスタ基板制御回路との相違点は、PMOSトランジスタの基板1721、1722、1723、・・・、Nには、DRAMチップ内のPMOS基板制御全体ブロックからの出力が入力される点である。ノード1712の電圧は、PMOSトランジスタアレー1703によって決定されるため、DRAMチップ全体のばらつきを調整することが可能となる。なお、本実施例の場合、センスアンプの基板電位は、図1の基板制御回路ではなく、本図のしきい値ばらつき制御回路153から供給される。
これにより、DRAMチップ内にバンク毎や、ハーフバンク毎等に置かれたNMOS/PMOS基板制御ブロックによって検出された、それぞれのしきい値中心値のバラツキから、センス速度と消費電力のスペックを両方満たせるしきい値を、基板電位を制御することで、設定することができる。
本実施例の動作フローは次のような3つのフェーズに分かれる。まず、第一のフェーズは、NMOS/PMOS基板制御ブロックによるしきい値中心値検出フェーズである。このフェーズで、チップ内のある領域(バンク毎、ハーフバンク毎等)毎に分けられた中で、しきい値中心値を検出する。第二のフェーズは、それぞれの領域毎に検出されたしきい値中心値の値を基に、NMOS/PMOSしきい値バラツキ制御ブロックによって、DRAMチップ全体のセンスアンプNMOS/PMOSトランジスタの基板電位を決定するフェーズである。このフェーズで、DRAMチップの場所ごとにバラつくしきい値を、センス速度と消費電力のスペックを満たすように決定する。第三のフェーズは、NMOS/PMOSしきい値バラツキ制御ブロックによって決定された基板電位を、DRAMチップ内の全てのセンスアンプのNMOS/PMOSトランジスタに入力し、しきい値を制御するフェーズである。これにより、センス速度と消費電力のスペックを満たす、センスアンプを実現することができる。もし、一度では所望のしきい値設定が出来なかった場合は、第一のフェーズから第三のフェーズを何度か繰り返し、しきい値を制御する。
以上、本願明細書及び図面に開示される発明を実施例に従って説明してきたが、発明の要旨を逸脱しない限り、種々の変更が可能である。
101…センスアンプNMOSトランジスタしきい値モニタリング回路、102、202…制御回路、103…レプリカNMOSトランジスタアレー、104…レプリカNMOSトランジスタ、105、205…抵抗器、106、206…選択回路、201…センスアンプPMOSトランジスタしきい値モニタリング回路、203…レプリカPMOSトランジスタアレー、301…比較回路アレー、302…電源回路、303…比較回路、401…差動増幅器、402、403…インバータ・ノアゲート、404…フリップフロップ、601…メモリーブロック、602…入出力PAD、153、154…バラツキ制御回路、CLK…クロック信号、RST…リセット信号、Vin…入力電圧、Vref…参照電圧、Va〜Vn…基板電位、X−DEC…Xデコーダ、Y−DEC…Yデコーダ、X/Y−Predec…X/Y−プリデコーダ、CLK/Cmd…コマンドデコーダ、MA…メインアンプ、WD…ワードドライバ、ARY…メモリセルアレー、SAA…センスアンプ列、SWDA…サブワードドライバ列、XP…クロスエリア、replica…レプリカ列、MAA…メインアンプ列。
Claims (15)
- 第1導電型の複数の第1MOSトランジスタと、前記第1導電型の複数の第1レプリカMOSトランジスタを有する第1モニタリング回路と、前記複数の第1MOSトランジスタの基板電圧を制御する第1制御回路とを具備し、
前記第1モニタリング回路は、前記複数の第1レプリカMOSトランジスタにより前記複数の第1レプリカMOSトランジスタのしきい値中心値を検出し、その検出結果を前記第1制御回路に出力し、
前記第1制御回路は、前記検出結果を基に前記複数の第1MOSトランジスタのしきい値を制御するために、前記複数の第1MOSトランジスタの基板電圧を出力することを特徴とする半導体装置。 - 請求項1において、
前記第1モニタリング回路及び前記第1制御回路を分散して複数配置することを特徴とする半導体装置。 - 請求項1において、
前記第1制御回路内部に、前記第1モニタリング回路の出力と、参照電圧とを比較する比較回路を複数有することを特徴とする半導体装置。 - 請求項3において、
前記第1制御回路内部に、前記比較回路からの出力に基づいて、前記複数の第1レプリカMOSトランジスタ、または、前記複数の第1NMOSトランジスタの基板電圧を決定する電源回路を有することを特徴とする半導体装置。 - 請求項2において、
メモリアレーブロックの周辺に前記複数の第1レプリカMOSトランジスタ及び前記第1制御回路を配置することを特徴とする半導体装置。 - 請求項2において、
メモリアレーブロックの内部に前記複数の第1レプリカMOSトランジスタ及び前記第1制御回路を配置することを特徴とする半導体装置。 - 請求項1において、
前記第1導電型とは異なる第2導電型の複数の第2MOSトランジスタと、前記第2導電型の複数の第2レプリカMOSトランジスタを有する第2モニタリング回路と、前記複数の第2MOSトランジスタの基板電圧を制御する第2制御回路とを具備し、
前記第2モニタリング回路は、前記複数の第2レプリカMOSトランジスタにより前記複数の第2レプリカMOSトランジスタのしきい値中心値を検出し、その検出結果を前記第2制御回路に出力し、
前記第2制御回路は、前記検出結果を基に前記複数の第2MOSトランジスタのしきい値を制御するために、前記複数の第2MOSトランジスタの基板電圧を出力することを特徴とする半導体装置。 - 請求項7において、
前記複数の第2レプリカMOSトランジスタ及び前記第2制御回路を半導体集積回路チップ内に分散して複数配置することを特徴とする半導体装置。 - 請求項8において、
半導体集積回路チップ内に分散して複数配置された前記第2レプリカMOSトランジスタ及び前記第2制御回路によって、しきい値のバラツキを検出することを特徴とする半導体装置。 - 請求項1において、
前記複数の第1MOSトランジスタは、センスアンプを構成するトランジスタであることを特徴とする半導体装置。 - 第1導電型の複数の第1MOSトランジスタと、
前記第1導電型の複数の第1レプリカMOSトランジスタを有する第1モニタリング回路と、前記複数の第1レプリカMOSトランジスタの基板電圧を制御する第1制御回路とを有する複数の第1MOSトランジスタ基板制御回路と、
前記第1導電型の複数の第2レプリカMOSトランジスタを有する第2モニタリング回路と、前記複数の第1MOSトランジスタの基板電圧を制御する第2制御回路とを有する第2MOSトランジスタ基板制御回路とを具備し、
前記第1モニタリング回路は、前記複数の第1レプリカMOSトランジスタにより前記複数の第1レプリカMOSトランジスタのしきい値中心値を検出し、その検出結果を前記第1制御回路に出力し、
前記第1制御回路は、前記検出結果を基に前記複数の第1レプリカMOSトランジスタのしきい値を制御するために、前記複数の第1レプリカMOSトランジスタの基板電圧を出力するとともに、前記複数の第2レプリカMOSトランジスタのうち対応する一つに前記基板電圧を出力し、
前記第2制御回路は、前記第2モニタリング回路の出力に基づいて前記複数の第1MOSトランジスタの基板電位を制御することを特徴とする半導体装置。 - 請求項11において、
前記複数の第1MOSトランジスタ基板制御回路を分散して配置し、
前記第2MOSトランジスタ基板制御回路は、チップの中央に一つ配置することを特徴とする半導体装置。 - 請求項11において、
前記第1制御回路の内部に、前記第1モニタリング回路の出力と、参照電圧とを比較する比較回路を複数有し、
前記第2制御回路の内部に、前記第2モニタリング回路の出力と、参照電圧とを比較する比較回路を複数有することを特徴とする半導体装置。 - 請求項12において、
メモリアレーブロックの周辺に前記複数の第1レプリカMOSトランジスタ及び前記第1制御回路を配置することを特徴とする半導体装置。 - 請求項12において、
メモリアレーブロックの内部に前記複数の第1レプリカMOSトランジスタ及び前記第1制御回路を配置することを特徴とする半導体装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006234896A JP2008059680A (ja) | 2006-08-31 | 2006-08-31 | 半導体装置 |
US11/771,779 US7659769B2 (en) | 2006-08-31 | 2007-06-29 | Semiconductor device |
US12/686,430 US7843250B2 (en) | 2006-08-31 | 2010-01-13 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006234896A JP2008059680A (ja) | 2006-08-31 | 2006-08-31 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008059680A true JP2008059680A (ja) | 2008-03-13 |
Family
ID=39150233
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006234896A Pending JP2008059680A (ja) | 2006-08-31 | 2006-08-31 | 半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (2) | US7659769B2 (ja) |
JP (1) | JP2008059680A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009266364A (ja) * | 2008-04-04 | 2009-11-12 | Elpida Memory Inc | 半導体記憶装置 |
JP2010232584A (ja) * | 2009-03-30 | 2010-10-14 | Elpida Memory Inc | 半導体装置 |
JP2010232583A (ja) * | 2009-03-30 | 2010-10-14 | Elpida Memory Inc | 半導体装置 |
US8217712B2 (en) | 2008-12-25 | 2012-07-10 | Elpida Memory, Inc. | Semiconductor device that can adjust substrate voltage |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7788438B2 (en) * | 2006-10-13 | 2010-08-31 | Macronix International Co., Ltd. | Multi-input/output serial peripheral interface and method for data transmission |
JP4709868B2 (ja) * | 2008-03-17 | 2011-06-29 | 株式会社東芝 | 半導体記憶装置 |
WO2010009493A1 (en) * | 2008-07-21 | 2010-01-28 | Magellan Technology Pty Ltd | A device having data storage |
JP5529450B2 (ja) * | 2009-07-15 | 2014-06-25 | スパンション エルエルシー | ボディバイアス制御回路及びボディバイアス制御方法 |
TW201142869A (en) * | 2010-02-09 | 2011-12-01 | Samsung Electronics Co Ltd | Memory device from which dummy edge memory block is removed |
KR101857729B1 (ko) * | 2011-06-17 | 2018-06-20 | 삼성전자주식회사 | 반도체 장치 |
FR2996676B1 (fr) * | 2012-10-10 | 2015-11-27 | Soitec Silicon On Insulator | Circuit de reference pour compenser des variations de pvt dans des amplificateurs de lecture a simple entree |
FR3005195B1 (fr) * | 2013-04-24 | 2016-09-02 | Soitec Silicon On Insulator | Dispositif de memoire avec circuits de reference exploites dynamiquement. |
US9640228B2 (en) * | 2014-12-12 | 2017-05-02 | Globalfoundries Inc. | CMOS device with reading circuit |
CN111367339B (zh) * | 2018-12-26 | 2022-03-01 | 北京兆易创新科技股份有限公司 | 降低晶体管的阈值电压的电路、放大器和nand闪存 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02246089A (ja) * | 1989-03-20 | 1990-10-01 | Hitachi Ltd | 半導体集積回路 |
JP2002074997A (ja) * | 2000-09-04 | 2002-03-15 | Hitachi Ltd | 半導体装置、マイクロコンピュータ、及びフラッシュメモリ |
JP2004165649A (ja) * | 2002-10-21 | 2004-06-10 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置 |
JP2005251976A (ja) * | 2004-03-04 | 2005-09-15 | Matsushita Electric Ind Co Ltd | 半導体装置及び回路シミュレーション方法 |
JP2006093311A (ja) * | 2004-09-22 | 2006-04-06 | Ricoh Co Ltd | 半導体装置及びその半導体装置を使用したボルテージレギュレータ |
JP2008186931A (ja) * | 2007-01-29 | 2008-08-14 | Fujitsu Ltd | 半導体集積回路 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4435652A (en) * | 1981-05-26 | 1984-03-06 | Honeywell, Inc. | Threshold voltage control network for integrated circuit field-effect trransistors |
US5397934A (en) * | 1993-04-05 | 1995-03-14 | National Semiconductor Corporation | Apparatus and method for adjusting the threshold voltage of MOS transistors |
FR2717918B1 (fr) * | 1994-03-25 | 1996-05-24 | Suisse Electronique Microtech | Circuit pour contrôler les tensions entre caisson et sources des transistors mos et système d'asservissement du rapport entre les courants dynamique et statique d'un circuit logique mos. |
US6518827B1 (en) * | 2001-07-27 | 2003-02-11 | International Business Machines Corporation | Sense amplifier threshold compensation |
CN100340062C (zh) * | 2003-02-25 | 2007-09-26 | 松下电器产业株式会社 | 半导体集成电路 |
US20050052219A1 (en) | 2003-09-04 | 2005-03-10 | Butler Douglas Blaine | Integrated circuit transistor body bias regulation circuit and method for low voltage applications |
JP2005166698A (ja) * | 2003-11-28 | 2005-06-23 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
JP4744807B2 (ja) * | 2004-01-06 | 2011-08-10 | パナソニック株式会社 | 半導体集積回路装置 |
DE102005030372A1 (de) * | 2005-06-29 | 2007-01-04 | Infineon Technologies Ag | Vorrichtung und Verfahren zur Regelung der Schwellspannung eines Transistors, insbesondere eines Transistors eines Leseverstärkers eines Halbleiter- Speicherbauelements |
-
2006
- 2006-08-31 JP JP2006234896A patent/JP2008059680A/ja active Pending
-
2007
- 2007-06-29 US US11/771,779 patent/US7659769B2/en not_active Expired - Fee Related
-
2010
- 2010-01-13 US US12/686,430 patent/US7843250B2/en not_active Expired - Fee Related
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02246089A (ja) * | 1989-03-20 | 1990-10-01 | Hitachi Ltd | 半導体集積回路 |
JP2002074997A (ja) * | 2000-09-04 | 2002-03-15 | Hitachi Ltd | 半導体装置、マイクロコンピュータ、及びフラッシュメモリ |
JP2004165649A (ja) * | 2002-10-21 | 2004-06-10 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置 |
JP2005251976A (ja) * | 2004-03-04 | 2005-09-15 | Matsushita Electric Ind Co Ltd | 半導体装置及び回路シミュレーション方法 |
JP2006093311A (ja) * | 2004-09-22 | 2006-04-06 | Ricoh Co Ltd | 半導体装置及びその半導体装置を使用したボルテージレギュレータ |
JP2008186931A (ja) * | 2007-01-29 | 2008-08-14 | Fujitsu Ltd | 半導体集積回路 |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009266364A (ja) * | 2008-04-04 | 2009-11-12 | Elpida Memory Inc | 半導体記憶装置 |
US8217712B2 (en) | 2008-12-25 | 2012-07-10 | Elpida Memory, Inc. | Semiconductor device that can adjust substrate voltage |
JP2010232584A (ja) * | 2009-03-30 | 2010-10-14 | Elpida Memory Inc | 半導体装置 |
JP2010232583A (ja) * | 2009-03-30 | 2010-10-14 | Elpida Memory Inc | 半導体装置 |
US8222952B2 (en) | 2009-03-30 | 2012-07-17 | Elpida Memory, Inc. | Semiconductor device having a complementary field effect transistor |
US8773195B2 (en) | 2009-03-30 | 2014-07-08 | Shinichi Miyatake | Semiconductor device having a complementary field effect transistor |
US9081402B2 (en) | 2009-03-30 | 2015-07-14 | Ps4 Luxco S.A.R.L. | Semiconductor device having a complementary field effect transistor |
Also Published As
Publication number | Publication date |
---|---|
US7843250B2 (en) | 2010-11-30 |
US20080054262A1 (en) | 2008-03-06 |
US20100109756A1 (en) | 2010-05-06 |
US7659769B2 (en) | 2010-02-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2008059680A (ja) | 半導体装置 | |
US8199596B2 (en) | Semiconductor memory device having a plurality of sense amplifier circuits | |
JP4928675B2 (ja) | 半導体装置 | |
US7304902B2 (en) | Pre-charge voltage supply circuit of semiconductor device | |
KR101446345B1 (ko) | 반도체 기억장치 및 그 센스 증폭기 회로 | |
JP2007179719A (ja) | 待機電流低減回路及びこれを有する半導体メモリ装置 | |
JPWO2004042821A1 (ja) | 半導体記憶装置 | |
JP2000348488A (ja) | 半導体記憶装置 | |
JP2008028055A (ja) | 半導体装置およびその製造方法 | |
JP5262454B2 (ja) | 半導体メモリ | |
US7414896B2 (en) | Technique to suppress bitline leakage current | |
JP2006287225A (ja) | 低電圧用の半導体メモリ装置 | |
US7751268B2 (en) | Sense amplifier power supply circuit | |
JP2010061760A (ja) | 半導体記憶装置 | |
US20220336007A1 (en) | Apparatuses and methods of power supply control for temperature compensated sense amplifiers | |
US7525858B2 (en) | Semiconductor memory device having local sense amplifier | |
JP4637865B2 (ja) | 半導体記憶装置 | |
US6744658B2 (en) | Semiconductor memory device capable of holding write data for long time | |
JP2010211892A (ja) | 半導体装置 | |
JP2010182419A (ja) | 半導体記憶装置 | |
JP2004164843A (ja) | 半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090204 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110628 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110816 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20120529 |