KR101446345B1

KR101446345B1 - 반도체 기억장치 및 그 센스 증폭기 회로

Info

Publication number: KR101446345B1
Application number: KR1020070126751A
Authority: KR
Inventors: 사토루 아키야마; 토모노리 세키구치; 리이치로 다케무라; 히로아키 나카야; 신이치 미야타케; 유코 와타나베
Original assignee: 피에스4 뤽스코 에스.에이.알.엘.
Priority date: 2007-01-09
Filing date: 2007-12-07
Publication date: 2014-10-01
Also published as: JP2008171476A; US20080175084A1; CN101221808A; JP5248019B2; CN101221808B; US20110079858A1; KR20080065529A; US7995405B2; CN101740114B; US7876627B2; TW200842870A; CN101740114A; TWI447727B

Abstract

고집적, 저소비 전력ㆍ고속 동작을 양립한 반도체 기억장치를 제공한다.

복수의 풀다운 회로와 하나의 풀업 회로로 구성되는 센스 증폭기 회로를 갖는다.

또한, 복수의 풀다운 회로 중, 그 하나에 있어서, 풀다운 회로를 구성하는 트랜지스터는, 다른 쪽 풀다운 회로를 구성하는 트랜지스터보다도, 채널 길이나 채널 폭의 정수(定數)가 큰 것을 특징으로 한다. 또한, 복수의 풀다운 회로 중, 트랜지스터의 정수가 큰 풀다운 회로를 먼저 활성화하고, 그 후, 또 하나의 풀다운 회로와 풀업 회로를 활성화해서 판독을 행한다. 나아가, 데이터선과 선행 구동하는 풀다운 회로는, NMOS 트랜지스터로 접속되어 있으며, 전기 NMOS 트랜지스터를 활성화, 비활성화함으로써 상기 풀다운 회로의 활성화, 비활성화를 제어한다.

센스 증폭기, 풀다운 회로, 풀업 회로

Description

반도체 기억장치 및 그 센스 증폭기 회로{SEMICONDUCTOR MEMORY DEVICE AND SENSE AMPLIFIER CIRCUIT}

본 발명은, 반도체장치 및 그 제조 방법에 관한 것이며, 특히, 고속, 고집적인 반도체 기억장치 및 논리회로와 반도체 기억장치를 집적한 반도체장치의 차동 증폭 동작의 부분에 관한 것이다.

본 발명은 반도체 기억장치의 하나인 다이내믹 랜덤 액세스 메모리(Dynamic Random Access Memory, 이하 DRAM으로 적는다)는, 우리들이 일상 이용하는 여러 가지 전자 기기에 수많이 탑재되어 있다. 또한, 최근 기기의 저소비 전력화, 고성능화의 요구에 따라, 탑재되는 DRAM도 저전력화, 고속화, 대용량화라는 고성능화가 강하게 요구되고 있다.

고성능 DRAM을 실현하기 위한 가장 유효한 수단의 하나는, 메모리셀의 미세화이다. 미세화함으로써 메모리셀을 작게 할 수 있다. 그 결과, 메모리셀에 접속되는 워드선 및 데이터선 길이가 짧아진다. 즉, 워드선, 데이터선의 기생 용량을 저감할 수 있으므로, 저전압 동작이 가능해지고, 저소비 전력화가 실현된다. 또한, 메모리셀이 작아지므로, 메모리의 대용량화가 가능해지고, 기기의 고성능화가 실현 된다. 이렇게, 미세화는 DRAM의 고성능화에 크게 기여한다.

그렇지만, 65nm, 45nm노드와 미세화가 진행함에 따라서, 상기와 같은 고성능화의 효과뿐만 아니라, 여러 가지 부작용이 나타난다. 그 주된 부작용은, 미세화에 의해 생기는 소자 특성의 변동 증가이다. 여기서 소자 특성의 변동이란, 예컨대 트랜지스터의 문턱치 전압이나, 트랜지스터로부터 흐르는 리크 전류 크기의 분산치(평균치로부터 벗어남)이다. 이 소자 변동은, DRAM의 성능 열화의 원인이 되기 때문에, 소자 변동은 될 수 있는 한 작게 억제하는 것이 바람직하다. 특히 센스 증폭기 회로의 페어 트랜지스터의 문턱치 전압차이의 변동은, 미소(微小)한 신호를 증폭하는 센싱 동작의 노이즈 원인이 되고, 판독 에러의 원인이 된다. 즉, 센스 증폭기의 문턱치 전압 변동은, 칩의 제품 수율에 직접 영향을 준다.

미세화에 따라서 DRAM의 데이터선 피치는 보통 좁아지기 때문에, 센스 증폭기의 레이아웃 피치도, 데이터선 피치에 맞추어 좁게 해야 한다. 그 결과, 트랜지스터의 채널 길이는 짧고, 채널 폭은 좁아져, 센스 증폭기를 구성하는 트랜지스터의 제조 오차가 커져 버린다. 이 제조 오차는 페어 트랜지스터 사이의 문턱치 전압차이의 변동을 증대시켜 버린다. 일반적으로 이 문제는, 센스 증폭기의 오프셋 문제로 일컬어지며, DRAM의 액세스 속도tRCD(RAS TO CAS DELAY)에 대단히 큰 영향을 미치게 하는 사항의 하나이다. 또한, 센스 증폭기의 오프셋 문제는, Kiyoo Itoh, "VLSI Memory Chip Design", Springer, 2001, pp223-230(비특허문헌 1)에 상세히 기재되어 있으며, 오프셋을 저감하는 것은, DRAM의 제품 수율 향상에 크게 기여하는 것이 잘 알려져 있다. 따라서, 미세화에 의한 고성능화를 실현하기 위해서는, 프로세스 개선에 의한 제조 오차 저감 뿐만 아니라, 센스 증폭기 오프셋을 억제하도록 하는 회로 대책을 강구하는 것이, 금후 대단히 중요한 기술이 된다.

이러한 과제의 해결을 시도한 최근의 예로서, Sang Hoon Hong etal., ISSCC 2002 Digest of Technical Papers, ppl54-155(비특허문헌 2)에서는, 센스 증폭기의 오프셋을 상쇄하는 기술이 개시되어 있다. 이 방법은, 커런트 미러(Current mirror) 작동 앰프를 이용하여, 데이터선의 프리차지(precharge) 전압을 보정함으로써 실질적으로 센스 증폭기의 오프셋을 작게 할 수가 있다. 그렇지만 이 방법은, 센스 증폭기에 추가하는 소자수(素子數)가 대단히 많고, 센스 증폭기의 면적이 커져서, 칩 사이즈의 증가를 초래한다. 또한, 구동하는 제어 신호도 늘어나기 때문에, 타이밍 마진이 증가하고, 속도의 저하도 우려된다.

또한, Jae-Yoon Simm etal., 2003 Symposiumon VLSI Circui, ts Digest of Technical Papers, pp289-292(비특허문헌 3)에서는 전하 전송형(電荷轉送型)의 센스 증폭기가 개시되어 있다. 이 방법은, 데이터선에 접속되는 스위치 트랜지스터를 통해 센스 증폭기 등의 주변 회로에 축적된 전하를 메모리셀측의 데이터선으로 전송하여, 센스 증폭기에 큰 전위차를 발생시키는 수법이다. 이로 인해, 센스 증폭기의 오프셋이 증가했을 경우에도, 오프셋 이상의 전위차를 센스 증폭기에 인가할 수 있으므로, 본질적으로 변동에 강하고, 저전압 동작이 우수하다. 그렇지만, 이 수법도 추가 프리차지회로나 재기록용의 스위치 트랜지스터 등, 추가 소자수가 많고, 칩 사이즈의 증가를 초래한다는 과제가 남는다.

또 USP-6392303 B2(특허문헌 1)에서는, 기존의 크로스 커플에 두 개의 NMOS 크로스 커플을 추가한 센스 증폭기 회로가 개시되어 있다. 추가된 NMOS 크로스 커플 중, 한쪽 NMOS 트랜지스터의 게이트측과, 다른 한쪽 NMOS 트랜지스터의 드레인측은, 쉐어드 스위치(shared switch)를 통해서 접속된다. 이로 인해, 고속 센싱 동작을 실현한다고 하고 있다. 이 방식에서는 재기록 시에 있어서, NMOS 크로스 커플로부터 쉐어드 스위치의 on저항이 실효적으로 나타나지 않게 되어, 재기록 동작을 고속화할 수가 있다. 그렇지만, 판독 시의 센싱 동작에 있어서는, 기존 크로스 커플의 오프셋의 영향을 받는다. 이로 인해, 기존의 크로스 커플의 오프셋이 클 경우, 판독 에러를 일으킬 가능성이 있다.

한편, 특개 2005-293759호 공보(특허문헌 2)에서는, 추가 소자수가 적고, 센스 증폭기 오프셋을 저감한 센스 증폭기 회로가 개시되어 있다. 이 방법은, 고감도 프리 앰프 기능을 가지는 NMOS 크로스 커플을 추가함으로써, 센스 증폭기 오프셋 문제를 해결하고 있다. 또 추가 소자수도 두 개로 적고, 면적 오버헤드(overhead)도 작다.

그런데, 상기 특허문헌 2의 센스 증폭기 회로에 대해서, 본 발명자가 검토한 결과, 이하와 같은 과제가 있다는 것을 알았다. 특허문헌 2에서는, 비트선에 읽어내진 미소(微小) 신호를, 추가 NMOS크로스 커플로 프린트한 후, 기존의 NMOS 및 PMOS 크로스 커플로 데이터를 래치한다. 이때, 하이 레벨로 풀업 된 데이터선이 드레인측에 접속되는 NMOS 트랜지스터에 있어서, 그 드레인측에서 커먼 소스측을 향해서, 서브쓰레숄드(subthreshold) 리크 전류가 흐른다. 일반적인 센스 증폭기 회로에 대하여, 특허문헌 2에서는 NMOS 크로스 커플을 추가하고 있다. 이로 인해 서 브쓰레숄드 리크 전류가 흐르는 패스가 증가하게 된다. 그 결과, 데이터 래치 시(時) 칩 전체의 off 리크가 증가해 버린다는 문제가 있다.

그래서 본 발명의 목적은, 상기와 같은 문제점을 감안하여, 1. 센스 증폭기 오프셋을 저감한 센스 증폭기 회로를 실현하고, 액세스 시간(tRCD)를 고속화하는 것, 2. 센스 증폭기로부터 흐르는 서브쓰레숄드 리크를 저감하고, 칩의 소비 전류를 저감하는 것이다.

본 발명의 상기 및 그 밖의 목적과 신규 특징은, 본 명세서의 기술 및 첨부 도면으로부터 밝혀질 것이다.

본원에 있어서 개시되는 발명 중, 대표적이지만 개요를 간단히 설명하면, 다음과 같다.

복수의 메모리셀과 복수의 센스 증폭기 회로로 이루어진, 반도체 기억장치에 있어서, 상기 센스 증폭기 회로는, 적어도 두 개 이상의 풀다운 회로를 갖는다. 또한, 상기 풀다운 회로의 하나를 먼저 구동한다. 선행 구동하는 상기 풀다운 회로와 데이터선은, NMOS 트랜지스터를 통해서 접속한다. 판독 신호량이 데이터선에 출력된 후, 상기 NMOS 트랜지스터를 구동함으로써 상기 풀다운 회로를 구동한다. 상기 풀다운 회로에 의해, 후단(後段)의 풀다운 회로 및 풀업 회로의 오프셋 이상으로 데이터선을 증폭한 후, 상기 후단의 풀다운 회로와, 상기 후단의 풀업 회로를 구동 한다. 이때, 선행 구동하는 상기 풀다운 회로에 있어서는, 트랜지스터의 오프셋이 작아지도록, 미리 트랜지스터의 채널 길이나 채널 폭을 크게 해 두면 좋다.

또한, 상기 센스 증폭기에서 데이터를 래치(latch)한 뒤, 상기 NMOS 트랜지스터를 비활성화하고, 선행 구동하는 상기 풀다운 회로를 비활성화시킨다. 이로 인해, 선행 구동하는 상기 풀다운 회로로부터 흐르는 서브쓰레숄드 리크 전류를 삭감할 수 있다. 또 상기 센스 증폭기는, 복수의 풀업 회로로 구성되어도 좋다.

본원에 있어서 개시되는 발명 중, 대표적인 것에 의해 얻을 수 있는 효과를 간단히 설명하면, 고속 액세스 시간 또는 저소비 전류의 실현이 가능해진다.

이하, 본 발명의 실시형태를 도면에 근거해서 상세에 설명한다. 또, 실시형태를 설명하기 위한 전체 도면에 있어서, 동일한 부재에는 원칙으로서 동일한 부호를 붙이고, 그 반복 설명은 생략한다.

또한, 본 실시형태에 나타내어진 각 블록을 구성하는 트랜지스터는, 특별히 제한되지 않지만 공지의 CMOS(상보형(相補型) MOS 트랜지스터) 등의 집적회로 기술에 의해, 단결정 실리콘과 같은 1개의 반도체 기판 상에 형성된다. 즉, 웰과 소자분리 영역과 산화막이 형성되는 공정 후, 게이트 전극과 소스ㆍ드레인 영역을 형성하는 제1과 제2 반도체 영역을 형성하는 공정을 포함하는 공정에 의해 형성된다.

MOSFET(Metal 0xide Semiconductor Field Effect Transistor)의 회로 기호는 게이트에 동그란 표시를 붙이지 않은 것은 N형 MOSFET(NMOS)을 나타내도록 하여, 게이트에 동그란 표시를 붙인 P형 MOSFET(PMOS)와 구별된다. 이하 MOSFET를 간략화해서 MOS 혹은 MOS 트랜지스터로 부르기로 한다.

또, 본 발명은 금속 게이트와 반도체층 사이에 설치된 산화막을 포함하는 전계효과 트랜지스터에만 한정되는 것은 아니며 절연막을 사이에 포함하는 MISFET(Metal Insulator Semiconductor Field Effect Transistor) 등의 일반적인 FET를 이용한 회로에 적용된다.

[실시예 1]

이하, 도 1에 의해 본 발명의 실시예인 반도체 기억장치와 그 센스 증폭기 회로에 대해서 설명한다.

도 1은, 본 발명의 제1 실시예인 센스 증폭기 회로(SAO)와, 그것에 접속되는 복수의 메모리셀(MC)을 나타내는 도이다. 센스 증폭기 회로(SAO)는, 두 개의 풀다운 회로(NDRVO, NDRV1), 하나의 풀업 회로(PDRV), 컬럼 스위치(YSW), 프리차지회로(PCH), 쉐어드 스위치(SHR)로 구성된다. 또한 각각의 기호는, 풀다운 회로(NDRVO)와 데이터선의 접속을 제어하는 스위치 트랜지스터(SWMOS), 상기 스위치 트랜지스터(SWMOS)를 구동하는 제어 신호(SACTL), 전기 풀다운 회로(NDRVO)의 소스선(VSSA), 상기 풀다운 회로(NDRV1)를 구동하는 커먼 소스 드라이버(VSS_DRV), 상기 커먼 소스 드라이버(VSS_DRV)를 제어하는 커먼 소스 제어 스위치(ΦCSN), 상기 풀다운 회로(NDRV1)의 커먼 소스선(CSN), 상기 풀업 회로(PDRV)를 구동하는 커먼 소스 드라이버(VARY_DRV), 상기 커먼 소스 드라이버(VARY_DRV)를 제어하는 커먼 소스 제어 스위치(ΦCSP), 상기 풀업 회로(PDRV)의 커먼 소스선(CSP), 쉐어드 스위치 제어선(SHRR, SHRL), 컬럼 스위치 제어선(YS), 로컬 입출력선(LIOT, LIOB), 프리차지전압(VDLR), 프리차지회로 제어선(DLEQ), 접지 전압(VSS), 데이터선 하이 레벨 전압(VARY), 센스 증폭기 회로(SA1, SA2), 센스 증폭기 어래이(SAA-R, SAA-L), 서브워드 드라이버(SWD), 서브 드라이버 어래이(SWDA-U, SWDA-D), 음(-)전압(VKK-U, VKK-D), 데이터선(DLTO, DLT1, DLBO, DLB1), 서브 워드선(WLO, WLl, WL2, WL3, WL4, WL5), 메모리셀(MC), 액세스 트랜지스터(TN), 셀 용량(CS), 플레이트 전극(PLT), 후막(厚膜) NMOS 트랜지스터(Thick film NMOS), 박막 NMOS 트랜지스터(Thin film NMOS)이다. 또, 커먼 소스선의 프리차지회로나, 로컬 입출력선(LIOT1, LIOB1) 등, 일부 요소 회로나 배선은, 도면이 번잡해지므로 생략했다.

도 1에 도시한 바와 같이, 본 실시예에 있어서의 복수의 풀다운 회로 중, 풀다운 회로(NDRVO)를 구성하는 NMOS 트랜지스터는, 풀다운 회로(NDRV1)를 구성하는 NMOS 트랜지스터와 비교하면, 트랜지스터의 채널 길이가 길고, 채널 폭이 넓다. 트랜지스터의 채널 길이를 길게, 채널 폭을 넓히는 이유는, 풀다운 회로(NDRV)의 NMOS 크로스 커플 트랜지스터의 문턱치 전압 차이를 저감하기 위해서이다. 즉 풀다운 회로(NDRVO)의 오프셋을 저감하기 위해서이다. 풀다운 회로(NDRVO)의 오프셋이 작으므로, 풀다운 회로(NDRVO)를 풀다운 회로(NDRV1) 및, 풀업 회로(PDRV)보다도 선행 구동하면, 데이터선에 출력된 미소한 판독 신호량을 정확히 증폭할 수 있다.또 풀다운 회로(NDRV1)를 구성하는 NMOS 트랜지스터와, 풀업 회로(PDRV)를 구성하는 PMOS 트랜지스터의 채널 길이는 짧고, 채널 폭은 넓은 것이 바람직하다. 그 이유는, 풀다운 회로(NDRVO)를 구성하는 NMOS 트랜지스터의 채널 길이가 길고, 채널 폭이 넓으므로, 데이터선을 접지 레벨까지 구동하는 속도가 시간이 늦어질 경우가 있다. 이러한 경우, 풀다운 회로(NDRV1) 및 풀업 회로(PDRV)를 구성하는 트랜지스터의 채널 길이를 짧게, 채널 폭을 넓게 해두면, 데이터선을 고속으로 접지 레벨과 원하는 하이 레벨로 증폭할 수 있다. 이상과 같이, 트랜지스터 정수(定數)(채널 길이나 채널 폭)를 크게 하고, 오프셋을 충분히 저감한 풀다운 회로(NDRVO)를 추가하여 풀다운 회로(NDRVl)나 풀업 회로(PDRV)보다도 선행 구동하면, 판독 시에 데이터선에 출력된 미소한 판독 신호량을, 풀다운 회로(NDRV1) 및 풀업 회로(PDRV)의 오프셋 전압 이상으로 증폭할 수 있다. 즉, 미세화에 의해 트랜지스터의 문턱치 전압 변동이 증대하고, 데이터선을 저전압화해도, 센싱 시(時)의 판독 신호량을 정확히 증폭할 수 있다.

또, 실시예 1의 센스 증폭기 회로(SAO)는, 종래의 센스 증폭기 회로와 비교하면, 추가 회로는 한 쌍의 NMOS 크로스 커플과, 그 NMOS 크로스 커플과 데이터선 을 접속하는 NMOS 트랜지스터 2개, 합계 4개의 NMOS 트랜지스터뿐이다. 따라서, 본 실시예의 센스 증폭기 회로(SAO)의 면적 오버헤드는 대단히 작아서, 칩 사이즈의 증가를 최소한으로 억제할 수 있다. 또 추가 회로 이외의 부분은, 종래의 센스 회로와 같기 때문에, 레이아웃이나 배선 구성 등도 최소한의 변경으로 억제할 수 있다. 또, 도 1의 실시예에서는, 서브 워드선에 대하여 데이터선 쌍이 교차하는 반환 데이터선형의 어래이 구성을 나타냈지만, 물론, 본 발명은 이것에 한정되지 않는다. 예컨대, 소위 개방 데이터선형의 어래이 구성이어도 좋다. 또 풀다운 회로(NDRVO, NDRV1)나 풀업 회로(PDRV)의 문턱치 전압에 대해서 특별히 언급하지 않 고 있지만, 예컨대, 로우(ROW)계(系) 어드레스의 디코더(XDEC)에 이용되는 일반적인 박막 트랜지스터의 문턱치 전압보다도 낮은, 낮은(低) 문턱치 전압으로 해도 좋은 것은 말할 필요도 없다. 낮은 문턱치 사양의 박막 트랜지스터를 이용함으로써 풀다운 회로나 풀업 회로의 구동 전류가 향상하기 때문에, 센싱 속도를 고속화할 수 있다. 이와 같이, 본 발명의 주지를 일탈하지 않는 범위에서 여러 가지 변경이 가능한 것은 말할 필요도 없다.

도 2는, 도 1에 실시된 센스 증폭기 회로(SAO)의 동작 파형이다. 우선, 비선택측의 어래이와 센스 증폭기 회로(SAO)를 전기적으로 떼어놓기 위해서, 쉐어드 스위치(SHRR)를 상승 전압(VPP)에서 접지 전압(VSS)으로 니게이트(negate)한다. 거의 동시에 프리차지회로 제어선(DLEQ)을 니게이트하고, 센스 증폭기 회로(SAO) 내의 프리차지회로(PCH)를 비활성화한다. 이로 인해, 서브 어래이에서 공유하고 있는 센스 증폭기와, 선택 서브 어래이만이 전기적으로 접속된다. 또한, 프리차지 상태이었던 데이터선이 플로팅 상태가 되고, 판독가능하게 된다. 또 쉐어드 스위치(SHRR)의 니게이트나 프리차지회로 제어선(DLEQ)의 구동 방법은 여러 가지 있지만, 예컨대 로우(ROW) 어드레스 신호(RAS)나 어드레스 신호를 이용하면 좋다. 다음으로, 서브 워드선(WL1)이 어서트 되면, 서브 워드선(WL1)에 접속되어 있는 메모리셀로부터, 유지되어 있는 신호가 데이터선 에 출력된다. 예컨대, 도 1의 메모리셀(MC)에 유지되어 있는 L레벨의 신호가, 데이터선에 출력된다. 출력된 판독 신호량은, 풀다운 회로(NDRVO)의 각각의 게이트에 입력된다. 그 후, 스위치 트랜지스터(SWMOS)를 풀다운 회로(NDRV1) 및 풀업 회로(PDRV)보다도 선행 구동한다. 스위치 트랜지스 터(SWMOS)를 선행적으로 활성화하면, 풀다운 회로(NDRVO)와 데이터선이 전기적으로 접속되기 때문에, 데이터선에 출력된 미소한 판독 신호량의 증폭이 시작된다.

도 1에서 설명한 바와 같이, 풀다운 회로(NDRVO)의 오프셋은 대단히 작다. 이 때문에, 데이터선에 판독된 미소한 판독 신호량을 정확히 증폭할 수 있다. 즉, L레벨의 판독 신호량이 출력되었다, 데이터선(DLTO)을 선택적으로 VSS측에 구동할 수 있다. 또 풀다운 회로(NDRV1) 및 풀업 회로(PDRV)는 아직 비활성화 상태이기 때문에, 풀다운 회로(NDRV1)와 풀업 회로(PDRV)의 오프셋이 커도, 센싱 동작에 악영향을 미칠 염려는 없다. 또한, 스위치 트랜지스터(SWMOS)를, 풀다운 회로(NDRVO)의 제어 회로로서 이용하고 있으므로, 풀다운 회로(NDRVO)의 소스측은, 접지 레벨로 할 수 있다. 소스측을 접지 레벨로 하는 것은, 소스 전위의 강화로 연결된다. 풀다운 회로(NDRVO)의 오프셋이 충분히 저감된 후에, 소스 전위가 강화되면, 크로스 커플을 흐르는 전류도 증가하기 때문에, 결과로서 풀다운 회로(NDRVO)의 센싱 속도를 고속화할 수 있다는 이점이 있다. 이렇게, 판독된 미소한 판독 신호량을, 풀다운 회로(NDRVO)를 선행 구동하여, 나중에 구동하는 풀다운 회로(NDRV1) 및 풀업 회로(PDRV)의 오프셋 이상으로 증폭하면, 문턱치 전압 변동이 증대해도, 안정한 판독 동작이 가능해진다.

데이터선 쌍을 원하는 전압 차이로까지 증폭한 후, 커먼 소스 제어 스위치(ΦCSN, ΦCSP)를 어서트(assert)하여, 커먼 소스선 CSN, CSP을 각각 VSS, VARY 레벨로 변화시킨다. 이로 인해, 데이터선 쌍은 VSS레벨과 VARY레벨로 증폭되고, 센스 증폭기 회로(SAO)에 의해 래치된다. 이때, 풀다운 회로(NDRVO)를 구성하는 NMOS 트 랜지스터 중, VARY레벨로 래치된 데이터선(DLBO)이, 드레인측에 접속되어 있는 NMOS 트랜지스터에 있어서, 소스측의 VSSA를 향해서 서브쓰레숄드 리크 전류가 흘러 버린다. 이것을 막기 위해서, 데이터선 쌍을 VSS 및 VARY레벨로 증폭한 뒤, 스위치 트랜지스터(SWMOS)를 니게이트한다. 스위치 트랜지스터(SWMOS)를 니게이트함으로써 상기의 서브쓰레숄드 리크 전류를 삭감할 수 있다. 즉, 센스 증폭기 회로(SAO)의 서브쓰레숄드 리크 전류를 저감하고, 칩의 소비 전류를 삭감할 수 있다.

데이터선 쌍을 원하는 전압 차이까지 래치하고, 스위치 트랜지스터(SWMOS)를 비활성화한 뒤에는, 풀다운 회로(NDRV1) 및 풀업 회로(PDRV)로 데이터를 래치하고, 메모리셀(MC)에 재기록 동작을 실시한다. 재기록 동작에 의해, 메모리셀(MC)에 충분히 데이터가 되돌려 기록된 후, 서브 워드선(WLl)을 니게이트한다. 그 후, 커먼 소스선(CSN, CSP)을 프리차지 전압(VDLR)에 프리차지하여, 프리차지 제어선(DLEQ)을 어서트하고, 데이터선 쌍을 프리차지 전위(VDLR)에 프리차지한다. 이상이 실시예 1의 센스 증폭기 회로(SAO)의 동작이다.

지금까지 설명한 바와 같이, 오프셋을 충분히 저감한 풀다운 회로(NDRVO)를 추가함으로써 문턱치 전압 변동이 클 경우나, 저전압화에 의해 신호량이 감소했을 경우에 있어서도, 안정한 판독 동작이 실현된다. 또 저전압화 동작이 가능하게 됨으로써 동작 시의 칩 소비 전력을 저감할 수 있다. 또한, 종래의 센스 증폭기 회로에서는, 데이터선 길이를 길게 하면 데이터선의 기생 용량이 증가해버려, 판독 신호량이 감소하고, 판독 오동작이 발생해버릴 우려가 있다. 그러나, 본 발명의 센스 증폭기 회로(SAO)를 이용하면, 데이터선 길이를 길게 해도, 오프셋을 충분히 저감 한 풀다운 회로(NDRVO)를 선행 구동함으로써 판독 오동작이 없다. 즉, 안정한 판독 동작과 칩의 셀 점유율 향상을 양립시킬 수 있다. 셀 점유율이 높아진다는 것은, 칩 면적을 작게 할 수 있게 되어, 낮은 비용로 양품의 칩을 제공할 수 있다. 또한, 데이터 래치 후에, 스위치 트랜지스터(SWMOS)를 비활성화함으로써 풀다운 회로(NDRVO)를 흐르는 서브쓰레숄드 리크 전류를 삭감할 수 있다. 그 결과, 칩의 소비 전류를 저감할 수 있다.

도 3 및 도 4는, 도 1의 실시예인 센스 증폭기 회로(SAO)를 복수(複數) 사용하여 구성했다, 센스 증폭기 어래이(SAA-R)의 평면 레이아웃이다. 파선부(破線部)로 둘러싸인 부분을 나타내는 기호의 일부는, 각각 도 1의 센스 증폭기 회로(SAO)를 구성하는 각 회로에 대응하고 있다. 그 이외의, SACTL은 스위치 트랜지스터 제어선, YSO-YS2는 컬럼(column) 스위치 제어선, LIOOT, LIOOB, LIOlT, LIOlB는 로컬 데이터선을 나타내고 있다. 또, 도 4는, 콘택트(V2)와 제2층 배선층(M2)의 배선 레이아웃의 일례가 나타내져 있다. 또한, 도 3, 도 4에 있어서의 기호의 의미는, 게이트 전극과 제1층 배선층(Ml(데이터선))을 접속하는 게이트 콘택트(FGCNT), 확산층(LN, LP), 게이트 전극(FG), 확산층(LN, LP)과 배선층(M1)을 접속하는 확산층 콘택트(LCNT), 제2층 배선층(M2)과 제3층 배선층(M3)을 접속하는 콘택트(V2)이다. 또 도 3에 있어서, 커먼 소스 드라이버(VSS_DRV, VARY_DRV)는, 커먼 소스선(CSN, CSP)을 구동하기 위해서 이용되고, 예컨대, 복수의 센스 증폭기 회로(SAO-SA7(도시하지 않음))에 각각 하나씩 배치된다, 소위 센스 증폭기 드라이버 분산 배치 방식의 레이아웃의 일례를 나태내고 있다.

도 3에서는, 하나의 서브 어래이(SARYO)에 대하여, 복수의 풀다운 회로(NDRVO), 풀다운 회로(NDRVO)를 데이터선과의 전기적인 접속을 제어하는 스위치 트랜지스터(SWMOS) 및 쌍으로서 동작하는 복수의 풀다운 회로(NDRV1)와, 복수의 풀업 회로(PDRV)와의 사이에, 복수의 커먼 소스선을 구동하는 회로(VARYDRV, VSS_DRV)가 분산 배치되어 있다. 스위치 트랜지스터(SWMOS)를 제어하는 스위치 트랜지스터 제어선(SACTL)과, 구동 회로(VARY_DRV, VSS_DRV)를 제어하는 제어 스위치(ΦCSN, ΦCSP)는, 프리차지 전압(VDLR)을 공급하는 전원선과, 로컬 데이터선(LIOOT, LIOOB, LIOlT, LIOlB)과, 커먼 소스선(CSN, CSP)과, 데이터선 전압(VARY), 접지 전압(VSS, VSSA)을 공급하는 전원선과, 같은 방향으로 연장되고, 같은 배선층에서 형성된다. 또한 이들 배선은 워드선과 같은 방향으로 형성된다. 컬럼 스위치 구동선(YSO-YS2)은, 콘택트(V2)를 통해서 컬럼 스위치(YSW)와 접속되고, 제2층 배선층(M2)보다 상층인 제3층 배선층(M3)에 형성되며, 데이터선과 같은 방향으로 연장된다.

센스 증폭기 회로(SAO) 내의 스위치 트랜지스터(SWMOS)는, 인접하는 센스 증폭기 회로의 스위치 트랜지스터(SWMOS)와 게이트 전극(FG)을 통해서 접속되어 있다. 또, 스위치 트랜지스터(SWMOS)의 게이트 전극(FG)은, 서브워드 드라이버(SWD)와 센스 증폭기 어래이(SAA)가 직교하는 영역에서, 배선층(M2)과 접속된다. 이와 같이 함으로써 스위치 트랜지스터 제어선(SACTL) 전체의 배선 저항을 저감하고, 스위치 트랜지스터(SWMOS)를 고속으로 활성화할 수 있다.

이상과 같이, 서브 어래이(SARYO)에 대응하는 센스 증폭기 어래이(SAA-R)에 있어서, 구동 회로(VSS_DRV, VARY_DRV)를 분산 배치함으로써, 고속으로 커먼 소스선(CSN, CSP)을 구동할 수가 있고, 또 풀다운 회로(NDRV1)와 풀업 회로(PDRV)의 사이에 배치함으로써 효율적으로 레이아웃을 행하는 것이 가능해진다. 또, 도면이 번잡해지므로, 배선층의 일부는 생략했다.

또한, 도 3, 도 4에 나타낸 바와 같이, 도 1에 실시한 센스 증폭기 회로(SAO)의 추가 회로는, 풀다운 회로(NDRVO)와 스위치 트랜지스터(SWMOS)뿐이다. 따라서 도 3으로 알 수 있는 바와 같이, 센스 증폭기 회로(SAO)의 면적 증가도 적다. 또한, 레이아웃의 대칭성도 우수하기 때문에, 데이터선 노이즈도 작다는 이점도 있다. 또한, 종래의 풀다운 회로(NDRV1)와 같은 레이아웃이 가능해서, 회로 추가에 따르는 추가 배선은, 스위치 트랜지스터 제어선(SACTL)과 커먼 소스선(VSSA)뿐이므로, 본 실시예의 센스 증폭기 회로의 레이아웃이 용이하다. 또한, 풀다운 회로(NDRVO, NDRV1)와 풀업 회로(PDRV) 내의 트랜지스터의 게이트 전극 형상은, 링 모양의 형상으로 형성되어 있다. 또, 이 링 모양 게이트 형상은, 도 3의 오른쪽 위의 굵은 파선으로 둘러싼 영역에 도시되어 있다. 이와 같이 게이트 전극을 링 모양으로 함으로써 게이트 전극의 제조 오차가 저감되고, 센스 증폭기 회로의 오프셋을 더 저감할 수 있다.

또, 도 3에 있어서는, 풀다운 회로(NDRVO, NDRV1), 풀업 회로(PDRV)의 게이트 전극(FG)의 형상을 링 모양으로 나타냈지만, 물론 본 발명이 이것에 한정되는 것은 아니다.

모양이나 직사각형의 게이트 전극(FG) 등 여러 가지 변형이 가능하다. 또한, 커먼 소스 드라이버(VSS_DRV)의 채널 폭을, 도 3에 나타낸 채널 폭보다 도 좁게 하거나, 혹은 커먼 소스 제어 스위치(ΦCSN)의 세트 시간을 느리게 하는 방법을 적용하여, 도 2에 나타낸 커먼 소스선(CSN)의 구동 속도를 보다 느리게 해서, 센스 증폭기 회로(SAO)를 동작시켜도 좋다. 즉 풀다운 회로(NDRVO)구동 후에, 풀다운 회로(NDRV1)를 비교적 느린 속도로 구동하고, 마지막에 풀업 증폭 회로(PDRV)를 구동한다. 이와 같이 함으로써 풀다운 회로(NDRVO)의 오프셋이 커졌을 경우에 있어서도, 풀다운 회로(NDRV1)에서, 데이터선(DLTO)을 정확하게 VSS측에 선택적으로 증폭할 수 있다는 이점이 있다. 이상과 같이, 본 발명의 주지를 일탈하지 않는 범위에서 여러 가지 변형이 가능한 것은 말할 필요도 없다.

도 5는, 도 1에 있어서의 서브 어래이(SARY)의 평면 레이아웃과, 그것에 접속되는 센스 증폭 어래이(SAA-R, SAA-L)를 나타낸 도이다. 액세스 트랜지스터(TN)는, 서브 워드선(WL), 확산층(ACT)으로 구성되며, 셀 캐패시터(CS)는, 축적 노드(SN)와 플레이트 전극(PLT)으로 이루어진다. 그 밖의 기호는, 확산층(ACT)을 그 상부의 배선이나 콘택트에 접속하기 위한 셀 콘택트(SNCNT), 비트선(BLT, BLB)과 확산층(ACT)을 접속하는 비트선 콘택트(BLCNT), 랜딩 패드(LPAD)이다. 여기서, 랜딩 패드(LPAD)는 축적 노드(SN)와 축적 노드 콘택트(SNCNT)를 접속하는 콘택트이며, 셀 캐패시터(CS)의 위치를 최적화할 수가 있으므로, 셀 캐패시터(CS)의 표면적을 크게 할 수가 있다. 물론, 셀 캐패시터(CS)의 용량이 충분히 확보될 수 있다면, 랜딩 패드(LPAD)를 이용하지 않아도 좋다. 이 경우, 프로세스 공정을 삭감할 수 있으므로 비용을 저감할 수 있다.

또한, 도 5와 같이 메모리셀(MC)의 레이아웃은 여러 가지 변형이 가능하다. 도 5(a)는, 소위 반환형 데이터선 구조이며, 확산층(ACT)이 단순한 직사각형이기 때문에, 미세화가 용이하다는 이점이 있다. 또 도 5(b)는, 유사 반환형 데이터선 구조이다. (a)와의 차이는, 확산층(ACT)이 서브 워드선(WL)에 대하여 비스듬히 레이아웃 되어 있는 것이다. 이 때문에, 실효적으로 채널 폭이 크게 떨어져서, 액세스 트랜지스터(TN)의 on 전류를 크게 취할 수 있다는 이점이 있다. 따라서, 본 실시의 메모리셀 구조와 조합시킴으로써, 보다 고속동작이 가능한 반도체 기억장치를 실현할 수 있다. 도 5(c), (d)는, 개방형 데이터선 구조이다. 반환형 데이터선 구조에 비교하면, 셀 면적을 저감할 수 있다는 이점이 있다. 도 5(c)는 데이터선 피치가 넓기 때문에, 데이터선 기생 용량도 저감할 수 있다. 그 때문에, 본 실시의 메모리셀 구조와 조합시킴으로써 보다 고집적(高集積)으로, 저전압동작이 가능한 반도체 기억장치를 실현할 수 있다. 도 5(d)는, (c)에 비해 더욱 셀 면적을 작게 할 수 있어, 본 실시의 메모리셀과 조합시킴으로써, 고집적 반도체 기억장치가 실현될 수 있다.

물론, 본 실시예의 메모리셀 구조에 적용할 수 있는 레이아웃은, 이것에 한정되지 않는다. 예컨대, (d)의 개방형 데이터선 구조에 있어서, 서브 워드선(WL)에 대하여 비스듬히 레이아웃되어 있는 확산층(ACT)을, (a)와 같이 직교하도록 레이아웃 해도 좋다. 그럴 경우, 형상이 직사각형이기 때문에 미세화가 용이하다는 이점이 있다. 또한, 서브 워드선(WLA)의, 좌우 인접 셀의 확산층(ACT)을 공유하고, 서브 워드선(WLA)에 항상 낮은 레벨의 VSS를 인가함으로써, 소자 분리하는 등의 응용도 가능하다. 이 경우, 데이터선과 평행한 방향으로, 절연체로 이루어진 소자 분리 영역을 형성하는 필요가 없기 때문에, 프로세스 공정을 삭감할 수 있고, 비용을 저감할 수 있다.

이상과 같이, 본 실시의 메모리셀 구조는, 그 주지를 일탈하지 않는 범위에서, 여러 가지 변경이 가능한 것은 말할 필요도 없다.

도 6는, 도 5에 나타낸 복수의 메모리셀(MC)과 센스 증폭기 회로(SAO) 단면도의 일부를 나타낸 도이다. 도면 중의 기호는, 제2층 배선층(M2), 제3층 배선층(M3), P웰 기판(PW), N웰 기판(NW), 딥(deep) N웰 기판(DNWELL) 및 P형 기판(PSUB)이다. 또, 이들의 형성 방법은, 일반적인 반도체 기억장치, 특히 소위 범용 DRAM과 동일하므로, 여기에서는 상세한 설명은 생략한다. 또한, 셀 캐패시터(CS)의 구조는, 도면에 도시된 구조에 한정되는 것은 아니다. 예컨대 크라운형의 캐패시터를 비롯하여, 여러 가지 변경이 가능한 것은 말할 필요도 없다. 이와 같이, 본 실시의 센스 증폭기 회로(SAO)는, NMOS 트랜지스터를 4개와, 커먼 소스선(VSSA)의 배선 추가만 하면 되므로, 실현이 용이하다. 풀다운 회로(NDRVO)의 NMOS 트랜지스터의 확산층은, 메모리셀 내의 트랜지스터와 풀다운 회로(NDRVl)의 NMOS 트랜지스터의 확산층과 같은 P형 웰(PW) 내에 구성하는 것이 가능하다. 또한, 서브 어래이(SARYO)의 상부에 추가 배선을 배치할 필요도 없으므로, 배선 노이즈도 발생하지 않는다. 따라서, 메모리 동작에 악영향을 미치는 일이 없다.

도 7은, 본 실시예의 제조 플로우에 의해 형성한 메모리셀을 이용하여, DRAM칩을 설계했을 때의 블록도를 나타내고 있다. 도면에 나타낸 기호는 어드레스 버퍼(ADDRESS BUFFER), 컬럼 어드레스 버퍼(COLUMN ADDRESS BUFFER), 컬럼 어드레스 카운터(COLUMN ADDERSS COUNTER), 로우 어드레스 버퍼(ROW ADDRESS BUFFER), 리프레시 카운터(REFRESH COUNTER), 뱅크 셀렉트(BANK SELECT), 모드 레지스터(MODE RESISTER), 로우 디코더(ROW DEC), 컬럼 디코더(COLUMN DEC), 메인 센스 증폭기(SENCE AMP), 메모리셀 어래이(MEMORY CELL ARRAY), 데이터 입력 버퍼(Din BUFFER), 데이터 출력 버퍼(Dout BUFFER), 데이터 버퍼(DQS BUFFER), 딜레이 록 드룹(delay lock droop(DLL)), 컨트롤 로직(CONTROL LOGIC), 클록(CLK, /CLK), 클록 인에이블 신호(CKE), 칩 셀렉트 신호(/CS), 로우 어드레스 신호(/RAS), 컬럼 어드레스 신호(/CAS), 라이트 인에이블 신호(/WE), 데이터 라이트 신호(DW), 데이터 스트로브 신호(DQS), 데이터(DQ)이다. 또, 이들의 회로나 신호 제어 방법은, 공지의 SDRAM/DDR SDRAM 등과 동일하므로, 여기에서는 설명을 생략한다. 본 실시예의 센스 증폭기 회로를 적용하면, 저소비 전력ㆍ고속동작ㆍ높은 신뢰성이라는 특징을 가진 DRAM을 실현할 수 있다. 또, 블록의 구성은, 도 7에 특별히 한정되지 않는다. 메모리셀 어래이(MEMORY CELL ARRAY)의 수를 늘려도 좋으며, 본 실시예의 주지를 일탈하지 않는 범위에서 여러 가지 변경이 가능하다.

[실시예 2]

실시예 1에서는, 커먼 소스(CSI)선의 구동 회로는 커먼 소스 드라이버(VARY_DRV) 하나의 경우에 대해서 설명했지만, 커먼 소스 드라이버는 복수 있어도 좋다.

도 8은, 본 실시의 센스 증폭기 회로(SAO)에 있어서, 커먼 소스선(CSP)의 구동 회로가, 커먼 소스 드라이버 VOD_DRV와 VARY_DRV로 구성될 경우를 나타내고 있 다. 도 1과 다른 점은, 커먼 소스 드라이버(VOD_DRV)가 추가되어 있는 점과, 커먼 소스 드라이버(VOD_DRV)의 소스 전압(VOD)이, 커먼 소스 드라이버(VARY_DRV)의 소스 전압(VARY)보다도 높은 전압이라는 것이다. 또 커먼 소스 드라이버(VOD_DRV)에 관계되는 기호 이외의, 도면 중의 기호의 의미는, 도 1과 동일하므로 여기에서는 설명을 생략한다. 또 센스 증폭기 회로(SAO)에 있어서, 그 회로 구성은 도 1과 동일하며, 도 1에서 설명한 효과와 동등한 효과를 얻을 수 있다는 것은 말할 필요도 없다.

도 9는, 도 8에서 나타낸 실시예의 동작 파형의 일례이다. 도 2의 동작 파형과 다른 점은, 풀다운 회로(NDRVO)로 판독 신호량을 풀다운 회로(NDRV1) 및 풀업 회로(PDRV)의 오프셋 전압 이상으로 증폭하고, 커먼 소스 제어 스위치 ΦCSN과 ΦCSP1을 거의 동시에 어서트한 후, 커먼 소스 제어 스위치(ΦCSP1)의 니게이트와, 커먼 소스 제어 스위치(ΦCSPO)의 어서트를 동시에 실행하는 점이다. 또 추가한 커먼 소스 드라이버(VOD_DRV)의 소스 전압은, 데이터선 하이 레벨 전압(VARY)보다도 높은 VOD전압인 점도 다르다. 그 결과, 센싱 초기에 있어서, 커먼 소스선(CSP)은 데이터선 하이 레벨 전압(VARY)보다도 높은 전압인 VOD레벨까지 상승된다. 또, 데이터선(DLT, DLB)도 데이터선 하이 레벨 전압(VARY) 이상으로 상승되기 때문에, 데이터선의 과충전에 의해 소비 전류가 증가할 경우가 있다. 그래서 데이터선이 필요 충분하게 진폭한 후, 커먼 소스 제어 스위치(ΦCSP1)를 니게이트하고, 거의 동시에 커먼 소스 제어 스위치(ΦCSPO)를 어서트한다. 이와 같이 제어함으로써 데이터선의 하이 레벨 전압을 원하는 전압인 VARY로 할 수가 있다. 또한, 데이터선의 과충전에 의한 소비 전류증가를 막을 수 있다.

도 9과 같이 제어함으로써 얻어지는 이점은 아래와 같다. 추가한 커먼 소스드라이버(VOD_DRV)의 소스 전압을 VOD레벨로서, VARY보다도 높은 전압으로 함으로써, 풀업 회로(PDRV)의 소스 전압을 높게 할 수가 있다. 풀업 회로(PDRV)의 소스 레벨을 높게 하면, PMOS 크로스커플 트랜지스터의 구동 전류를 크게 할 수가 있으므로, 데이터선을 접지 레벨 및, 데이터선 하이 레벨 전압(VARY)에 래치하는 속도를 고속화할 수 있다. 또한, 데이터선 전압(VARY)이 저전압화하고, 판독 신호량이 감소했을 경우라도, 풀업 회로(PDRV)의 구동 전류가 충분히 확보될 수 있으므로, 안정한 래치 동작이 가능해진다. 즉 저전압 센싱 동작이 실현되므로, 칩의 소비 전류를 저감할 수 있다는 이점이 있다.

또, 특히 설명은 하지 않았지만, 스위치 트랜지스터 제어 스위치(SACTL)의 니게이트와, 커먼 소스 제어 스위치(ΦCSP1)의 니게이트 타이밍은, 거의 동일한 시점이 바람직하다. 니게이트하는 타이밍이 동일하면, 타이밍 제어 회로의 회로 점수(點數)를 저감할 수가 있다는 이점이 있다.

[실시예 3]

실시예 1 및 실시예 2에서는, 커먼 소스 드라이버(VOD_DRV, VARY_DRV)를 구성하는 PMOS 트랜지스터는, 그 게이트 절연막이 얇은(3nm 정도) 박막 PMOS 트랜지스터의 경우를 나타냈지만, 상기 커먼 소스 드라이버(VOD_DRV, VARY_DRV)를 구성하는 PMOS 트랜지스터의 대신에, 그 게이트 절연막이 두꺼운(6nm 정도) 후막(厚膜) NMOS 트랜지스터를 적용해도 좋다.

도 10은, 본 발명의 센스 증폭기 회로(SAO)에 있어서, 커먼 소스 드라이버(VOD_DRV, VARY_DRV)에 후막 NMOS 트랜지스터를 적용한 경우를 나타내고 있다. 도 8과의 차이는, 커먼 소스 드라이버(VOD_DRV, VARY_DRV)를 구성하는 트랜지스터가 후막 NMOS 트랜지스터라는 점이다. 또 후막 NMOS 트랜지스터이므로, 커먼 소스 제어 스위치(ΦCSPO, ΦCSP1)를 어서트하는 게이트 전압 레벨이, 상승 전압(VPP)이 되는 점도 다르다. 또 동작 파형도는, 센싱 시에 커먼 소스 제어 스위치(ΦCSP1)를 접지 전압(VSS)에서, 상승 전압(VPP)으로 어서트하는 점과, 커먼 소스 제어 스위치(ΦCSPO)를 접지 전압(VSS)에서 상승 전압(VPP)으로 어서트하는 점만이, 도 9와 다른 점이며, 여기에서는 도를 이용한 설명을 생략했다.

또한, 본 실시예는 상기의 실시예에 한정되는 것은 아니다. 예컨대, 커먼 소스 드라이버(VOD_DRV)를 구성하는 트랜지스터는 후막 NMOS 트랜지스터이며, 커먼 소스 드라이버(VARY_DRV)를 구성하는 트랜지스터는 박막 PMOS 트랜지스터를 이용해도 좋다. 커먼 소스 드라이버(VARY_DRV)에, 박막 PMOS 트랜지스터를 이용하면, 그 게이트 전압은 외부 공급 전압(VDD)과 동등한 전압으로 저전압화할 수 있다. 즉, 커먼 소스 제어 스위치(ΦCSPO)의 충방전 전류를 저감할 수 있으므로, 칩의 소비 전력을 저감할 수 있다. 또, 커먼 소스 드라이버(VARY_DRV)를 구성하는 박막 PMOS 트랜지스터의 문턱치 전압을 낮게 했다, 낮은 문턱치 전압 사양의 박막 PMOS를 이용해도 좋은 것은 말할 필요도 없다. 이 경우, 커먼 소스 드라이버(VARY_DRV)의 구동 전류가 커지므로, 메모리셀로의 하이 레벨 전압(VARY)의 재기록 동작을 고속화할 수 있다. 또한, 도 1의 실시예에 있어서의, 커먼 소스 드라이버(VARY_DRV)에 후 막 NMOS 트랜지스터를 적용해도 좋은 것은 말할 필요도 없다. 또한, 커먼 소스 드라이버(VSSDRV)에 후막 NMOS 트랜지스터를 적용해도 좋은 것은 말할 필요도 없다.

이처럼, 본 발명의 주지를 일탈하지 않는 범위에서 여러 가지 회로변경이 가능하다.

[실시예 4]

실시예 1로부터 실시예 3에서는, 센스 증폭기(SAO)의 off 리크 전류 저감에 착목한 구성을 나타냈지만, 어플케이션에 따라서는, 데이터 래치 시의 off 리크 저감이 최우선 사항이 아닐 경우가 있다. 그러한 경우는, 이하에 나타내는 회로구성을 이용해서 센스 앤 풀 회로(SAO)를 구성해도 좋다.

실시예 1로부터 실시예 3에서는, 스위치 트랜지스터(SWMOS)를 이용하고, 센스 증폭기 회로(SAO)로부터 흐르는 서브쓰레숄드 리크 전류를 저감할 수 있는 회로구성을 나타냈지만, 스위치 트랜지스터(SWMOS)를 이용하지 않고, 풀다운 회로(NDRVO)만을 추가해서 센스 증폭기(SAO)를 구성해도 좋다. 또 이 경우, 추가하는 풀다운 회로(NDRV)의 문턱치 전압은 필요 충분하게 낮다, 매우 낮은(超低) 문턱치 전압(SLV)인 것이 바람직하다.

도 ll은, 종래의 센스 증폭기 회로에, 풀다운 회로(NDRVO)를, 풀다운 회로(NDRVO)의 커먼 소스선(CSNO)를 구동하는 커먼 소스 드라이버(VSSA_DRV)를 추가한 예를 게시하고 있다. 또 풀다운 회로(NDRVO)를 구성하는 NMOS 트랜지스터는, 충분히 문턱치 전압이 낮은 매우 낮은 문턱치 전압(SLV) 사양의 박막 NMOS 트랜지스터이다. 도 11로부터 알 수 있는 것 같이, 본 발명의 센스 증폭기 회로는, 추가 회 로가 대단히 적으며, 스위치 트랜지스터(SWMOS)를 이용하는 도 1과 비교하면, 더욱 칩 사이즈를 저감할 수 있다는 이점이 있다. 또한, 풀다운 회로(NDRVO)에 매우 낮은 문턱치 전압(SLV)의 NMOS 트랜지스터를 적용하기 위해서, 데이터선 하이 레벨 전압(VARY)을 저전압화했을 경우에 있어서도, 풀다운 회로(NDRV)를 구성하는 NMOS 트랜지스터의 실효 게이트 전압(VGS)이 충분히 확보될 수 있다. 그 때문에, 데이터선 하이 레벨 전압(VARY)을 저전압화했을 경우라도, 안정한 판독 동작이 가능해진다. 즉, 데이터선의 충방전 전류를 저감할 수 있으므로, 칩의 소비 전력을 저감할 수 있다.

또, 매우 낮은 문턱치 전압 사양의 트랜지스터를 작성하는 수단으로서는, 예컨대 문턱치 전압 조정용의 불순물 농도를 엷게 하고, Si기판에 이온 주입하면 좋다. 또한 그 외의 수단으로서는, NMOS 트랜지스터의 표준적인 문턱치 전압 조정용의 불순물을, Si기판에 이온 주입한 후, PMOS 트랜지스터의 문턱치 전압 조정용의 불순물을 Si기판에 이온 주입하는 수단도 있다. 도전형의 다른 불순물을 Si기판에 이온 주입함으로써 표준적인 문턱치 전압에서 보다 낮은 문턱치 전압으로 조정하는 것이 가능해진다. 이 경우, 매우 낮은 문턱치 전압 조정용에, 새롭게 마스크를 추가하는 일이 없으므로, 비용 증가를 억제할 수 있다는 이점도 있다. 또한, 불순물에 의한 문턱치 전압설계가 아닌, 게이트 절연막을 얇게 하여, 문턱치 전압을 낮게 설정해도 좋다. 이렇게, 매우 낮은문턱치 전압 사양의 트랜지스터를 작성하는 수단으로서는, 여러 가지 변경이 가능한 것은 말할 필요도 없다.

도 12는, 도 11에 나타낸 센스 증폭기 회로(SAO)의 동작 파형을 나타내고 있 다. 도 2에서 나타낸 실시예 1의 센스 증폭기 회로(SAO)의 구동 방법과 다른 점은, 센싱 시에 어서트한 커먼 소스 제어 스위치(ΦCSNO)를, 프리차지 커맨드 직전까지 활성화시켜 두는 점이다.

서브 워드선(SWL)이 어서트되고, 데이터선 쌍(DLTO, DLBO)에 판독 신호량이 출력된 후, 커먼 소스 제어 스위치(ΦCSNO)를 어서트 하여, 풀다운 회로(NDRVO)를 활성화한다. 이로 인해, 미소한 판독 신호량을, 나중에 활성화하는 풀다운 회로(NDRV1), 풀업 회로(PDRV)의 오프셋 전압 이상으로 프리증폭한다. 풀다운 회로(NDRVO)에 의해, 충분히 데이터선이 증폭된 후, 커먼 소스 제어 스위치(ΦCSN1, ΦCSP)를 어서트하고, 풀다운 회로(NDRV1)와 풀업 회로(PDRV)를 각각 활성화한다.이와 같이 제어함으로써 풀다운 회로(NDRV1), 풀업 회로(PDRV)의 오프셋이 클 경우라도, 안정한 판독 동작을 실현하고, 오동작을 막을 수 있다.

도 13은, 도 11에 나타낸 센스 증폭기 회로(SAO)를 복수사용하여 구성했다, 센스 증폭기 어래이(SAA-R)의 평면 레이아웃이다. 도 3과 다른 점은, 스위치 트랜지스터(SWMOS)가 없는 점과, 풀다운 회로(NDRVO)를 구동하는 커먼 소스 드라이버(VSSA_DRV)가 추가된 점이다. 이처럼, 본 실시의 센스 증폭기 회로(SAO)에서는, 스위치 트랜지스터(SWMOS)가 없기 때문에, 센스 증폭기의 레이아웃 면적을 최소한으로 억제할 수 있다. 즉, 칩 면적증가를 최소한으로 억제할 수 있다. 또한, 추가 풀다운 회로(NDRVO)의 제어는, 커먼 소스 제어 스위치(ΦCSNO)를 활성화, 비활성화함으로써 행한다. 커먼 소스 제어 스위치(ΦCSNO)는, 복수의 센스 증폭기 회로로 공용할 수 있으므로, 비교적 큰 레이아웃 사이즈를 확보할 수 있다. 큰 레이아웃 사이즈를 확보할 수 있으면, 커먼 소스 드라이버(VSSA_DRV)의 제조 오차도 저감할 수 있으며, 커먼 소스선(CSNO)을 한층 더 접지 레벨로 구동할 수가 있다.

한편, 도 1 및 도 3과 같이 , 스위치 트랜지스터(SWMOS)가, 센스 증폭기 회로마다 있을 경우, 그 레이아웃 사이즈가 작기 때문에, 스위치 트랜지스터(SWMOS)의 제조 오차가 커질 경우가 있다. 이러한 경우, 스위치 트랜지스터(SWMOS)의 제조 오차에 의한 문턱치 전압 변동이, 판독 신호량의 노이즈 원인이 될 경우가 있다. 이와 같이, 본 실시예에서는 스위치 트랜지스터(SWMOS) 대신에, 커먼 소스 드라이버(VSSA_DRV)로 풀다운 회로(NDRVO)를 구동하므로, 상기와 같은 노이즈 원(源)의 발생도 억제할 수 있다는 이점이 있다. 또한, 풀다운 회로(NDRVO)의 게이트 전극 형상은, 링 모양의 형상으로 형성한다. 이렇게 함으로써 게이트 전극의 제조 오차가 저감되어, 센스 증폭기 회로의 오프셋을 보다 저감할 수 있다. 또, 도 13에 있어서는, 풀다운 회로(NDRVO, NDRV1), 풀업 회로(PDRV)의 게이트 전극(FG)의 형상을 링 모양으로 나타냈지만, 물론 본 발명이 이것에 한정되는 것은 아니다. 고감도 센싱 동작이 요구되는 풀다운 회로(NDRVO)는 링 모양의 게이트 전극형상을 적용하고, 풀다운 회로(NDRV1)과 풀업 회로(PDRV)는,

모양이나 직사각형 게이트 전극 형상을 적용해도 좋다. 예컨대, 직사각형의 게이트 전극 형상으로 하면, 링 모양의 게이트 전극형상으로 하는 것보다도 센스 증폭기 레이아웃 면적을 작게 할 수 있다. 따라서, 칩 사이즈를 저감할 수 있는 이점이 있다. 이와 같이, 본 발명의 주지를 일탈하지 않는 범위에서 여러 가지 변형이 가능하다.

[실시예 5]

실시예 1로부터 실시예 4에 있어서는, 서브워드 드라이버(SWD)의 소스 전압에 접지 전압(VSS)보다도 낮은, 음(-) 전압(VKK)을 인가 한 예를 나타냈다. 이러한 구성으로 하면, 메모리셀 트랜지스터(TN)의 워드선 대기 전압을 음 전압(VKK)으로 할 수 있다. 메모리셀의 게이트 전압이 음 전압이므로, 대기 시에 있어서는, 실효적으로 문턱치 전압이 높아진다. 따라서, 불순물을 이온 주입하여, 메모리셀 트랜지스터(TN)의 문턱치 전압을 필요 이상으로 높게 설정하지 않아도 좋다. 그 결과, 워드선 선택 시에 상승 전압(VPP)이 메모리셀의 게이트 전극에 인가되었을 경우, 메모리셀 트랜지스터(TN)의 실효 게이트 전압이 커지고, 메모리셀의 on 전류가 증가한다. on 전류가 증가하면, 메모리셀로부터 데이터선에 판독 신호량이 출력될 때 까지의 시간이나, 메모리셀로의 하이 레벨 전압(VARY)의 기록 속도를 고속화할 수 있다. 또 필요 이상으로 문턱치 전압 조정용의 불순물을 이온 주입할 필요가 없기 때문에, 메모리셀 트랜지스터(TN)의 확산층에서의, 소위 PN 접합부나 게이트-확산층 간(間)의 전계를 완화할 수가 있다. PN 접합부나, 게이트-확산층 간의 전계를 완화하면, 거기에서 발생하는 소위 접합 리크나, GIDL전류(GIDL:Gate Induced Drain Leakage Current)를 저감할 수 있다. 즉, DRAM의 리텐션 시간을 늘리고, 대기 시(時), 소비 전력을 저감할 수 있다는 이점이 있다. 그러나, 칩의 대기 시, 소비 전력 저감보다도, 칩의 고속 동작이 우선되는 어플리케이션에 있어서는, 이하와 같은 실시예를 이용해서 센스 증폭기(SAO)를 구성해도 좋다.

도 14는, 서브워드 드라이버(SWD)의 소스 전위(VSSSWD)에 접지 레벨(VSS)을 인가하고, 풀다운 회로(NDRVO)의 커먼 소스선(VSSA)과 전기적으로 접속했을 경우의 예를 나타내고 있다. 도 1에서는, 서브워드 드라이버(SWD)의 소스 전위에, 음전압(VKK)을 인가하고 있었기 때문에, 풀다운 회로(NDRVO)의 커먼 소스선(VSSA(접지 전압(VSS))과 전기적으로 접속할 수 없다. 이 점이 도 1과 도 14의 차이이다. 이외에, 기호나 회로 구성이 같은 부분에 대해서는, 도 1과 구동 방법은 동일하므로, 여기에서는 동작 파형에 의한 상세한 설명은 생략한다.

도 15는, 도 14에 나타낸 센스 증폭기 회로(SAO)를 이용한 뱅크(BANK) 내의 전원 배선 구성의 일례를 나타낸 도이다. 또 설명의 간략화를 위해, 로우 디코더(ROW DEC)나 컬럼 디코더(COLUMN DEC) 등의 회로 블록은 생략했다. 또한, 설명의 간략화를 위해, 공급 전원(VDD), 주변회로용 전원(VPERI), 상승 전압(VPP) 등의 뱅크(BANK) 내의 전원배선은 생략했다.

도 15에 나타낸 뱅크(BANK)는, 복수의 서브워드 드라이버(SWD), 센스 증폭기 어래이(SAA), 서브 어래이(SARY), 센스 증폭기 어래이(SAA)와 서브워드 드라이버(SWD)로 끼워진 영역의 인터섹션부(IS)로 구성된다. 도 15의 예에서는, 도면 세로방향에 배선층(M2)(예컨대 제1층 알루미늄(1AL))으로 커먼 소스선(VSSA) 배선이 배치되어 있다. 또한, 도면 좌우의 방향에, 배선층(M3)으로 커먼 소스선(VSSA) 배선(예컨대 제2층 알루미늄(2AL))이 배치되어 있다. 또 서브워드 드라이버(SWD)의 소스 전위(VSSSWD)배선이, 마찬가지로 배선층(M3)(예컨대 제2층 알루미늄(2AL))으로 배치되어 있다. 배선층(M3)으로 배치된 커먼 소스선(VSSA)은, 센스 증폭기 어래이(SAA) 상에서 배선층(M2)의 커먼 소스선(VSSA)에 접속되고, 배선층 간(間) 콘택트를 경유하며, 최종적으로는 풀다운 회로(NDRVO)의 커먼 소스선(VSSA)에 접속된 다. 이와 같이, 전원 배선이 메쉬(mesh) 상에 배치되어 있으면, 커먼 소스 전위가 강화되어, 센싱 속도를 고속화할 수 있는 이점이 있다.

도 15의 실시예에서는, 배선층(M2)의 커먼 소스선(VSSA)과 배선층(M3)의 서브워드 드라이버(SWD)의 소스 전위(VSSSWD)를, 인터섹션부(IS) 상에서 배선층 간(間) 콘택트를 통해서 전기적으로 접속한다. 이러한 구성으로 함으로써 서브워드 드라이버(SWD)의 기생 용량이, 커먼 소스선(VSSA)의 평활화(平滑化) 용량으로서 작용한다. 즉, 커먼 소스선(VSSA)의 소스 레벨을 강화할 수 있고, 센싱 속도를 종래와 비교해서 더욱 고속화할 수 있다. 또, 서브워드 드라이버(SWD)의 소스 전위는 음 전압(VKK)이 아닌, 접지 전압(VSSSWD)이다. 그 때문에, 상기한 대로 리텐션 시간이 짧아질 가능성이 있지만, 센싱 속도는 고속화할 수 있으므로, 고속성능이 중시되는 어플리케이션에 가장 적합하다. 한편, 도 16에 나타낸 뱅크(BANK) 내의 종래 전원배선 구성에서는, 서브워드 드라이버(SWD)의 소스 전위는 음 전압(VKK)이 인가되어 있다. 따라서, 인터섹션부(IS) 상에서 커먼 소스선(VSSA)과 서브워드 드라이버(SWD)의 소스 전위(VKK)를 접속할 수 없다. 서브워드 드라이버(SWD)의 기생 용량을, 커먼 소스선(VSSA)의 평활화 용량으로서 이용할 수 없으므로, 도 15의 실시예와 비교하면 센싱 속도는 시간이 늦어질 경우가 있다. 그러나 서브워드 드라이버(SWD)의 소스 전위는 음전압(VKK)이 인가되어 있다. 따라서, 센싱 속도의 고속화, 즉 고속 성능보다도, 리텐션 시간, 즉, 대기시 소비 전력이 우선되는 어플리케이션에 가장 적합하다. 또, 대기시 소비 전력이 우선되는 어플리케이션에, 도 15의 실시예를 적용해도 좋은 것은 말할 필요도 없다. 반대로 고속 성능이 우선되는 어 플리케이션에, 도 16의 실시예를 적용해도 좋은 것은 말할 필요도 없다.

도 17은, 도 15의 전원 배선 구성을 적용했을 때의 센싱 동작 파형(b)과, 도 16의 전원 배선 구성을 적용했을 때의 센싱 동작 파형(a)이다. 도 15에서는, 풀다운 회로(NDRVO)의 커먼 소스선(VSSA)에 서브워드 드라이버(SWD)의 기생 용량을 평활화 용량으로서 이용하기 때문에, 스위치 트랜지스터 제어 신호를 활성화했을 때, 커먼 소스선(VSSA)의 접지 전위 레벨로부터의 떠오름이 억제된다. 커먼 소스선(VSSA)의 떠오름이 억제되기 때문에, 풀다운 회로(NDRVO)의 실효적인 게이트 소스 간(間) 전압(VGS)이, 충분히 확보된다. 이 결과, 판독 신호량을 증폭하는 구동 전류를 크게 취할 수 있다. 즉, 도면에서 나타낸 δtSA만큼, 센싱 속도를 고속화할 수 있다

이상, 도 14에서 도 17을 이용해서 설명했지만, 본 발명은 설명한 구성에 한정되나 것은 아니다. 센스 증폭기 회로(SAO)는, 실시예 1의 센스 증폭기 회로(SAO)로 설명했지만, 실시예 2로부터 실시예 4에서 설명한 센스 증폭기 회로(SAO)를 이용하여, 도 15에서 나타낸 것와 같은, 전원 배선 구성을 채용해도 좋은 것은 말할 필요도 없다. 또한, 풀다운 회로(NDRVl)의 소스 전위(VSS) 배선과 커먼 소스선(VSSA), 서브워드 드라이버(SWD)의 소스 전위(VSSSWD)를 인터섹션부(IS) 상에서, 전기적으로 접속하여도 좋다. 이렇게 하면, 데이터선(DLT, DLB) 중 어느 하나를, 접지 전위까지 증폭하는 속도를 더욱 고속화할 수 있다. 이와 같이, 본 발명의 주지를 일탈하지 않는 범위에서, 여러 가지 변경이 가능하다.

[실시예 6]

실시예 1, 실시예 2, 실시예 3 및 실시예 5에 있어서, 추가 풀다운 회로(NDRVO)의 문턱치 전압은, 로우 디코더(ROW DEC)나 컬럼 디코더(COLUMN DEC)로 이용되고 있다, 통상의 박막 트랜지스터의 문턱치 전압과 동등한 값으로 구성할 경우를 나타내었지만, 풀다운 회로(NDRVO)의 문턱치 전압을 충분히 저감했다, 매우 낮은 문턱치 전압(SLV)을 적용해도 좋다.

도 18은, 풀다운 회로(NDRVO)의 문턱치 전압을, 매우 낮은 문턱치 전압(SLV)으로 했을 경우의, 센스 증폭기 회로(SAO)를 나타내고 있다. 도 1과의 차이는, 추가 풀다운 회로(NDRVO)의 문턱치 전압이 매우 낮은 문턱치 전압(SLV)이란 점이다. 도 18의 센스 증폭기 회로의 구동 방법이나 레이아웃 방법은, 도 1의 실시예와 같으므로, 여기에서는 간략화를 위해, 설명을 생략한다.

도 18과 같이, 풀다운 회로(NDRVO)를 매우 낮은 문턱치 전압(SLV)으로 함으로써 풀다운 회로(NDRVO)의 NMOS 트랜지스터의 게이트 소스 간 전압(VGS)이 충분히 높게 확보될 수 있다. 게이트 소스 간 전압(VGS)이 높게 확보될 수 있으면, 메모리셀로부터 데이터선에 출력된 판독 신호량을, 풀다운 회로(NDRVO)로 고속으로 증폭할 수 있다. 또한, 풀다운 회로(NDRVO)의 게이트-소스 간 전압(VGS)이 충분히 높게 확보되어 있으므로, 데이터선 하이 레벨 전압(VARY)을 저전압화해도, 풀다운 회로(NDRVO)로 판독 신호량을 정확하게 증폭할 수 있다. 즉, 데이터선 하이 레벨 전압(VARY)이 저전압화할 수 있으므로, 데이터선 충방전 전류를 삭감할 수 있고, 칩의 소비 전류를 저감할 수 있다.

[실시예 7]

실시예 6에 있어서는, 풀다운 회로(NDRVl), 풀업 회로(PDRV)의 문턱치 전압은, 주변회로의 로우 디코더(ROW DEC)나 컬럼 디코더(COLUMN DEC)로 이용되고 있는 통상의 박막 트랜지스터의 문턱치 전압과 동등한 값으로 구성할 경우를 나타냈지만, 풀다운 회로(NDRV1), 풀업 회로(PDRV)의 문턱치 전압을, 통상의 박막 트랜지스터의 문턱치 전압보다도 낮은, 낮은 문턱치 전압(LV)으로 구성해도 좋다.

도 19는, 풀다운 회로(NDRV1), 풀업 회로(PDRV)의 문턱치 전압으로서, 낮은 문턱치 전압(LV)을 적용했을 경우를 나타내고 있다. 낮은 문턱치 전압(LV)을 적용하는 점 이외의, 구동 방법이나 평면 레이아웃 방법은, 실시예 6과 동일하므로, 여기에서는 설명을 생략한다.

도 19와 같이 , 풀다운 회로(NDRV1), 풀업 회로(PDRV)에 낮은 문턱치 전압(LV)을 적용하면, 풀다운 회로(NDRV1), 풀업 회로(PDRV)의 구동 전류를 증가시킬 수 있다. 구동 전류를 증가시킬 수 있으면, 풀다운 회로(NDRVO)로 판독 신호량을, 풀다운 회로(NDRV1) 및 풀업 회로(PDRV)의 오프셋 전압 이상으로 증폭한 후, 데이터선을 데이터선 하이 레벨(VARY), 접지 전압(VSS)으로 래치하는 속도를 고속화할 수 있다. 즉, 센싱 속도를 고속화할 수 있고, 칩의 고성능화가 실현된다.

도 20은, 도 19에 나타낸 센스 증폭기 회로의 평면 레이아웃의 일례이다. 도 3의 평면 레이아웃과 다른 점은, 풀다운 회로(NDRV1)와 풀업 회로(PDRV)의 게이트 전극 형상이 직사각형인 것이다. 게이트 전극 형상을 구형으로 하면, 게이트 전극형상을 링 모양으로 할 때보다도, 동일한 채널 폭을 확보하려고 할 경우에 있어서, 풀다운 회로(NDRVl), 풀업 회로(PDRV)의 레이아웃 면적(데이터선 방향의 길이)을 저감할 수 있다. 따라서, 센스 증폭기 회로(SAO)의 레이아웃 면적을 삭감할 수 있으므로, 칩 면적을 저감할 수 있고, 저비용화를 꾀할 수 있다는 이점이 있다. 또, 게이트 전극 형상을 직사각형으로 하면, 일반적으로는 제조 오차가 커지고, 오프셋 전압이 커질 경우가 있다. 그러나, 그러한 경우에 있어서도, 본 실시의 센스 증폭기 회로(SAO)는, 풀다운 회로(NDRVO)로 판독 신호량을, 풀다운 회로(NDRV1), 풀업 회로(PDRV)의 오프셋 전압 이상으로, 충분히 증폭할 수 있으므로, 판독 에러가 발생할 우려가 없는 것은 말할 필요도 없다.

[실시예 8]

지금까지 설명한 실시예에 있어서, 스위치 트랜지스터(SWMOS)는, 로우 디코더(ROW DEC)나 컬럼 디코더(COLUMN DEC)로 이용되고 있다, 통상의 박막 NMOS 트랜지스터를 적용했을 경우에 대해서 나타냈지만, 매우 낮은 문턱치 전압(SLV)을 이용해서 센스 증폭기 회로(SAO)를 구성해도 좋다.

도 21은, 스위치 트랜지스터(SWMOS)의 문턱치 전압을, 매우 낮은 문턱치 전압(SLV)으로 했을 경우의 센스 증폭기 회로를 나타내고 있다. 도 18과 다른 점은, 스위치 트랜지스터(SWMOS)의 문턱치 전압이, 매우 낮은 문턱치 전압(SLV)으로 구성되어 있는 점이다. 그 외의 구동 방법이나, 평면 레이아웃도는, 도 18과 동일하므로, 여기에서는 설명을 생략한다.

스위치 트랜지스터(SWMOS)를 매우 낮은 문턱치 전압(SLV)으로 함으로써 풀다운 회로(NDRVO)와 문턱치 전압 조정용의 마스크를 공용할 수 있다. 즉, 도 18에 비교하여, 마스크 매수를 1장 저감할 수 있고, 칩의 제조 비용을 저감할 수 있다. 또 한, 스위치 트랜지스터(SWMOS)와, 풀다운 회로(NDRVO)의 문턱치 전압이 동일하므로, 문턱치 전압 조정용의 불순물을, 다른 불순물 이온 농도에서 Si기판에 주입할 필요가 없다. 즉, 스위치 트랜지스터(SWMOS)를 풀다운 회로(NDRVO)에서, 문턱치 전압을 바꾸기 위해서 필요한, 문턱치 전압 조정용 마스크 간의 거리를 확보할 필요가 없으므로, 도 18, 도 19에 있어서의, 스위치 트랜지스터(SWMOS)와 풀다운 회로(NDRVO)의 레이아웃 면적보다도 작은 레이아웃 면적으로 센스 증폭기 회로(SAO)를 구성할 수 있다. 따라서, 칩 사이즈를 보다 저감할 수 있다는 이점이 있다. 또, 스위치 트랜지스터(SWMOS)를, 매우 낮은 문턱치 전압(SLV)으로 하기 때문에, 스위치 트랜지스터(SWMOS)의 서브쓰레숄드 리크가 증가하는 경우가 있다. 그러한 경우는, 스위치 트랜지스터(SWMOS)의 대기 게이트 전압을, 예컨대 음 전압(VKK)으로 해 두면 된다.이와 같이 함으로써 스위치 트랜지스터(SWMOS) 대기 시의 문턱치 전압을 높게 할 수가 있고, 서브쓰레숄드 리크 전류를 저감할 수 있는 이점이 있다.

이상, 도 1로부터 도 21을 이용해서 설명했지만, 본 발명은 이것에 한정되는 것은 아니다. 예컨대, 도 19의 센스 증폭기 회로(SAO)에, 커먼 소스 드라이버(VOD_DRV)를 추가해도 좋다. 이와 같이 하면, 풀업 회로(PDRV)의 구동 전류를 증가할 수가 있고, 센싱 속도를 고속화할 수 있다. 또 도면에서는 설명하지 않았지만, 데이터선의 데이터를 래치한 후, 한번 비활성화한 스위치 트랜지스터(SWMOS)를, 컬럼 스위치(YSW)와 같은 타이밍으로 재활성화하도폭 제어해도 좋다. 이와 같이 제어함으로써 로컬 입출력선(LIO), 메인 입출력선(MIO)을 접지 전압으로 구동하는 구동력을 강화할 수 있다. 센스 증폭기의 구동력을 강화할 수 있으면, 컬럼 사 이클 간의 사이클(tCK)을 고속화할 수 있고, 외부 칩과 DRAM 간의 데이터 전송 레이트를 향상시킬 수 있다.

또, 이러한 제어 방법은, 일반적인 논리회로의 추가로 간단히 실현되므로, 여기에서는 도면을 이용한 설명을 생략했다. 또, 도 6에서는, 메모리셀 트랜지스터는 일반적인 평면 트랜지스터를 적용했을 경우를 나타냈지만, 물론 이것에 한정되지 않는다. 소위 3차원 구조의 메모리셀 트랜지스터를 적용해서 DRAM칩을 구성해도 좋다. 이렇게 하면, 리텐션 시간의 향상과, 액세스 시간(tRCD)의 고속화를 양립할 수 있는, 고성능 DRAM을 제공할 수 있다.

이상과 같이 본 발명의 센스 증폭기 회로는, 저전압 동작이나 고속동작, 고집적화라는 목적에 따라, 여러 가지 변경이 가능하다.

도 1은, 본 발명의 일실시예인 반도체 기억장치의 메모리 어래이부 및 센스 증폭기 회로도이다.

도 2는, 도 1의 센스 증폭기 회로의 동작 파형의 일례이다.

도 3은, 도 1의 센스 증폭기 회로의 평면 레이아웃의 일례이다.

도 4는, 도 2에 계속되는, 센스 증폭기 회로의 평면 레이아웃의 일례이다.

도 5는, 도 1에 실시된 메모리셀 어래이부의 평면 레이아웃의 일례이다.

도 6은, 도 1의 센스 증폭기 회로 및 메모리셀 어래이의 요소(要素) 단면도이다.

도 7은, 본 발명의 센스 증폭기 회로를 적용해서 구성한, DRAM의 블록도의 일례이다.

도 8은, 본 발명의 센스 증폭기 회로와 오버 드라이브 방식을 병용한, 제2 실시예이다.

도 9는, 도 8의 센스 증폭기 회로의 동작 파형의 일례이다.

도 10은, 본 발명의 센스 증폭기 회로와 오버 드라이브 방식을 병용할 시에, 커먼 소스 드라이버로서 후막(厚膜) 소자를 적용한, 제3 실시예이다.

도 11은, 본 발명의 센스 증폭기 회로에 있어서, 종래의 센스 증폭기 회로에, 매우 낮은(超低) 문턱치 전압 사양(仕樣)의 NFMOS 트랜지스터로 구성되는 풀다운 회로(NDRVO)를 추가한, 제4 실시예이다.

도 12는, 도 11의 센스 증폭기 회로의 동작 파형의 일례이다.

도 13은, 도 11의 센스 증폭기 회로의 평면 레이아웃의 일례이다.

도 14는, 본 발명의 센스 증폭기 회로에 있어서, 서브워드 드라이버의 소스 전위와, 풀다운 회로(NDRVO)의 소스 전위를, 금속배선으로 전기적으로 접속하는 구성으로 한, 제5 실시예이다.

도 15는, 도 14의 센스 증폭기 회로의 전원 배선 구성을 나타내는 일례이다.

도 16은, 서브워드 드라이버의 소스 전위와, 풀다운 회로(NDRVO)의 소스 전위를, 금속배선으로 접속하지 않을 경우의, 전원 배선 구성을 나타내는 일례이다.

도 17은, 도 15 및 도 16의 전원 배선 구성의 센스 증폭기 회로에 있어서의, 동작 파형의 일례이다.

도 18은, 도 1의 센스 증폭기 회로에 있어서, 풀다운 회로(NDRVO)에 매우 낮은 문턱치 전압 사양의 트랜지스터를 적용한, 제6 실시예이다.

도 19는, 도 18의 센스 증폭기 회로에 있어서, 풀다운 회로(NDRV1) 및 풀업 회로(PDRV)에, 낮은 문턱치 전압 사양의 트랜지스터를 적용한, 제7 실시예이다.

도 20은, 도 19에 실시된 센스 증폭기 회로의 평면 레이아웃의 일례이다.

도 21은, 도 1의 센스 증폭기 회로에 있어서, 스위치 트랜지스터 및 풀다운 회로(NDRVO)에, 매우 낮은 문턱치 전압 사양의 트랜지스터를 적용한, 제8 실시예이다.

Claims

복수의 워드선과, 복수의 데이터선과, 상기 복수의 워드선과 상기 복수의 데이터선의 각각의 교점에 배치되는 복수의 메모리셀을 구비하는 메모리 어래이와,

상기 복수의 데이터선으로 이루어진 복수의 데이터선 쌍의 각각에 접속된 센스 증폭기 회로를 갖고,

상기 센스 증폭기 회로는, 제1 MISFET 쌍, 제2 MISFET 쌍, 및 제3 MISFET 쌍을 구비하고,

제1 및 제2 MISFET 쌍은 제1 도전형이고, 제3 MISFET 쌍은 제1 도전형과는 역도전형(逆導電型)인 제2 도전형이며,

상기 제1 MISFET 쌍 중 하나의 게이트와, 제1 MISFET 쌍 중 다른 하나의 드레인에 대응하여 제공되고 복수의 데이터선에 포함되는, 복수의 데이터선 쌍 중 하나가 서로 접속되고,

상기 제2 MISFET 쌍 중 하나의 게이트와, 제2 MISFET 쌍 중 다른 하나의 드레인이 서로 접속되며,

상기 제3 MISFET 쌍 중 하나의 게이트와, 제3 MISFET 쌍 중 다른 하나의 드레인이 서로 접속되고,

상기 제1 MISFET 쌍은, 제1 도전형을 갖는 제1 트랜지스터와 제1 도전형을 갖는 제2 트랜지스터를 포함하며,

상기 제1 트랜지스터의 드레인은, 제1 도전형을 갖는 제4 MISFET의 소스에 접속되고,

상기 제2 트랜지스터의 드레인은, 제1 도전형을 갖는 제5 MISFET의 소스에 접속되며,

제4 및 제5 MISFET의 드레인은, 데이터선 쌍에 각각 접속되고,

상기 제2 MISFET 쌍 및 제3 MISFET 쌍의 게이트들과 드레인들은, 데이터선 쌍의 데이터선들에 각각 접속되며,

상기 제1 MISFET 쌍은, 제2 MISFET 쌍과 비교하여, 문턱치 전압의 오프셋이 작게 되도록 구성되고,

상기 복수의 워드선 중 하나가 활성화하고 있는 사이에, 제4 MISFET 및 제5 MISFET이 on 상태로 되며,

상기 제1 MISFET 쌍 및 제2 MISFET 쌍의 소스들에는 제1 전압이 공급되며, 상기 제3 MISFET 쌍의 소스들에는 상기 제1 전압과 다른 제2 전압이 공급되는 것을 특징으로 하는 반도체장치.
제1 항에 있어서,

상기 제1 도전형은 N형이며,

상기 제1 MISFET 쌍은, 상기 제2 MISFET 쌍보다 큰 채널 길이를 갖고,

상기 제1 MISFET 쌍의 소스들은 제1 소스선과 접속되며,

상기 제2 MISFET 쌍의 소스들은 제2 소스선과 접속되고,

상기 제3 MISFET 쌍의 소스들은 제3 소스선과 접속되며,

상기 제4 MISFET 및 제5 MISFET을, off 상태로부터 on 상태로 변화시킴으로써, 상기 제2 MISFET 쌍 및 제3 MISFET 쌍보다도 먼저, 상기 제1 MISFET 쌍을 구동하는 것을 특징으로 하는 반도체장치.
제2 항에 있어서,

상기 제2 소스선과 상기 제3 소스선은 같은 신호에 따라, 각각 상기 제1 전압과 상기 제2 전압 사이의 제3 전압으로부터 상기 제1 전압, 상기 제3 전압으로부터 제2 전압으로 변화되는 것을 특징으로 하는 반도체장치.
제2 항에 있어서,

상기 제1 전압은, 접지 전압이며,

상기 제1 소스선은, 상기 접지 전압에 접속되는 것을 특징으로 하는 반도체장치.
제2 항에 있어서,

상기 제4 MISFET와 상기 제5 MISFET을 포함하는 회로와, 상기 제2 MISFET 쌍의 사이에, 상기 제1 MISFET 쌍이 배치되며,

상기 제1 MISFET 쌍과 상기 제3 MISFET 쌍의 사이에, 상기 제2 MISFET 쌍이 배치되는 것을 특징으로 하는 반도체장치.
제2 항에 있어서,

상기 제2 MISFET 쌍과 상기 제3 MISFET 쌍의 사이에, 상기 제2 소스선을 상기 제1 전압과 상기 제2 전압 사이의 제3 전압으로부터 제1 전압으로 구동하는 제1 회로와, 상기 제3 소스선을 제3 전압으로부터 제2 전압으로 구동하는 제2 회로를 배치하는 것을 특징으로 하는 반도체장치.
제2 항에 있어서,

상기 제1 MISFET 쌍은, 게이트 전극의 형상이 링 모양인 트랜지스터로 구성되는 것을 특징으로 하는 반도체장치.
제7 항에 있어서,

상기 제2 MISFET 쌍과, 상기 제3 MISFET 쌍의 게이트 전극형상이, 직사각형 인 트랜지스터로 구성되는 것을 특징으로 하는 반도체장치.
제2 항에 있어서,

상기 센스 증폭기 회로는, 메모리 어래이의 대향하는 두 변을 따라 배치되고, 그 한쪽에 배치된 복수의 제2 MISFET 쌍의 소스들은, 상기 제2 소스선에 공통 접속되며, 복수의 제3 MISFET 쌍의 소스들은, 상기 제3 소스선에 공통 접속되어 있는 것을 특징으로 하는 반도체장치.
제2 항에 있어서,

상기 제3 소스선을 상기 제1 전압과 상기 제2 전압 사이의 제3 전압으로부터 제2 전압보다 큰 제4 전압으로 구동하고, 그 후, 제2 전압으로 구동하는 것을 특징으로 하는 반도체장치.
제10 항에 있어서,

상기 제4 MISFET와 상기 제5 MISFET을 off 상태로부터 on 상태로 변화시켜, 상기 제1 MISFET 쌍을 구동한 후, 상기 제4 MISFET와 상기 제5 MISFET을 on 상태로부터 off 상태로 변화시켜서, 상기 제1 MISFET 쌍을 비활성화하는 타이밍이,

상기 제3 소스선을 제4 전압으로 구동한 후, 제2 전압으로 구동하는 타이밍과 같은 것을 특징으로 하는 반도체장치.
제2 항에 있어서,

상기 복수의 워드선을 구동하는 서브워드 드라이버회로의 소스 전압은 접지 전압이며,

상기 제1 소스선과, 서브워드 드라이버회로의 소스선이 전기적으로 접속되어 있는 것을 특징으로 하는 반도체장치.
제12 항에 있어서,

상기 서브워드 드라이버회로의 소스선과, 상기 제1 소스선을,

복수의 센스 증폭기 회로와 복수의 서브워드 드라이버회로에 의해, 주위가 둘러싸여진 영역에 있어서 전기적으로 접속하는 것을 특징으로 하는 반도체장치.
제2 항에 있어서,

상기 제1 MISFET 쌍의 문턱치 전압은, 상기 제2 MISFET 쌍의 문턱치 전압보다도 낮은 것을 특징으로 하는 반도체장치.
제14 항에 있어서,

상기 제2 MISFET 쌍의 문턱치 전압은, 주변회로부의 제1 도전형 트랜지스터의 문턱치 전압보다 낮은 것을 특징으로 하는 반도체장치.
제1 항에 있어서,

상기 제1 MISFET 쌍의 문턱치 전압은, 상기 제2 MISFET 쌍의 문턱치 전압보다도 낮은 것을 특징으로 하는 반도체장치.
제16 항에 있어서,

상기 제2 MISFET 쌍의 문턱치 전압은, 주변회로부의 제1 도전형 트랜지스터의 문턱치 전압보다 낮은 것을 특징으로 하는 반도체장치.
제1 항에 있어서,

상기 제2 MISFET 쌍의 문턱치 전압은, 주변회로부의 제1 도전형 트랜지스터의 문턱치 전압보다 낮고,

상기 제1 MISFET 쌍의 문턱치 전압은, 상기 제2 MISFET 쌍의 문턱치 전압보다도 낮으며,

상기 제4 MISFET와 상기 제5 MISFET의 문턱치 전압은, 상기 제1 MISFET 쌍의 문턱치 전압과 같은 것을 특징으로 하는 반도체장치.
제1 항에 있어서,

복수의 로컬 입출력선과,

상기 복수의 로컬 입출력선 중 하나와 상기 복수의 데이터선 중 하나의 사이에 소스-드레인 경로를 각각 제공하는, 복수의 제6 MISFET을 갖는 컬럼 스위치를 더 구비하는 것을 특징으로 하는 반도체장치.
복수의 워드선과, 복수의 데이터선과, 상기 복수의 워드선과 상기 복수의 데이터선의 각각의 교점에 배치되는 복수의 메모리셀을 구비하는 메모리 어래이와,

상기 복수의 데이터선으로 이루어진 복수의 데이터선 쌍의 각각에 접속된 센스 증폭기 회로를 갖고,

상기 센스 증폭기 회로는, 제1 MISFET 쌍, 제2 MISFET 쌍, 및 제3 MISFET 쌍을 구비하고,

제1 및 제2 MISFET 쌍은 제1 도전형이고, 제3 MISFET 쌍은 제1 도전형과는 역도전형(逆導電型)인 제2 도전형이며,

상기 제1 MISFET 쌍 중 하나의 게이트와, 제1 MISFET 쌍 중 다른 하나의 드레인에 대응하여 제공되고 복수의 데이터선에 포함되는, 복수의 데이터선 쌍 중 하나가 서로 접속되고,

상기 제2 MISFET 쌍 중 하나의 게이트와, 제2 MISFET 쌍 중 다른 하나의 드레인이 서로 접속되며,

상기 제3 MISFET 쌍 중 하나의 게이트와, 제3 MISFET 쌍 중 다른 하나의 드레인이 서로 접속되고,

상기 제1 MISFET 쌍은, 제1 도전형을 갖는 제1 트랜지스터와 제1 도전형을 갖는 제2 트랜지스터를 포함하며,

상기 제1 트랜지스터의 드레인은, 제1 도전형을 갖는 제4 MISFET의 소스에 접속되고,

상기 제2 트랜지스터의 드레인은, 제1 도전형을 갖는 제5 MISFET의 소스에 접속되며,

제4 및 제5 MISFET의 드레인은, 데이터선 쌍에 각각 접속되고,

상기 제4 및 제5 MISFET은, 상기 제2 MISFET 쌍 및 제3 MISFET 쌍보다도 먼저 상기 제1 MISFET 쌍을 구동하도록 활성화되며, 또한, 복수의 워드선 중 대응하는 워드선이 비활성화되기 전에 비활성화되는 것을 특징으로 하는 반도체장치.
제20 항에 있어서,

상기 복수의 데이터선에 각각 접속되는 복수의 컬럼 스위치를 더 포함하고,

상기 제4 및 제5 MISFET은, 상기 복수의 컬럼 스위치 중 대응하는 컬럼 스위치가 활성화되기 전에 비활성화되는 것을 특징으로 하는 반도체장치.
제21 항에 있어서,

상기 제4 및 제5 MISFET은, 상기 복수의 컬럼 스위치 중 대응하는 컬럼 스위치와 같은 타이밍으로 재활성화되는 것을 특징으로 하는 반도체장치.
제20 항에 있어서,

상기 제4 및 제5 MISFET의 대기 게이트 전압은, 음 전압인 것을 특징으로 하는 반도체장치.
제20 항에 있어서,

상기 복수의 워드선 중 대응하는 워드선을 구동하는 서브워드 드라이버를 더 포함하며,

상기 제4 및 제5 MISFET의 게이트 전극은, 서브워드 드라이버와 센스 증폭기 회로가 서로 교차하는 영역에서, 배선층과 접속되는 것을 특징으로 하는 반도체장치.
복수의 워드선과, 복수의 데이터선과, 상기 복수의 워드선과 상기 복수의 데이터선의 각각의 교점에 배치되는 복수의 메모리셀을 구비하는 메모리 어래이와,

상기 복수의 데이터선으로 이루어진 복수의 데이터선 쌍의 각각에 접속된 센스 증폭기 회로를 갖고,

상기 센스 증폭기 회로는, 복수의 데이터선 쌍 중 하나의 데이터선 쌍에 각각 접속된, 제1 크로스 커플 트랜지스터 쌍, 제2 크로스 커플 트랜지스터 쌍, 및 제3 크로스 커플 트랜지스터 쌍을 포함하며,

각 크로스 커플 트랜지스터 쌍은, 제1 트랜지스터의 게이트가 제2 트랜지스터의 드레인과 접속되고, 제2 트랜지스터의 게이트가 제1 트랜지스터의 드레인과 접속되며,

제1 및 제3 크로스 커플 트랜지스터 쌍에 있어서, 게이트와 드레인 간의 접속은 직접적인 접속이며,

제1 및 제2 크로스 커플 트랜지스터 쌍은 제1 도전형이고, 제3 크로스 커플 트랜지스터 쌍은 제1 도전형과는 역도전형(逆導電型)인 제2 도전형이며,

상기 제2 크로스 커플 트랜지스터 쌍은, 게이트들이 제1 및 제3 크로스 커플 트랜지스터 쌍의 드레인들에 직접적으로 접속되고, 드레인들이 커먼 게이트 제어 신호를 갖는 한 쌍의 스위치 트랜지스터를 통해 제1 및 제3 크로스 커플 트랜지스터 쌍의 드레인들에 접속되며,

센싱 동작 중에, 상기 스위치 트랜지스터와 제2 크로스 커플 트랜지스터 쌍은 제1 및 제3 크로스 커플 트랜지스터 쌍보다 먼저 동작 가능한 것을 특징으로 하는 반도체장치.