CN101221808A - 半导体存储器件及其读出放大器电路 - Google Patents

半导体存储器件及其读出放大器电路 Download PDF

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Abstract

本发明提供兼顾了高集成、低功耗·高速动作的半导体存储器件。所述半导体存储器件包括由多个下拉电路和一个上拉电路构成的读出放大器电路。构成多个下拉电路中的一个下拉电路的晶体管的特征在于，沟道长度、沟道宽度这些常数比构成其他下拉电路的晶体管大。此外，先驱动多个下拉电路中晶体管常数大的下拉电路，然后激活另一个下拉电路和上拉电路来进行读出。此外，数据线和先驱动的下拉电路由NMOS晶体管连接，通过激活、不激活上述NMOS晶体管，来控制上述下拉电路的激活、非激活。

Description

半导体存储器件及其读出放大器电路
技术领域
本发明涉及半导体器件及其制造方法，尤其涉及高速、高集成的半导体存储器件以及集成了逻辑电路和半导体存储器件的半导体器件的差分放大动作的部分。
背景技术
作为半导体存储器件之一的动态随机存储器(Dynamic RandomAccess Memory，以下记为DRAM)，大多安装在人们日常使用的各种电子设备上。并且，随着近年来设备的低功耗化、高性能化的需要，强烈要求所安装的DRAM的高性能化，即低功耗化、高速化、大容量化。
用于实现高性能的DRAM的最有效的手段之一是存储单元的微型化，通过微型化能够使存储单元缩小。其结果是与存储单元连接的字线和数据线长度缩短。即，能够降低字线、数据线的寄生电容，因此能实现低电压工作，能够实现低功耗化。另外，因为存储单元变小，所以能实现存储器的大容量化，能够实现设备的高性能化。这样，微型化对DRAM高性能化的贡献是很大的。
但是，随着65nm、45nm节点这样的微型化的进展，不仅具有上述那样的高性能化的效果，还出现了各种副作用。其主要的副作用是由微型化产生的元件特性的偏差增加。在此，所谓元件特性的偏差例如是晶体管的阈值电压、从晶体管流出的漏电流的大小的分散值(与平均值的差)。该元件偏差成为DRAM性能变差的原因，因此，希望将元件偏差抑制得尽量小。尤其是读出放大器电路的双晶体管的阈值电压差的偏差会成为放大微小信号的读出动作的噪音源，因而成为读出错误的原因。即读出放大器的阈值电压偏差直接影响到芯片的生产率。
通常，DRAM的数据线间距随着微型化而变窄，因此，必须依照数据线间距来缩短读出放大器的布局间距。其结果是晶体管的沟道长度缩短，沟道宽度变窄，导致构成读出放大器的晶体管的制造误差增加。该制造误差使双晶体管间的阈值电压差的偏差增大。一般，该问题被称为读出放大器的偏移问题，是对DRAM的访问速度tRCD(RAS TO CAS DELAY)有较大影响的因素之一。并且，读出放大器的偏移问题在Kiyoo Itoh，“VLSI Memory Chip Design”，Springer，2001，pp223-230(非专利文献1)中有详细记载，可知降低偏移对DARM的生产率提高有很大贡献。因此，为了实现微型化带来的高性能化，不仅是通过工艺改善来降低制造误差，设计出抑制读出放大器偏移的电路也将是今后非常重要的技术。
作为近年来尝试了解决这种问题的例子，在Sang Hoon Hongetal.、ISSCC 2002 Digest of Technical Papers，pp154-155(非专利文献2)中，公开了一种抵消读出放大器的偏移的技术。该方法通过使用电流镜差动放大器校正数据线的预充电电压，能够在实质上减小读出放大器的偏移。但是，在该方法中，追加到读出放大器中的元件数非常多，读出放大器的面积增大，导致芯片尺寸增加。此外，因为将要驱动的控制信号也增加，所以时间余量增加，有可能速度也会变慢。
另外，在Jae-Yoon Simm etal.，2003 Symposium on VLSI CircuitsDigest of Technical Papers，pp289-292(非专利文献3)中公开了电荷传输型读出放大器。该方法经由连接在数据线上的开关晶体管而将被蓄积在读出放大器等外围电路中的电荷传送给存储单元侧的数据线来在读出放大器中产生大的电位差。因此，即使在读出放大器的偏移增加了的情况下，也能将偏移以上的电位差施加于读出放大器，所以，能在本质上减小偏差，在低电压工作方面是优良的。但是，该方法也存在追加的预充电电路和再写入用的开关晶体管等追加元件数量多而导致芯片尺寸增加的课题。
在USP-6392303 B2(专利文献1)中，公开了现有的在交叉对(cross couple)中追加了两个NMOS交叉对的读出放大器电路。所追加的NMOS交叉对中的一个NMOS晶体管的栅极侧和另一个NMOS晶体管的漏极侧通过共用开关连接。由此，实现高速的读出动作。在该方式下，当再写入时，不能有效地从NMOS交叉对看到共用开关的导通电阻，能够提高再写入动作的速度。但是，在读出时的读出动作中会受到现有交叉对的偏移的影响。因此，在现有的交叉对的偏移大时有可能发生读出错误。
另一方面，在日本特开2005-293759号公报(专利文献2)中，公开了追加元件数量少并降低了读出放大器偏移的读出放大器电路。该方法通过增加高灵敏度的具有预放大功能的NMOS交叉对而解决了读出放大器偏移的问题。并且，增加元件数也仅为两个，面积开销(overhead)也小。
发明内容
但是，关于上述专利文献2的读出放大器电路，经本发明人的研究，得知存在以下问题。在专利文献2中，在位线读出的微小信号由追加的NMOS交叉对预放大之后，由现有的NMOS和PMOS交叉对锁存数据。此时，在被预放大为高电平的数据线连接在漏极侧的NMOS晶体管中，从其漏极侧向公共源极侧流过亚阈值泄漏电流。对于一般的读出放大器电路，在专利文献2中追加了一个NMOS交叉对。因此，导致流过亚阈值(Subthreshold)泄漏电流的通路增加。其结果，存在数据锁存时的芯片整体的掉电泄漏(off-leak)增加的问题。
因此，鉴于上述那样的问题，本发明的目的在于，1.实现降低了读出放大器偏移的读出放大器电路，使访问时间tRCD高速化，2.降低从读出放大器流出的亚阈值泄漏电流，降低芯片的消耗电流。
本发明的上述以及其他目的和新的特征将通过本说明书的描述和附图得以明确。
简单说明本申请所公开的发明中有代表性的技术方案的概要如下。
一种包括多个存储单元和多个读出放大器电路的半导体存储器件，上述读出放大器电路包括至少两个下拉电路。另外，先驱动一个上述下拉电路。先驱动的上述下拉电路和数据线经由NMOS晶体管连接。读出信号量被输出到信号线之后，驱动上述NMOS晶体管，由此驱动上述下拉电路。由上述下拉电路将数据线放大到后级的下拉电路和上拉电路的偏移以上，然后驱动上述后级的下拉电路和上述后级的上拉电路。此时，最好在先驱动的上述下拉电路中预先增大晶体管的沟道长度和沟道宽度以减小晶体管的偏移。
此外，由上述读出放大器锁存了数据后，不激活上述NMOS晶体管，而不使先驱动的上述下拉电路激活。由此，能够降低从先驱动的上述下拉电路流出的亚阈值泄漏电流。上述读出放大器也可以由多个上拉电路构成。
如果简单说明由本申请所公开的发明中有代表性的技术方案所得到的效果，则该效果是能够实现高速访问或低消耗电流。
附图说明
图1是本发明一个实施例的半导体存储器件的存储阵列部和读出放大器电路图。
图2是图1的读出放大器电路的动作波形的一个例子。
图3是图1的读出放大器电路的平面布局的一个例子。
图4是接着图2的、读出放大器电路的平面布局的一个例子。
图5是图1中实施的存储单元阵列部的平面布局的一个例子。
图6是图1的读出放大器电路和存储单元阵列的要素剖视图。
图7是应用了本发明的读出放大器电路而构成的DRAM的框图的一个例子。
图8是并用了本发明的读出放大器电路和过驱动方式的第二实施例。
图9是图8的读出放大器电路的动作波形的一个例子。
图10是在并用了本发明的读出放大器电路和过驱动方式时应用了厚膜元件的公共源极驱动器的第三实施例。
图11是在本发明的读出放大器电路中对现有的读出放大器电路增加了由超低阈值电压规格的NMOS晶体管构成的下拉电路NDRV0的第四实施例。
图12是图11的读出放大器电路的动作波形的一个例子。
图13是图11的读出放大器电路的平面布局的一个例子。
图14是在本发明的读出放大器电路中具有将子字驱动器的源极电位和下拉电路NDRV0的源极电位用金属布线电连接的结构的第五实施例。
图15是表示图14的读出放大器电路的电源布线结构的一个例子。
图16是表示子字驱动器的源极电位和下拉电路NDRV0的源极电位没有用金属布线电连接时的电源布线结构的一个例子。
图17是图15和图16的电源布线结构的读出放大器电路中的动作波形的一个例子。
图18是在图1的读出放大器电路中对下拉电路NDRV0应用了超低阈值电压规格的晶体管的第六实施例。
图19是在图18的读出放大器电路中对下拉电路NDRV1和预放大电路PDRV应用了低阈值电压规格的晶体管的第七实施例。
图20是图19中实施的读出放大器电路的平面布局的一个例子。
图21是在图1的读出放大器电路中对开关晶体管和下拉电路NDRV0应用了超低阈值电压规格的晶体管的第八实施例。
具体实施方式
以下，根据附图详细说明本发明的实施方式。在用于说明实施方式的所有附图中，原则上对相同部件标以相同标号，其重复说明从略。
本实施方式所示的构成各块的晶体管没有特别的限制，可利用公知的CMOS(互补型MOS晶体管)等的集成电路技术在单晶硅那样的一块半导体衬底上形成。即，通过包括如下工序的工序形成，即：在形成阱和元件分离区域以及氧化膜的工序之后，形成用于形成栅电极和源极/漏极区域的第一半导体区域和第二半导体区域的工序。
对于MOSFET(Metal Oxide Semiconductor Field EffectTransistor)的电路标号，不在栅极上标圆圈的电路标号表示N型MOSFET(NMOS)，区别于在栅极上标圆圈的P型MOSFET(PMOS)。以下，简化MOSFET而称为MOS或MOS晶体管。
本发明并不仅限于包含在金属栅极和半导体层之间设置的氧化膜的场效应晶体管，也能应用于使用了在金属栅极和半导体层之间包含绝缘膜的MISFET(Metal Insulator Semiconductor Field EffectTransistor)等一般的FET的电路。
[实施例1]
以下，通过图1说明作为本发明实施例的半导体存储器件及其读出放大器电路。
图1是表示作为本发明第一实施例的读出放大器电路SA0和与之连接的多个存储单元MC的图。读出放大器电路SA0由两个下拉电路NDRV0、NDRV1、一个上拉电路PDRV、列开关YSW、预充电电路PCH、以及共用开关SHR构成。另外，各个标号是，控制下拉电路NDRV0和数据线的连接的开关晶体管SWMOS、驱动上述开关晶体管SWMOS的控制信号SACTL、上述下拉电路NDRV0的源极线VSSA、驱动上述下拉电路NDRV1的公共源极驱动器VSS_DRV、控制上述公共源极驱动器VSS_DRV的公共源极控制开关ΦCSN、上述下拉电路NDRV1的公共源极线CSN、驱动上述上拉电路PDRV的公共源极驱动器VARY_DRV、控制上述公共源极驱动器VARY_DRV的公共源极控制开关ΦCSP、上述上拉电路PDRV的公共源极线CSP、共用开关控制线SHRR、SHRL、列开关控制线YS、本地输入输出线LIOT、LIOB、预充电电压VDLR、预充电电路控制线DLEQ、接地电压VSS、数据线高电平电压VARY、读出放大器电路SA1、SA2、读出放大器阵列SAA-R、SAA-L、子字驱动器SWD、子字驱动器阵列SWDA-U、SWDA-D、负电压VKK-U、VKK-D、数据线DLT0、DLT1、DLB0、DLB1、子字线WL0、WL1、WL2、WL3、WL4、WL5、存储单元MC、访问晶体管TN、单元电容CS、板电极PLT、厚膜NMOS晶体管Thick film NMOS、薄膜NMOS晶体管Thin film NMOS。公共源极线的预充电电路、本地输入输出线LIOT1、LIOB1等一部分要素电路和布线会使附图变得复杂故而省略。
如图1所示，构成本实施例的多个下拉电路中的下拉电路NDRV0的晶体管NMOS晶体管，与构成下拉电路NDRV1的NMOS晶体管相比，晶体管的沟道长度较长，沟道宽度较宽。使晶体管的沟道长度较长、沟道宽度较宽的理由是为了降低下拉电路NDRV的NMOS交叉耦合晶体管的阈值电压差。即，是为了降低下拉电路NDRV0的偏移的缘故。因为下拉电路NDRV0的偏移小，所以，如果比下拉电路NDRV1和上拉电路PDRV先驱动下拉电路NDRV0，能将被输出到数据线的微小的读出信号量正确放大。优选构成下拉电路NDRV1的NMOS晶体管和构成上拉电路PDRV的PMOS晶体管的沟道长度短或者沟道宽度宽。其理由是构成下拉电路NDRV0的NMOS晶体管的沟道长度长且沟道宽度宽，所以有时将数据线驱动至接地电平的速度会变慢。在这样的情况下，如果使构成下拉电路NDRV1和上拉电路PDRV的晶体管的沟道长度短，并使沟道宽度宽，则能够将数据线高速放大为接地电平和所期望的高电平。如上所述，如果追加使晶体管常数(沟道长度和沟道宽度)增大而充分降低了偏移的下拉电路NDRV0，比下拉电路NDRV1和上拉电路PDRV先驱动，则能够将读出时被输出到数据线的微小的信号量放大为下拉电路NDRV1和上拉电路PDRV的偏移电压以上。即，即使由于微型化晶体管的阈值电压偏差增大而降低了数据线的电压也能将读出时的读出信号量准确放大。
实施例1的读出放大器电路SA0与现有的读出放大器电路相比，追加电路仅是一对NMOS交叉对和连接上述NMOS交叉对和数据线的2个NMOS晶体管共4个NMOS晶体管。因此，本实施例的读出放大器电路SA0的面积开销非常小，能够将芯片尺寸的增加抑制在最小限度内。另外，追加电路以外的部分与现有的读出放大器电路相同，因此，也能将布局和布线结构等抑制为最小限度的改变。在图1的实施例中，示出了数据线对与子字线交叉的折返型数据线式的阵列结构，当然，本发明并不限定于此。例如，也可以是所谓开放数据线型的阵列结构。虽然没有特别提及下拉电路NDRV0、NDRV1和上拉电路PDRV的阈值电压，但不言而喻，例如，也可以取为用于行地址的解码器XDEC的、比一般的薄膜晶体管的阈值电压低的低阈值电压。通过利用低阈值规格的薄膜晶体管，下拉电路和上拉电路的驱动电流增大，因此能够提高读出速度。不言而喻，可以像这样在不脱离本发明的主旨的范围内进行各种变更。
图2是图1中的实施例的读出放大器电路SA0的动作波形。首先，因为将非选择侧的阵列和读出放大器电路SA0电切断，所以，共用开关SHRR从升压电压VPP取反为接地电压VSS。大致同时对预充电电路控制线DLEQ取反，不激活读出放大器电路SA0内的预充电电路PCH。由此，仅有选择子阵列和在子阵列共用的读出放大器电连接。另外，处于预充电状态的数据线变为浮置状态而能够读出。共用开关SHRR的取反和预充电电路控制线DLEQ的驱动方法有多种，利用例如行地址信号RAS和地址信号即可。接着，当子字线WL1被维持时，所保持的信号被从与子字线WL1连接的存储单元输出到数据线。例如，被图1的存储单元MC保持的L电平的信号被输出到数据线。所输出的读出信号量被输入到下拉电路NDRV0的各个栅极。然后，比下拉电路NDRV1和上拉电路PDRV先驱动开关晶体管SWMOS。当先激活开关晶体管SWMOS时，下拉电路NDRV0和数据线电连接，因此，开始放大被输出到数据线的微小的读出信号量。
如图1所说明的那样，下拉电路NDRV0的偏移非常小。因此，能将被读出到数据线的微小的读出信号量正确放大。即，能够有选择地在VSS侧驱动被输出了L电平的读出信号量的数据线DLT0。另外，下拉电路NDRV1和上拉电路PDRV还处于非激活状态，因此，即使下拉电路NDRV1和上拉电路PDRV的偏移大，也不用担心会给读出动作带来恶劣影响。并且，因为将开关晶体管SWMOS用作下拉电路NDRV0的控制电路，所以下拉电路NDRV0的源极侧可以是接地电平。使源极侧为接地电平关系到源极电位的增强。在充分降低了下拉电路NDRV0的偏移之后，如果增强源极电位，则流过交叉对的电流也增加，因此，具有能够提高下拉电路NDRV0的读出速度这样的优点。这样，如果先驱动下拉电路NDRV0，将所读出的微小的读出信号量放大为后驱动的下拉电路NDRV1和上拉电路PDRV的偏移以上，则即使阈值电压偏差增大，也能进行稳定的读出动作。
将数据线对放大至所期望的电压差之后，维持公共源极控制开关ΦCSN、ΦCSP，使公共源极线CSN、CSP分别变化为VSS、VARY电平。由此，数据线对被放大为VSS电平和VARY电平，并由读出放大器电路SA0锁存。此时，在构成下拉电路NDRV0的NMOS晶体管中的、被锁存为VARY电平的数据线DLB0连接在漏极侧的NMOS晶体管中，向源极侧的VSSA流过亚阈值泄漏电流。为了防止上述情况，在将数据线对放大至VSS和VARY电平之后，对开关晶体管SWMOS取反。通过对开关晶体管SWMOS取反，能够降低上述亚阈值泄漏电流。即降低读出放大器电路SA0的亚阈值泄漏电流，能够降低芯片的消耗电流。
将数据线对锁定在所期望的电压差上，不激活开关晶体管，然后由下拉电路NDRV1和上拉电路PDRV锁存数据，对存储单元MC实施再写入动作。通过再写入动作向存储单元MC充分写入数据后，对子字线WL1取反。然后，将公共源极线CSN、CSP预充电至预充电电压VDLR，维持预充电控制线DLEQ，将数据线对预充电至预充电电位VDLR。以上是实施例1的读出放大器电路SA0的动作。
如上所述，追加充分降低了偏移的下拉电路NDRV0，即使在阈值电压大的情况下，或者在由于低电压化而减少了读出信号量的情况下，也能实现稳定的读出动作。此外，由于能够进行低电压化工作，能够降低工作时的芯片功耗。并且，在现有的读出放大器电路中，如果使数据线长度变长则数据线的寄生电容增加，读出信号量减少，有可能会发生读出误动作。但是，如果使用本发明的读出放大器电路SA0，则即便使数据线长度变长，则通过先驱动充分降低了偏移的下拉电路NDRV0，也不会引起读出误动作。即、能够兼顾稳定的读出动作和芯片的单元占有率的提高。当单元占有率提高时，能够缩小芯片面积，能够以低成本提供优质的芯片。并且，通过在数据锁存后不激活开关晶体管SWMOS，能够降低流过下拉电路NDRV0的亚阈值泄漏电流。结果，能够降低芯片的消耗电流。
图3和图4是使用多个图1的实施例中的读出放大器电路SA0构成的读出放大器阵列SAA-R的平面布局。表示由虚线部所围的部分的标号的一部分分别对应于构成图1的读出放大器电路SA0的各电路。除此之外，SACTL表示开关晶体管控制线，YS0-YS2表示列开关控制线，LIO0T、LIO0B、LIO1T、LIO1B表示本地数据线。图4示出了触点V2和第二层的布线层M2的布线布局的一个例子。另外，图3、图4中标号的意义如下，即，连接栅电极和第一层布线层M1(数据线)的栅极触点FGCNT；扩散层LN、LP；栅电极FG；连接扩散层LN、LP和布线层M1的扩散层触点LCNT；连接第二层布线层M2和第三层布线层M3的触点V2。另外，在图3中，示出了公共源极驱动器VSS_DRV、VARY_DRV被用于驱动公共源极线CSN、CSP，例如分别对多个读出放大器电路SA0-SA7(未图示)各配置一个的、所谓的读出放大驱动器分散配置方式的布局的一个例子。
在图3中，对一个子阵列SARY0分散配置有如下部件，即：多个下拉电路NDRV0；控制下拉电路NDRV0与数据线的电连接的开关晶体管SWMOS；以及成对动作的多个下拉电路NDRV1和多个上拉电路PDRV，并且在成对动作的多个下拉电路NDRV1和多个上拉电路PDRV之间分散配置有多个驱动公共源极线的电路VARY_DRV、VSS_DRV。控制开关晶体管SWMOS的开关晶体管控制线SACTL和控制驱动电路VARY_DRV、VSS_DRV的控制开关ΦCSN、ΦCSP，与用于提供预充电电压VDLR的电源线、本地数据线LIO0T、LIO0B、LIO1T、LIO1B、公共源极线CSN、CSP、数据线电压VARY、以及用于提供接地电压VSS、VSSA的电源线在相同方向上延伸，并由相同的布线层形成。并且，这些布线形成在与字线相同的方向。列开关驱动线YS0-YS2经由触点V2与列开关YSW连接，在比第二布线层M2更上层的第三层布线层M3上形成，并在与数据线相同的方向延伸。
读出放大器电路SA0内的开关晶体管SWMOS经由栅电极FG而与相邻的读出放大器电路的开关晶体管SWMOS相连接。开关晶体管SWMOS的栅电极FG在子字驱动器SWD和读出放大器阵列SAA正交的区域与布线层M2连接。通过这样处理，能够降低开关晶体管控制线SACTL整体的布线电阻，能够快速激活开关晶体管SWMOS。
如上所述，通过在与子阵列SARY0对应的读出放大器阵列SAA-R中分散配置驱动电路VARY_DRV、VSS_DRV，能够高速驱动公共源极线CSN、CSP，并且，通过将驱动电路VARY_DRV、VSS_DRV配置在下拉电路NDRV1和上拉电路PDRV之间，能够高效进行布局。为了避免图变得复杂，省略了布线层的一部分。
另外，如图3、图4所示，图1中的读出放大器电路SA0的追加电路仅是下拉电路NDRV0和开关晶体管SWMOS。因此，由图3可知，读出放大器电路SA0的面积增加少。并且，因为布局的对称性优良，所以还具有数据线噪声小这样的优点。此外，可以是与现有的下拉电路NDRV1相同的布局，电路追加时产生的追加布线仅是开关晶体管控制线SACTL和公共源极线VSSA，从这一点来看，本实施例的读出放大器电路的布局容易。另外，下拉电路NDRV0、NDRV1和上拉电路PDRV内的晶体管的栅电极形状形成为环形的形状。该环形的栅极形状在图3右上方的由粗虚线所围的区域示出。通过这样将栅电极取为环形，能够降低栅电极的制造误差，并能进一步降低读出放大器电路的偏移。
在图3中，用环形示出了下拉电路NDRV0、NDRV1和上拉电路PDRV的栅电极FG的形状，当然本发明并不限定于此。可以进行コ字型或矩形的栅电极FG等的各种变形。另外，也可以应用使公共源极驱动器VSS_DRV的沟道宽度比图3所示的沟道宽度窄、或使公共源极控制开关ΦCSN的置位时间延迟这样的方法，使图2所示的公共源极线CSN的驱动速度更慢，使读出放大器电路SA0动作。即，在驱动下拉电路NDRV0之后，以较慢的速度驱动下拉电路NDRV1，最后驱动上拉电路PDRV。通过这样处理，具有即使在下拉电路NDRV0的偏移增大的情况下也能在下拉电路NDRV1中将数据线DLT0正确地在VSS侧有选择地放大这样的优点。当然，可以像以上那样在不脱离本发明的主旨的范围内进行各种变更。
图5是表示图1中的子阵列SARY的平面布局和与之连接的读出放大阵列SAA-R、SAA-L的图。访问晶体管TN由子字线WL、扩散层ACT构成，单元电容器CS由蓄积节点SN和板电极PLT构成。其他的标号是，用于将扩散层ACT与上部的布线和触点连接的单元触点SNCNT；连接位线BLT、BLB和扩散层ACT的位线触点BLCNT；键合焊盘LPAD。在此，键合焊盘LPAD是连接蓄积节点SN和蓄积节点触点SNCNT的触点，能够使单元电容器CS的位置最佳化，因此能够增大单元电容器CS的表面积。当然，只要能够充分确保单元电容器CS的电容也可以不用键合焊盘LPAD。这种情况下，能够减少处理工序，因此能够降低成本。
另外，如图5所示，存储单元MC的布局可以有各种变形。图5的(a)是所谓的折返型数据线结构，扩散层ACT是简单的矩形，因此有易于微型化这样的优点。图5的(b)是模拟折返型数据线结构，与(a)的差别在于扩散层ACT被布置为相对于子字线WL倾斜。因此有效地获得较大的沟道宽度，所以具有能获得较大的访问晶体管TN的导通电流的优点。因此通过与本实施例的存储单元结构的组合，能够实现可更高速动作的半导体存储器件。图5的(c)、(d)是开放型数据线结构，与折返型数据线结构相比，具有能够减少单元面积的优点。图5的(c)的数据线间距宽，因此还能够降低数据线寄生电容。因此，通过与本实施例的存储单元结构组合能够实现更高集成且可低电压动作的半导体存储器件。图5的(d)与(c)相比能进一步减小单元面积，通过与本实施例的存储单元组合能够实现更高集成的半导体存储器件。
当然，能够运用于本实施例的存储单元结构的布局不限于此。例如，也可以在(d)的开放型数据线结构中，将被布局为相对于子字线WL倾斜的扩散层ACT像(a)那样正交布局。这种情况下形状为矩形，因此具有易于微型化的优点。此外，通过共用子字线WLA的左右相邻单元的扩散层ACT，并对子字线WLA始终施加低电平VSS，也能够应用于元件分离等。这时，不必在与数据线平行的方向形成由绝缘体构成的元件分离区域，所以能够减少处理工序，能够降低成本。
如上所述，显然，本实施例的存储单元结构在不脱离其主旨的范围内可作各种变更。
图6是示出了图5所示多个存储单元MC和读出放大器电路SA0的剖视图的一部分的图。图中的标号是第二层布线层M2、第三层布线层M3、P阱衬底PW、N阱衬底NW、深N阱衬底DNWELL和P型衬底PSUB。它们的形成方法与一般的半导体存储器件、尤其是所谓的通用DRAM相同，因此在此省略详细说明。并且，单元电容器CS的结构并不限于图示的结构。不言而喻，也可以变更为例如王冠(crown)型的单元电容器等。这样本实施例的读出放大器SA0只需由四个NMOS晶体管和追加的公共源极线VSSA的布线构成即可，所以易于实现。下拉电路NDRV0的NMOS晶体管的扩散层可以在与存储单元内的晶体管和下拉电路NDRV1的NMOS晶体管的扩散层相同的P型阱PW内构成。另外，不必在子阵列SARY0的上部配置追加布线，因此不会产生布线噪音。所以，不会给存储器动作带来恶劣影响。
图7表示使用按本实施例的制造流程形成的存储单元设计出DRAM芯片时的框图。图中所示的标号为地址缓存ADDRESSBUFFER、列地址缓存COLUMN ADDRESS BUFFER、列地址计数器COLUMN ADDRESS COUNTER、行地址缓存ROW ADDRESSBUFFER、刷新计数器REFRESH COUNTER、存储体选择BANKSELECT、模式寄存器MODE RESISTER、行解码器ROW DEC、列解码器COLUMN DEC、主读出放大器SENCE AMP、存储单元阵列MEMORY CELL ARRAY、数据输入缓存Din BUFFER、数据输出缓存Dout BUFFER、数据缓存DQS BUFFER、延迟锁相环DLL、控制逻辑时钟CONTROL LOGIC、时钟CLK、/CLK、时钟有效信号CKE、芯片选择信号/CS、行地址选通信号/RAS、列地址选通信号/CAS、写使能信号/WE、数据写信号DW、数据选通信号DQS、数据DQ。这些电路和信号的控制方法与公知的SDRAM/DDR SDRAM等相同，因此在此省略说明。如果应用本实施例的读出放大器电路，能够实现具有低功耗、高速动作、高可靠度这些特征的DRAM。此外，块的结构并不特别限定为图7。既可以增加存储单元阵列MEMORYSELL ARRAY的数量，也可以在不脱离本实施例主旨的范围内进行各种的变更。
[实施例2]
在实施例1中，说明了公共源极CSP线的驱动电路是一个公共源极驱动器VARY_DRV的情况，但公共源极驱动器也可以是多个。
图8示出了在本实施例的读出放大器电路SA0中公共源极线CSP的驱动电路由公共源极驱动器VOD_DRV和VARY_DRV构成的情况。与图1的不同之处在于，追加了公共源极驱动器VOD_DRV，并且公共源极驱动器VOD_DRV的源极电压VOD的电压高于公共源极驱动器VARY_DRV的源极电压VARY。涉及公共源极驱动器VOD_DRV的标号以外的图中的标号的意义与图1相同，故在此省略说明。另外，在读出放大器电路SA0中，其电路结构与图1相同，不言而喻，能获得与图1说明的效果相同的效果。
图9是图8所示的实施例的动作波形的一个例子。与图2的动作波形的不同之处在于由下拉电路NDRV0将读出的信号量放大为下拉电路NDRV1和上拉电路PDRV的偏移电压以上，大致同时维持公共源极控制开关ΦCSN和ΦCSP1之后，公共源极控制开关ΦCSP1的取反和公共源极控制开关ΦCSP0的维持同时进行。另外，不同之处还在于，追加的公共源极驱动器VOD_DRV的源极电压是比数据线高电平电压VARY高的VOD电压。结果，在读出初期，公共源极线CSP被升压到比数据线高电平电压VARY高的电压即VOD电平。数据线DLT、DLB也被升压到数据线高电平电压VARY以上，因此，有时消耗电流因数据线的过充电而增加。因此，在数据线进行了所需要的充分的放大之后，对公共源极控制开关ΦCSP1取反，大致同时维持公共源极控制开关ΦCSP0。通过进行这样的控制，能够将数据线的高电平电压取为所期望的电压即VARY。另外，能够防止数据线的过充电造成的消耗电流增加。
通过像图9那样控制能获得的优点如下。通过将追加的公共源极驱动器VOD_DRV的源极电压取为VOD电平，而成为比VARY高的电压，能够提高上拉电路PDRV的源极电压。如果提高上拉电路PDRV的源极电压，则能增大PMOS交叉耦合晶体管的驱动电流，因此，能提高将源极线锁存为接地电平和数据线高电平电压VARY的速度。另外，即使在数据线电压VARY低电压化、读出信号量减少了的情况下，也能充分确保上拉电路PDRV的驱动电流，因此，能够进行稳定的锁存动作。即，能够实现低电压读出动作，所以具有能降低芯片的消耗电流的优点。
虽然没有特别说明，但最好是开关晶体管控制开关SACTL的取反和公共源极控制开关ΦCSP1的取反的定时大致相同。只要取反的定时相同，就具有能够减少时序控制电路的电路数量的优点。
[实施例3]
在实施例1和实施例2中，示出了构成公共源极驱动器VOD_DRV、VARY_DRV的PMOS晶体管的栅极绝缘膜是薄的(3nm左右)薄膜PMOS晶体管的情况，但也可以应用栅极绝缘膜厚的(6nm左右)厚膜NMOS晶体管代替构成上述公共源极驱动器VOD_DRV、VARY_DRV的PMOS晶体管。
图10示出了在本发明的读出放大器电路SA0中对公共源极驱动器VOD_DRV、VARY_DRV应用了厚膜NMOS晶体管的情况。与图8的区别在于构成公共源极驱动器VOD_DRV、VARY_DRV的晶体管是厚膜NMOS晶体管。另外，由于是厚膜NMOS晶体管，维持公共源极控制开关ΦCSP0、ΦCSP1的栅极电压电平为升压电压VPP，这一点也是与图8不同的。动作波形图与图9的不同之处仅在于读出时维持公共源极控制开关ΦCSP1从接地电压VSS到升压电压VPP、以及维持公共源极控制开关ΦCSP0从接地电压VSS到升压电压VPP，在此省略图示说明。
另外，本实施例并不限定于先前所述的实施例。例如，也可以是构成公共源极驱动器VOD_DRV的晶体管是厚膜NMOS晶体管，构成公共源极驱动器VARY_DRV的晶体管是薄膜PMOS晶体管。如果对公共源极驱动器VARY_DRV使用薄膜PMOS晶体管，其栅极电压能够降低为与外部提供电压VDD相同的电压。即，因为能够降低公共源极控制开关ΦCSP0的充放电电流，所以能够降低芯片的功耗。不言而喻，也可以利用降低了构成公共源极驱动器VARY_DRV的薄膜PMOS晶体管的阈值电压的、低阈值电压规格的薄膜PMOS。这种情况下，公共源极驱动器VARY_DRV的驱动电流增大，因此能够使对存储单元的H电平电压VARY的再写入动作高速化。另外，不言而喻，也可以对图1的实施例中的公共源极驱动器VARY_DRV适用厚膜NMOS晶体管。而且，不言而喻，也可以对公共源极驱动器VSS_DRV使用厚膜NMOS晶体管。这样，可在不脱离本实施例主旨的范围内进行各种电路变更。
[实施例4]
在实施例1至实施例3中，示出了着眼于降低读出放大器SA0的掉电泄漏电流的结构，但有时根据应用，数据锁存时的掉电泄漏电流降低并不是最优先的因素。在这种情况下，也可以使用以下所示的电路结构构成读出放大器电路SA0。
在实施例1至实施例3中，示出了能够利用开关晶体管SWMOS来降低从读出放大器电路SA0流出的亚阈值泄漏电流的电路结构。也可以不使用开关晶体管SWMOS，而是仅追加下拉电路NDRV0来构成读出放大器SA0。这种情况下，最好追加的下拉电路NDRV的阈值电压是足够低的超低阈值电压SLV。
图11示出了在现有的读出放大器电路中追加了下拉电路NDRV0和驱动下拉电路NDRV0的公共源极线CSN0的公共源极驱动器VSSA_DRV的例子。另外，构成下拉电路NDRV0的NMOS晶体管是阈值电压足够低的超低阈值电压SLV规格的薄膜NMOS。由图11可知，本发明的读出放大器电路，其追加电路非常少，与利用开关晶体管SWMOS的图1相比较，具有能进一步减小芯片尺寸的优点。另外，由于对下拉电路NDRV0应用超低阈值电压SLV的NMOS晶体管，即使在使数据线高电平电压VARY低电压化的情况下，也能充分确保构成下拉电路NDRV的NMOS晶体管的有效栅极电压VGS。因此，即使在使数据线高电平电压VARY低电压化的情况下，也能进行稳定的读出动作。即，因为能够降低数据线的充放电电流，所以能够降低芯片的功耗。
作为制作超低阈值电压规格的晶体管的方法，例如，可以降低阈值电压调整用的杂质浓度而对Si衬底进行离子注入。另外，作为其他方法，还有在对Si衬底离子注入NMOS晶体管的标准的阈值电压调整用的杂质后对Si衬底离子注入PMOS晶体管的标准的阈值电压调整用的杂质这样的方法。通过对Si衬底离子注入导电类型不同的杂质，能够从标准的阈值电压调整为更低的阈值电压。此时，不必为了调整超低阈值电压而追加新的掩模，所以，还具有能够抑制成本增加的优点。此外，也可以不使用利用杂质的阈值电压设计，而是减薄栅极绝缘膜来将阈值电压设定得较低。不言而喻，作为这样的制作超低阈值电压规格的晶体管的方法可以进行各种变更。
图12示出了图11所示的读出放大器电路SA0的动作波形。与图2所示的实施例1的读出放大器电路SA0的驱动方法的不同之处在于，将读出时维持的公共源极控制开关ΦCSN0在预充电指令之前激活。
子字线SWL被维持，向数据线对DLT0、DLB0输出了读出信号量之后，维持公共源极控制开关ΦCSN0而将下拉电路NDRV0激活。由此，将微小的读出信号量预放大到之后激活的下拉电路NDRV1、上拉电路PDRV的偏移电压以上。由下拉电路NDRV0在数据线被充分放大之后维持公共源极控制开关ΦCSN1、ΦCSP而分别激活下拉电路NDRV1和上拉电路PDRV。通过这样的控制，即使在下拉电路NDRV1、上拉电路PDRV的偏移大的情况下也能实现稳定的读出动作，防止误动作。
图13是用多个图11所示的读出放大器电路SA0构成的读出放大器阵列SAA-R的平面布局。与图3的不同之处在于，没有开关晶体管SWMOS，并且追加了驱动下拉电路NDRV0的公共源极驱动器VSSA_DRV。这样，在本实施例的读出放大器电路SA0中，因为没有开关晶体管SWMOS，所以能将读出放大器的布局面积抑制在最小限度。即，能将芯片面积增加抑制在最小限度。另外，追加下拉电路NDRV0的控制通过激活、不激活公共源极控制开关ΦCSN0来进行。公共源极控制开关ΦCSN0可由多个读出放大器电路公用，因此能够确保较大的布局尺寸。如果能确保大的布局尺寸，就能降低公共源极驱动器VSSA_DRV的制造误差，能够将公共源极线CSN0进一步驱动至接地电平。
而在如图1和图3那样开关晶体管SWMOS处于各读出放大器电路中的情况下，其布局尺寸小，因此有开关晶体管SWMOS的制造误差增加的情况。这种情况下，有时由开关晶体管SWMOS的制造误差造成的阈值电压偏差会成为读出信号量的噪声源。这样，在本实施例中，取代开关晶体管SWMOS而用公共源极驱动器VSSA_DRV驱动下拉电路NDRV0，所以具有能抑制上述那样的噪声源的产生的优点。另外，下拉电路NDRV0的栅电极形状形成为环形的形状。这样，能够降低栅电极的制造误差，并能进一步降低读出放大器电路的偏移。在图13中，用环形示出了下拉电路NDRV0、NDRV1和上拉电路PDRV的栅电极FG的形状，当然本发明并不限定于此。要求高灵敏度的读出动作的下拉电路NDRV0可以应用环形的栅电极形状，下拉电路NDRV1和上拉电路PDRV也可以应用コ字型或矩形的栅电极形状。例如，如果做成矩形的栅电极形状，能够使读出放大器布局面积比做成环形的栅电极形状的小。因此，具有能够减小芯片尺寸的优点。这样，能够在不脱离本发明主旨的范围内做各种变形。
[实施例5]
在实施例1至实施例4中，示出了对子字驱动器SWD的源极电压施加了比接地电压VSS低的负电压VKK的例子。当做成这样的结构时，能够使存储单元晶体管TN的字线待机电压为负电压VKK。因为存储单元的栅极电压是负电压，所以在待机时有效地提高阈值电压。因此，也可以不必离子注入杂质而将存储单元晶体管TN的阈值电压较高地设定在必要值以上。结果，当在字线选择时升压电压VPP被施加到存储单元的栅电极时，存储单元晶体管TN的有效栅极电压增大，存储单元的导通电流增加。当导通电流增加时，直到读出信号量被从存储单元输出到数据线为止的时间缩短，对存储单元的高电平电压VARY的写入速度提高。另外，因为不必离子注入将阈值电压调整到必要以上的阈值电压调整用的杂质，所以能够缓和存储单元晶体管TN的扩散层中的所谓PN结和栅极-扩散层间的电场。当缓和PN结和栅极-扩散层间的电场时，能够减小在此产生的所谓结漏电流和GIDL电流(GIDL：Gate Induced Drain LeakageCurrent)。即，具有延长DRAM的保持时间并降低待机时功耗的优点。但是，在芯片的高速动作比芯片的待机时功耗降低更为优先的应用中，也可以使用以下这样的实施例构成读出放大器SA0。
图14示出了对子字驱动器SWD的源极电位VSSSWD施加接地电平VSS并与下拉电路NDRV0的公共源极线VSSA电连接的情况的例子。在图1中，对子字驱动器SWD的源极电位施加了负电压VKK，因此，不能与下拉电路NDRV0的公共源极线VSSA(接地电压VSS)电连接。这一点与图1和图14不同。对于其他的标号、电路结构相同的部分，驱动方法与图1相同，所以在此省略对动作波形的详细说明。
图15是表示使用了图14所示的读出放大器电路SA0的存储体BANK内的电源布线结构的一个例子的图。为了简化说明，省略了行解码器ROW DEC和列解码器COLUMN DEC等电路块。另外，为了简化说明，省略了提供电压VDD、外围电路用电源VPERI、升压电压VPP等的存储体BANK内的电源布线。
图15所示的存储体BANK包括多个子字驱动器SWD、读出放大器阵列SAA、子阵列SARY、读出放大阵列SAA和子字驱动器SWD所夹的区域的交叉部IS。在图15的例子中，在图面纵方向上在布线层M2(例如第一层铝1AL)配置有公共源极线VSSA布线。另外，在图左右的方向，在布线层M3(例如第二层铝2AL)配置有公共源极线VSSA布线。另外，子字驱动器SWD的源极电位VSSSWD布线同样在布线层M3(例如第二层铝2AL)配置。在布线层M3配置的公共源极线VSSA在读出放大器阵列SAA上与保护线层M2的公共源极线VSSA连接，经由布线层间触点，最终与下拉电路NDRV0的公共源极线VSSA连接。这样，当电源布线被配置在网格上时，具有能增强公共源极电位并提高读出速度的优点。
在图15的实施例中，使布线层M2的公共源极线VSSA和布线层M3的子字驱动器SWD的源极电位VSSSWD在交叉部IS上经由布线层间触点电连接。通过这样的结构，子字驱动器SWD的寄生电容作为公共源极线VSSA的滤波电容使用。即，能够强化公共源极线VSSA的源极电平，能够使读出速度比以往更快。子字驱动器SWD的源极电位并不是负电位VKK，而是接地电压VSSSWD。因此，如上所述，有保持时间缩短的可能性，但因为能提高读出速度，所以适用于重视高速性能的应用。而在图16所示的存储体BANK内的现有电源布线结构中，子字驱动器SWD的源极电位被施加了负电压VKK，因此不能在交叉部IS上连接公共源极线VSSA和子字驱动器SWD的源极电位VKK。因为不能将子字驱动器SWD的寄生电容用作公共源极线VSSA的滤波电容，所以与图15的实施例相比有时读出速度变慢。但是子字驱动器SWD的源极电位被施加了负电压VKK。因此，适用于保持时间即待机时功耗优先于读出速度高速化即高速性能的应用。不言而喻，在待机时功耗优先的应用中也可以应用图15的实施例。反之，在高速性能优先的应用中当然可以应用图16的实施例。
图17是应用了图15的电源布线结构时的读出波形(b)和应用了图16的电源布线结构时的读出波形(a)。在图15中，对下拉电路NDRV0的公共源极线VSSA利用子字驱动器SWD的寄生电容作为滤波电容，所以在激活了开关晶体管控制信号时，能抑制与公共源极线VSSA的接地电位电平的偏差。因为能抑制公共源极线VSSA的偏差，所以能充分确保下拉电路NDRV0的有效栅极-源极间电压VGS。结果能够增大放大读出信号量的驱动电流。即，能够将读出速度提高所图示的δtSA的量。
以上用图14至图17进行了说明，但本发明并不限于所说明的结构。读出放大器电路SA0用实施例1的读出放大器电路SA0进行了说明，但显然也可以使用实施例2至实施例4所说明的读出放大器电路SA0，采用图15所示那样的电源布线结构。另外，也可以在交叉部IS上电连接下拉电路NDRV1的源极电位VSS布线和公共源极线VSSA、子字驱动器SWD的源极电位VSSSWD。这样能够进一步提高将数据线DLT、DLB的任一者放大至接地电位的速度。这样，可以在不脱离本发明主旨的范围内进行各种变更。
[实施例6]
在实施例1、实施例2、实施例3、实施例5中，示出了追加下拉电路NDRV0的阈值电压由行解码器ROW DEC和列解码器COLUMN DEC使用的、由与通常的薄膜晶体管的阈值电压相等的值构成的情况，但也可以应用充分降低了下拉电路NDRV0的阈值电压的超低阈值电压SLV。
图18示出了将下拉电路NDRV0的阈值电压取为超低阈值电压SLV时的读出放大器电路SA0。与图1的区别在于下拉电路NDRV0的阈值电压是超低阈值电压SLV。图18的读出放大器电路的驱动方法和布局方法与图1的实施例相同，所以在此为了简便而省略。
通过如图18那样将下拉电路NDRV0的阈值电压取为超低阈值电压SLV，能够充分确保下拉电路NDRV0的NMOS晶体管的栅极-源极间电压VGS。如果能充分确保栅极-源极间电压VGS，则能够由下拉电路NDRV0高速放大从存储单元输出到数据线的读出信号量。另外，因为能充分确保下拉电路NDRV0的栅极-源极间电压VGS，则即使降低数据线高电平电压VARY，也能由下拉电路NDRV0正确放大读出信号量。即，因为能够降低数据线高电平电压VARY，所以能够降低数据线的充放电电流，能够降低芯片的消耗电流。
[实施例7]
在实施例6中示出了追加下拉电路NDRV1、上拉电路PDRV的阈值电压由行解码器ROW DEC和列解码器COLUMN DEC使用的、由与通常的薄膜晶体管的阈值电压相等的值构成的情况，但也可以由比通常的薄膜晶体管的阈值电压低的低阈值电压LV构成下拉电路NDRV1、上拉电路PDRV的阈值电压。
图19示出了下拉电路NDRV1、上拉电路PDRV的阈值电压应用了低阈值电压LV的情况。除应用低阈值电压LV以外的驱动方法和平面布局方法与实施例6相同，因此在此省略说明。
当像图19那样对下拉电路NDRV1、上拉电路PDRV应用低阈值电压LV时，能够增加下拉电路NDRV1、上拉电路PDRV的驱动电流。如果能增加驱动电流，则能够在由下拉电路NDRV0将读出信号量放大至下拉电路NDRV1、上拉电路PDRV的偏移电压以上之后将数据线锁存为数据线高电平VARY、接地电压VSS。即，能够提高读出速度，能够实现芯片的高性能化。
图20是图19所示的读出放大器电路的平面布局的一个例子。与图3的平面布局的不同之处在于下拉电路NDRV1和上拉电路PDRV的栅电极形状为矩形。当将栅电极形状取为矩形时，与将栅电极形状取为环形时相比，在要确保相同的沟道宽度的情况下，能够减小下拉电路NDRV1、上拉电路PDRV的布局面积(数据线方向的长度)。因此，由于能减小读出放大器电路SA0的布局面积，所以具有能减小芯片面积并能谋求低成本化的优点。当将栅电极形状取为矩形时，一般来说制造误差增大，有偏移电压增大的情况。但是，不言而喻，在这样的情况下，本实施例读出放大器电路SA0能够由下拉电路NDRV0将读出信号量充分放大到下拉电路NDRV1、上拉电路PDRV的偏移电压以上，因此不会发生读出错误。
[实施例8]
在此前说明过的实施例中，示出了开关晶体管SWMOS应用了由行解码器ROW DEC和列解码器COLUMN DEC使用的、通常的薄膜NMOS晶体管的情况，但也可以用超低阈值电压SLV构成读出放大器电路SA0。
图21示出了将开关晶体管SWMOS的阈值电压取为超低阈值电压SLV时的读出放大器电路。与图18的不同之处在于开关晶体管SWMOS的阈值电压由超低阈值电压SLV构成。此外的驱动方法和平面布局图与图18相同，故在此省略说明。
通过将开关晶体管SWMOS的阈值电压取为超低阈值电压SLV，能够共用下拉电路NDRV0和阈值电压调整用的掩模。即，与图18相比，能够减少一张掩模数量，能够降低芯片的制造成本。另外，因为开关晶体管SWMOS和下拉电路NDRV0的阈值电压相同，所以不必将阈值电压调整用的杂质以不同的杂质离子浓度注入Si衬底。即，不必确保在下拉电路NDRV0中用于改变开关晶体管SWMOS的阈值电压所必需的阈值电压调整用掩模间的距离，所以能以比图18、图19中的开关晶体管SWMOS和下拉电路NDRV0的布局面积小的布局面积构成读出放大器电路SA0。因此有能将芯片尺寸进一步减小这样的优点。由于将开关晶体管SWMOS取为超低阈值电压SLV，有开关晶体管SWMOS的亚阈值泄漏电流增加的情况。这种情况下可以预先将开关晶体管SWMOS的待机栅极电压取为例如负电压VKK。由此，具有能够提高开关晶体管SWMOS的待机时的阈值电压并能够降低亚阈值泄漏电流的优点。
以上用图1至图21进行了说明，但本发明并不限定于此。例如，也可以在图19的读出放大器电路SA0中追加公共源极驱动器VOD_DRV。如果这样的话，能够增加上拉电路PDRV的驱动电流，能够提高读出速度。另外，虽然在附图中没有说明，但也可以在锁存了数据线的数据之后将一直未激活的开关晶体管SWMOS在与列开关YSW相同的定时再次激活。通过这样的控制，能够增强将本地输入输出线LIO、主输入输出线MIO驱动为接地电压的驱动力。如果能增强读出放大器的驱动力，能够使列周期间的周期tCK高速化，能够使外部芯片和DRAM间的数据传输速率提高。
这样的控制方法能够通过一般的逻辑电路的追加而简单实现，故在此省略附图的说明。另外，在图6中，示出了存储单元晶体管应用了一般的平面晶体管的情况，当然并不限定于此。也可以应用所谓的三维结构的存储单元晶体管构成DRAM芯片。由此能提供可兼顾保持时间的提高和访问时间tRCD的高速化的、高性能的DRAM。
如上所述，本发明的读出放大器电路可依照低电压动作和高速动作、高集成化这样的目的进行各种变更。

Claims (25)

1.一种半导体器件，其特征在于：
包括
存储器阵列，包括多条字线、多条数据线、以及在上述多条字线和上述多条数据线的各交点配置的多个存储单元；和
读出放大器电路，连接在由上述多条数据线构成的多个数据线对的每一个数据线对上，
其中，上述读出放大器电路包括第一导电型的第一MISFET对、上述第一导电型的第二MISFET对、以及与上述第一导电型不同的第二导电型的第三MISFET对，上述第一MISFET对中一者的栅极与上述数据线对中的与上述第一MISFET对中另一者的漏极对应设置的数据线彼此连接，上述第二MISFET对中一者的栅极与上述第二MISFET对中另一者的漏极彼此连接，上述第三MISFET对中一者的栅极与上述第三MISFET对中另一者的漏极彼此连接，
上述第一MISFET对包括由具有上述第一导电型的第一晶体管和具有上述第一导电型的第二晶体管构成的晶体管对，
上述第一晶体管的漏极连接在具有上述第一导电型的第四MISFET的源极上，
上述第二晶体管的漏极连接在具有上述第一导电型的第五MISFET的源极上，
上述第四MISFET和上述第五MISFET的漏极分别连接在上述数据线对上。
2.根据权利要求1所述的半导体器件，其特征在于：
上述第一导电型是N型，
上述第一MISFET对具有比上述第二MISFET对大的沟道长度或沟道宽度，
上述第一MISFET对的源极与第一源极线连接，
上述第二MISFET对的源极与第二源极线连接，
上述第三MISFET对的源极与第三源极线连接，
通过使上述第四MISFET和上述第五MISFET各自的栅极电压从使上述第四MISFET和上述第五MISFET分别保持在截止状态的第一电压变化为使上述第四MISFET和上述第五MISFET分别处于导通状态的第二电压，先于上述第二MISFET对和上述第三MISFET对驱动上述第一MISFET对。
3.根据权利要求2所述的半导体器件，其特征在于：
上述第二源极线和上述第三源极线响应相同的信号分别从第三电压变化为上述第一电压，从上述第三电压变化为第四电压。
4.根据权利要求2所述的半导体器件，其特征在于：
上述第一MISFET对的第一源极线为接地电压。
5.根据权利要求2所述的半导体器件，其特征在于：
在包含上述第四MISFET和上述第五MISFET的电路与上述第二MISFET之间配置有上述第一MISFET对，
在上述第一MISFET对和上述第三MISFET对之间配置有上述第二MISFET对。
6.根据权利要求2所述的半导体器件，其特征在于：
在上述第二MISFET对和上述第三MISFET对之间配置有将上述第二源极线从第三电压驱动至第一电压的第一电路和将上述第三源极线从第三电压驱动至第四电压的第二电路。
7.根据权利要求2所述的半导体器件，其特征在于：
上述第一MISFET对由栅电极形状为环状的晶体管构成。
8.根据权利要求7所述的半导体器件，其特征在于：
上述第二MISFET对和上述第三MISFET对由栅电极形状为矩形的晶体管构成。
9.根据权利要求2所述的半导体器件，其特征在于：
上述读出放大器电路，沿着与存储器阵列相对的2边配置，在其一方配置的多个上述第二MISFET对的源极公共连接在上述第二源极线上，
多个上述第三MISFET对的源极公共连接在上述第三源极线上。
10.根据权利要求2所述的半导体器件，其特征在于：
在上述第二MISFET对和上述第三MISFET对之间配置有将上述第三源极线从第三电压驱动至第二电压的第三电路。
11.根据权利要求10所述的半导体器件，其特征在于：
上述第一MISFET对的阈值电压比上述第二MISFET对的阈值电压低。
12.根据权利要求11所述的半导体器件，其特征在于：
上述第二MISFET对的阈值电压比外围电路部的第一导电型晶体管的阈值电压低，
上述第一MISFET对的阈值电压比上述第二MISFET对的阈值电压低。
13.根据权利要求10所述的半导体器件，其特征在于：
使多个上述第一MISFET和上述第二MISFET从第一电压变化为第二电压而驱动了上述第一MISFET对后使上述第一MISFET和上述第二MISFET从第二电压变化为第一电压而使上述第一MISFET对处于非激活状态的时间，与由上述第三电路驱动了上述第三MISFET对的第三源极线后使上述第三电路处于非激活状态的时间相同。
14.根据权利要求2所述的半导体器件，其特征在于：
驱动上述多条字线的子字线驱动器的源极电压为接地电压，
上述第一MISFET对的第一源极线和上述子字线驱动器的源极线电连接。
15.根据权利要求14所述的半导体器件，其特征在于：
由多个读出放大器电路和多个子字线驱动电路使上述子字线的源极线和上述第一MISFET对的源极线在包围了周围的区域中电连接。
16.根据权利要求14所述的半导体器件，其特征在于：
上述第一MISFET对的阈值电压比上述第二MISFET对的阈值电压低。
17.根据权利要求16所述的半导体器件，其特征在于：
上述第二MISFET对的阈值电压比外围电路部的第一导电型晶体管的阈值电压低，
上述第一MISFET对的阈值电压比上述第二MISFET对的阈值电压低。
18.根据权利要求2所述的半导体器件，其特征在于：
上述第二MISFET对的阈值电压比外围电路部的第一导电型晶体管的阈值电压低，
上述第一MISFET对的阈值电压比上述第二MISFET对的阈值电压低，
多个上述第一MISFET和上述第二MISFET的阈值电压与上述第一MISFET对的阈值电压相同。
19.一种半导体器件，其特征在于：
包括
存储器阵列，包括多条字线、多条数据线、以及在上述多条字线和上述多条数据线的各交点配置的多个存储单元；和
读出放大器电路，连接在由上述多条数据线构成的多个数据线对的每一个上，
其中，上述读出放大器电路包括第一导电型的第一MISFET对、上述第一导电型的第二MISFET对、以及与上述第一导电型不同的第二导电型的第三MISFET对，上述第一MISFET对中一者的栅极与上述数据线对中的与上述第一MISFET对中另一者的漏极对应设置的数据线彼此连接，上述第二MISFET对中一者的栅极与上述第二MISFET对中另一者的漏极彼此连接，上述第三MISFET对中一者的栅极与上述第三MISFET对中另一者的漏极彼此连接，
上述第一MISFET对的各MISFET比上述第二MISFET对的各MISFET的阈值电压低，
通过使上述第一电路的栅极电压从使第一电路保持在截止状态的第一电压变化为使上述第一电路处于导通状态的第二电压，使上述第一MISFET对的上述第一源极从上述第三电压变化为上述第一电压，由此先于上述第二MISFET对和上述第三MISFET对驱动上述第一MISFET对。
20.根据权利要求19所述的半导体器件，其特征在于：
上述第一导电型是N型，
上述第一MISFET对具有比上述第二MISFET对大的沟道长度或沟道宽度，
上述第一MISFET对的源极与第一源极线连接，
上述第二MISFET对的源极与第二源极线连接，
上述第三MISFET对的源极与第三源极线连接。
21.根据权利要求20所述的半导体器件，其特征在于：
上述第一源极线从第三电压变化为第一电压，
上述第二源极线和上述第三源极线响应相同的信号分别从第三电压变化为第一电压，从第三电压变化为第四电压。
22.根据权利要求20所述的半导体器件，其特征在于：
上述第一MISFET对由栅电极形状为环状的晶体管构成。
23.根据权利要求22所述的半导体器件，其特征在于：
上述第二MISFET对和上述第三MISFET对由栅电极形状为矩形的晶体管构成。
24.根据权利要求20所述的半导体器件，其特征在于：
在上述第二MISFET对和上述第三MISFET对之间配置有将上述第三源极线从第三电压驱动至第二电压的第三电路。
25.根据权利要求24所述的半导体器件，其特征在于：
上述第二MISFET对的阈值电压比外围电路部的第一导电型晶体管的阈值电压低，
上述第一MISFET对的阈值电压比上述第二MISFET对的阈值电压低。
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