CN107258000B - 用于在存储器设备内执行数据操作的方法和装置 - Google Patents

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Abstract

描述的是一种装置，其包括：具有相关联的源感测放大器的存储器单元的源阵列；具有相关联的目的地感测放大器的存储器单元的目的地阵列；以及用以激活源字线（WL）来在源阵列内选择存储器单元的行以使得所选的存储器单元的行中的数据被相关联的源感测放大器锁存的逻辑，其中该逻辑用来激活目的地WL来在目的地阵列内选择存储器单元的行以使得所选的存储器单元的行中的数据被相关联的目的地感测放大器锁存，并且其中存储器单元的源和目的地阵列在存储器的同一存储体内。

Description

用于在存储器设备内执行数据操作的方法和装置
要求享有优先权
本申请要求享有在2015年3月25日提交的题为“METHOD AND APPARATUS FORPERFORMING DATA OPERATIONS WITHIN A MEMORY DEVICE”的美国专利申请序列号14/668,895的优先权，并且其被通过引用整体地并入。
技术领域
本发明涉及用于在存储器设备内执行数据操作的方法和装置。
背景技术
计算机系统将其时间中的相当一部分花在执行批量数据操作上。批量数据操作使系统性能和能量效率二者降级，因为批量数据操作使用通过存储器通道的大量传送，所述存储器通道将存储器芯片与存储器控制器耦合。例如，典型的存储器系统现今（例如，使用双倍数据速率3（DDR3）-1066）耗费大致1微秒（即1046纳秒）来拷贝4千字节（KB）的数据（经由通过存储器通道传送该数据）。在现今的高速存储器中，一微秒的延迟是高延迟，其使计算系统的性能降级。这样的高延迟可以使共享存储器通道的带宽的同时运行的应用的性能降级。
可能引起高延迟（即，通过存储器通道的数据传送的数目方面的增加）的另一种类型的数据操作是预置或重置存储器块的内容。预置/重置操作通常被用在图形或显示应用中，在这种场合下这样的应用期望清除或擦除显示内容中的一些或所有的输出（例如，以使图像显示的某一部分完全变黑或变白）。一种用来使存储器块的内容清零（即，用来重置存储器）的方式是经由通过存储器通道传送指示零的数据来将零写入到存储器块。这样的重置存储器块的方法使用通过存储器通道的大量数据传送。
用来使存储器块的内容清零的另一种方式是使用诸如“Memset(ptr, 0, nbyte)”和“calloc()”之类的高级软件编程函数。这些软件函数通常被实施为存储指令的编程的循环。存储或写入指令引起通过存储器通道的高数据传送。利用具有先进向量指令（AVX），每次使用单个指令清除或设置256个字节是可能的。然而，为了清除整个页面（例如，4kB），AVX指令需要循环通过128次，这是既耗时又耗电的。
可能引起高延迟（即，通过存储器通道的数据传送的数目方面的增加）的数据操作的另一示例是对存储器块中的大量原始数据进行反转或补充。对大量原始数据进行反转或补充的过程典型地用在图像处理中，在这种场合下常常期望得到负像。用来对大量原始数据进行反转或补充的一种方式是通过存储器通道将反转或补充的数据传送到存储器芯片，然后将所述反转或补充的数据写入到存储器块。
通过数字相机执行一种这样的图像处理。在这种情况下，数字相机创建图像，以原始格式存储图像，并且创建负像以用于进一步的图像处理。当创建负像时，特定硬件（在该示例中，数字相机）必须经历以下步骤：逐字读取数据、对字进行补充、然后以图像格式将反转的字存储回去。一次一个字地处理完图像既耗时又耗电。
附图说明
将从下面给出的详细描述以及本公开的各种实施例的附图来更全面地理解本公开的实施例，然而，其不应该被理解成将本公开限于具体实施例，而是仅用于解释和理解。
图1图示根据本公开的一些实施例的具有用于在存储器的不同区段内进行页面拷贝、用于对存储器进行重置、用于对存储器进行预置、和/或用于使来自存储器的数据反转的装置的架构。
图2图示根据本公开的一些实施例的示出存储器的存储体的不同区段内的页面拷贝的高级架构。
图3图示根据本公开的一些实施例的示出利用在与全局输入-输出（GIO）线相同的方向上延伸的列选择线（CSL）进行的在存储器的存储体的不同区段内的页面拷贝的架构。
图4图示根据本公开的一些实施例的示出用于利用在与GIO线相同的方向上延伸的CSL进行的在存储器的存储体的不同区段内的页面拷贝的各种控制信号的时序图的线图。
图5A图示根据本公开的一些实施例的可操作用来减弱其在页面拷贝操作期间的驱动强度的可调强度感测放大器（SA）。
图5B图示根据本公开的一些实施例的SA在页面拷贝操作期间的各种信号的时序图。
图6A图示根据本公开的一些实施例的可操作用来减弱其在页面拷贝操作期间的驱动强度的可调强度SA。
图6B图示根据本公开的一些实施例的SA在页面拷贝操作期间的各种信号的时序图。
图7图示根据本公开的一些实施例的用于拷贝多个列（即，突发读取或突发写入操作）的时序图。
图8图示根据本公开的一些实施例的SA在突发操作结束时的各种信号的时序图。
图9图示根据本公开的一些实施例的用于利用在与GIO线垂直的方向上延伸的CSL在存储器的存储体的不同区段内执行页面拷贝操作的架构。
图10图示根据本公开的一些实施例的示出用于利用在与GIO线垂直的方向上延伸的CSL在存储器的存储体的不同区段之间执行页面拷贝操作的各种控制信号的时序图的线图。
图11图示根据本公开的一些实施例的用于在存储器的存储体内的不同区段之间执行页面拷贝操作的方法的流程图。
图12图示根据本公开的一些实施例的用于重置或预置存储器的区段中的页面（即，单元的行）的架构。
图13A-B图示根据本公开的一些实施例的示出用于重置或预置存储器的区段中的页面（即，存储器单元的行）的时序图的线图。
图14图示根据本公开的一些实施例的用于重置或预置存储器的区段中的页面（即，存储器单元的行）的方法的流程图。
图15图示根据本公开的一些实施例的用于反转来自存储器的区段中的页面（即，存储器单元的行）的数据的架构。
图16图示根据本公开的一些实施例的用于使来自存储器的区段中的页面（即，存储器单元的行）的数据反转的高级架构。
图17图示根据本公开的一些实施例的用于使来自存储器的区段中的页面（即，存储器单元的行）的数据反转的方法的流程图。
图18图示根据一些实施例的具有用于在存储器的不同区段内进行页面拷贝、用于对存储器进行重置、用于对存储器进行预置、和/或用于使来自存储器的数据反转的装置的智能设备或计算机系统或SoC（片上系统）。
具体实施方式
已经提出通过严格地施加数据局部性以将数据存储在存储体的同一区段中进行的在存储器设备内的存储体之间的数据拷贝。一种用来在存储体的同一区段内拷贝数据的方式是快速并行模式（FPM）。在FPM中，严格地施加数据局部性以便将数据保持在存储体的同一区段中。FPM对于在同一存储体的多个区段之间拷贝数据而言是不可扩展的。用于拷贝数据的另一方案是流水线串行模式（PSM）。在PSM中，仅在存储体之间拷贝页面数据，这花费很长时间并且不是能量效率高的。PSM不解决在同一存储体的不同区段之间拷贝数据的问题。
一些实施例使用现有的存储器（例如，动态随机存取存储器（DRAM））芯片接口、内部机构、和电路来在存储器芯片内部实施页面数据拷贝功能。例如，通过耦合DRAM芯片接口的存储器总线的数据传送在内部页面拷贝操作期间大部分保持不活动。在一些实施例中，代替具有在处理器（例如，存储器控制器）和存储器芯片之间的大量数据业务的外部读取和写入操作，经由少量附加引脚和/或命令在存储器芯片上提供拷贝功能。在一些实施例中，附加引脚是用于请求或发起页面拷贝操作的专用引脚。在一些实施例中，现有命令引脚被多路复用以用于在没有添加附加引脚的情况下指挥页面拷贝操作。在一些实施例中，处理器向存储器集成电路（IC）发送页面拷贝命令，并且存储器IC可以在内部操控拷贝操作。在一些实施例中，内部拷贝操作使用存储器阵列上的内部输入输出（IO）总线线路。
存在各种实施例的许多技术效果。一种技术效果是可以在没有外部数据业务的情况下通过向存储器设备传送单个命令来执行页面拷贝，这导致较低的能量消耗和较短的拷贝时段。照此，页面拷贝可以以比已知方法更短的时间并且以能量效率高的方式来执行。一些实施例的存储器架构具有比FPM更宽得多的地址灵活性以及比PSM更短得多的操作时间和更高得多的能量效率。
在一些实施例中，内部机构和电路被提供用来清除（即，重置成逻辑低）或设置（例如，设置成逻辑高）存储体的区段中的存储器单元的完整行。在一些实施例中，代替影响子阵列架构和布局，现有的写入命令被用来通过激活多个列选择线（CLS）来清除/设置存储器单元的整个行。一些实施例的一种技术效果是可以以更简单且更快的方式（其省电）来清除/设置存储器单元的行。
各种实施例允许用户指定要被补充的存储器的范围以使得响应于从存储器控制器接收到用来执行操作的命令而在存储器设备内执行补充操作。在一些实施例中，数据反转机制被提供用来在输出缓冲器之前交换和输出Data_Bar或Data_True，其中Data_Bar是数据的反转并且Data_True是未反转数据。在一些实施例中，使用现有的存储器内部IO总线架构和附加的行地址比较电路来执行该交换操作。在一些实施例中，当行地址比较电路检测到输入地址和存储的地址（它是期望其数据被交换的存储器单元的行的地址）之间的匹配时，处理器向定位于输出缓冲器之前的预锁存电路发送交换使能信号以交换/反转数据。在一些实施例中，从存储器芯片输出反转的数据。
用于交换/反转数据的一些实施例的一种技术效果是一些实施例在不影响任何子阵列架构和布局的情况下通过在正常模式和反转模式中采用存储器的现有IO总线架构来执行这样的操作。在一些实施例中，用于交换/反转数据的附加的地址锁存器、地址比较电路和多路复用器被放置在外围电路区域中。该方法更简单、更快速并且省电，从而导致对存储器子阵列架构几乎没有影响。
在下面的描述中，讨论许多细节来提供对本公开的实施例的更透彻的解释。然而，对本领域中的技术人员来说将显而易见的是，可在没有这些具体细节的情况下实践本公开的实施例。在其他实例中，以框图形式而不是详细地示出熟知的结构和设备，以便避免使本公开的实施例模糊。
指出的是，在实施例的对应附图中，利用线来表示信号。一些线可以是较粗的以指示更多构成信号路径，和/或在一个或多个端部处具有箭头以指示主要信息流方向。这样的指示不意图是限制性的。而是，结合一个或多个示例性实施例来使用所述线以促进对电路或逻辑单元的更容易理解。如由设计需要或偏好所要求的任何表示信号可能实际上包括可在任一方向上行进且可利用任何适当类型的信号方案来实施的一个或多个信号。
遍及该说明书，并且在权利要求中，术语“连接”意味着在没有任何中间设备的情况下被连接的东西之间的直接电气或无线连接。术语“耦合”意味着被连接的东西之间的直接电气或无线连接或者通过一个或多个无源或有源中间设备的间接连接。术语“信号”意味着至少一个电流信号、电压信号或数据/时钟信号。“一”、“一个”和“该”的含义包括复数个参考。“在…中”的含义包括“在…中”和“在…上”。
术语“基本上”、“靠近”、“近似地”、“接近”和“大约”通常指的是在目标值的+/-20%内。除非以其他方式规定，否则用来描述常用对象的序数词“第一”、“第二”、和“第三”等等的使用仅仅指示正被提及的相似对象的不同实例，并且不意图暗示如此描述的对象必须在时间上、空间上、按队列的或以任何其他方式处于给定顺序。
为了实施例的目的，这里描述的各种电路和逻辑块中的晶体管是金属氧化物半导体（MOS）晶体管，其包括漏极、源极、栅极和大量端子。晶体管还包括三栅极和FinFET晶体管，全环栅圆柱晶体管、隧道FET（TFET）、方形丝或矩形带状晶体管、或者实施晶体管功能的其他器件，比如碳纳米管或自旋电子器件。MOSFET对称源极和漏极端子即是相同的端子并且这里可互换使用。另一方面，TFET器件具有非对称的源极和漏极端子。本领域技术人员将领会到，可在不偏离本公开范围的情况下使用其他晶体管，例如双极结型晶体管——BJTPNP/NPN、BiCMOS、CMOS、eFET等等。术语“MN”指示n型晶体管（例如，NMOS、NPN BJT等等）并且术语“MP”指示p型晶体管（例如，PMOS、PNP BJT等等）。
图1图示根据本公开的一些实施例的具有用于在存储体的不同区段内进行页面拷贝、用于对存储器单元的行进行重置、用于对存储器单元的行进行预置、和/或用于使来自存储器单元的某一行的数据反转的装置的架构100。
在一些实施例中，架构100包括处理器101和存储器102。在一些实施例中，处理器101是微处理器（诸如由加利福尼亚州圣克拉拉市的英特尔公司设计的那些）、数字信号处理器（DSP）、现场可编程门阵列（FPGA）、专用集成电路（ASIC）、或射频集成电路（RFIC）等等。
在一些实施例中，存储器102是动态随机存取存储器（DRAM）。在其他实施例中，可使用其他类型的存储器。为了不使实施例模糊，示出存储器架构100的简化版本。本领域技术人员将领会到存在对于架构100的完整操作所需的其他逻辑和电路。例如，没有示出综合型计算器、队列、输入-输出缓冲器、解码器、多路复用器等等。
在一些实施例中，存储器102包括用来经由总线103与处理器101通信的I/O接口、多个存储体（例如，105-0一直到105-3）（其可以在逻辑上是组合的）、控制逻辑106、控制逻辑和IO电路107（例如，107a/b）、列解码器108（例如，108a/b/c/d）、和字线解码器109（例如，109a/b/c/d）。为了不使各种实施例模糊，示出四个存储体（即，存储体-0到存储体-4）。然而，各种实施例不限于四个存储体。针对各种实施例可以使用更少或更多的存储体。
在这里，每个存储体都包括区段或阵列（例如，存储体-0 105-0包括区段：区段-0一直到区段-N，其中“N”是整数），其中每个区段都具有存储器单元的多个行。这些存储器单元可通过字线（WL）解码器和列解码器来访问（例如，WL解码器109b和列解码器108a被用来选择存储体-0 105-0的区段内的存储器单元）。
在一些实施例中，控制逻辑和I/O电路（例如，控制逻辑和I/O 107a）和控制逻辑106从处理器101接收指令来在存储体的不同区段内执行页面拷贝操作，执行存储器单元的行的重置操作，执行存储器单元的行的预置操作，和/或使来自存储器单元的某一行的数据反转。
为了不使各种实施例模糊，存储器102被描述为DRAM存储器。DRAM存储器102包括DRAM位单元。以二维（2D）形式来组织这些DRAM位单元以使得从DRAM访问信息，将地址向量给予DRAM设备，并且检索信息块。在一些实施例中，这些位单元被分成可以被并行访问的半独立存储体。使用地址向量中的存储体地址位来选择存储体。存储体可以被进一步分成许多区段。例如，存储体-0 105-0被分成“N”个区段。
同一存储体中的这些区段共享外围电路，诸如解码器（例如，WL解码器109b、列解码器108a）和输入/输出通道（例如，107a）。在一些实施例中，在任何给定时间允许仅一个区段是有效的。区段被进一步分成许多片块（有时被称为子阵列）。地址向量的剩余地址位被分成行地址位和列地址位。行地址位被用来选择区段和所选区段内的行。
典型地，区段中的一个行具有一个行中8千位（8Kb）到32Kb（即，一个行中分别1K字节（KB）到4KB）的等价物。在这里，存储器单元的行也被称为页面。存储器单元的行中的每个位单元都具有用来访问位单元的内容的对应感测放大器（SA）。因为DRAM单元将信息存储在电容器中，所以感测通过各阶段来完成。首先，位线（以及其互补物）被预充电到某一电压。然后，行在行地址被解码之后被使能。然后与位线（BL）共享位单元中的电荷（或电荷不足），从而导致BL与其互补物（BLB）之间的小的电压差。在这时，使能SA来感测并放大该电压差以驱动所存储的内容。
然后使用列地址位来进一步选择存储在SA中的数据以通过I/O引脚离开DRAM设备。典型地，标准型DRAM设备具有4到32个引脚用于数据I/O（即DQ引脚）。标准型DRAM的示例包括支持单倍数据速率（SDRx）、双倍数据速率（DDRx）和低功耗双倍数据速率（LPDDRx）接口的DRAM，其中‘x’是整数，如通过电子设备工程联合委员会（JEDEC）（其也被称为JEDEC固态技术协会）的同步DRAM标准规范（SDRAM）（参见例如在2013年11月公布的SDRAM规范）所定义的。在一些实施例中，这些步骤（即读取、写入、页面拷贝、重置、预置、数据反转）由命令（例如，由处理器101生成）发起并且由DRAM 102的内部电路来执行。使用诸如RAS#、CAS#、WE#等等之类的命令位来对这些命令编码。
在一些实施例中，处理器101包括模式选择寄存器（MSR）104，其被用来设置存储器102的各种操作/命令以及性能。在一些实施例中，MSR 104包括页面拷贝模式（pcm）寄存器104a。当pcm寄存器104a被设置时，则存储器102执行同一存储体的不同区段之间的页面拷贝操作。例如，当pcm寄存器104a被设置成逻辑高时，则区段-0的内容可以被拷贝到存储体-0 105-0中的区段-1。尽管图1的实施例图示MSR 104为处理器101的部分，但是根据一些实施例MSR 104被定位在存储器102中。
在一些实施例中，MSR 104包括页面预置模式（pprst）寄存器104c。当pprst寄存器104b被设置时，则存储器102逐个区段（或者仅区段的一个行）地预置存储体的内容。例如，当ppst寄存器104b被设置成逻辑高时，则存储体-0 105-0中的区段-0的内容被设置成逻辑1，之后将存储体-0中的区段-1的内容设置成逻辑1，依此类推。
在一些实施例中，MSR 104包括页面重置模式（prst）寄存器104c。当prst寄存器104a被设置时，则存储器102逐个区段地重置存储体的内容。例如，当prst寄存器104c被设置成逻辑高时，则存储体-0 105-0中的区段-0的内容被设置成逻辑零，之后将存储体-0中的区段-1的内容设置成逻辑零，依此类推。在一些实施例中，MSR 104包括数据反转模式（dinv）寄存器104d。在一个示例中，当dinv寄存器104d被设置时，则存储器102反转所选择的输出（例如，区段-0内的存储器单元的行）。
在一些实施例中，用于耦合总线103的I/O接口是DDR4 接口并且总线103是将存储器102耦合至处理器101的DDR4兼容总线，如由JEDEC在2013年11月公布的DDR4 SDRAM标准规范所描述的。其他同步DRAM接口也可被用来使处理器101与DRAM 102耦合。例如，SDR、DDR、DDR2、DDR3、DDR、宽-I/O（WIO）等等可被用于将处理器101与DRAM 102接合。
在一些实施例中，用于耦合总线103的I/O接口是低功耗DDR4（LPDDR4）接口并且总线103是将存储器102耦合至处理器101的LPDDRx（例如，x=4）兼容总线，如由JEDEC在2014年8月公布的LPDDR4标准规范所描述的。
尽管图1的实施例在处理器101和存储器102方面被图示有不同的部件，然而在一些实施例中，处理器101和存储器102可以被封装在一起作为一个单个单元。在一些实施例中，使用三维集成电路（3D IC）技术来实施处理器101和存储器102，在这种情况下各种管芯堆叠在彼此上。例如，存储器102的各种管芯或部件可被实施为堆叠在处理器101的管芯上以形成堆叠的或3D IC的管芯。在一些实施例中，处理器101以及若干存储器芯片（即存储器102）被安装在计算机系统板上。
图2图示根据本公开的一些实施例的用于在存储器的存储体的不同区段内执行页面拷贝操作的高级架构200。指出的是，具有与任何其他图的元件相同的参考编号（或名称）的图2的那些元件可以以类似于描述的方式的任何方式来操作或起作用，但是不限于这样。
在一些实施例中，一个区段的内容被拷贝过来到同一存储体的另一区段。架构200示出一个这样的实施例。在该示例中，一个区段被标记为源区段（例如，源201-1）并且另一区段被标记为目的地区段（例如，目的地201-N）。如参考图1描述的，存储器的存储体的每个区段都具有相关联的感测放大器。例如，源阵列-0 202-0（例如，区段-0）具有相关联的感测放大器203-0。同样地，目的地阵列-N 202-N（例如，区段-N）具有相关联的感测放大器203-N。在一些实施例中，当接收到页面拷贝命令时（例如，当MSR 104中的pcm被设置时），在处理器101和存储器102之间没有数据业务的情况下将阵列-0 202-0的内容被拷贝过来到阵列-N 202-N。
图3图示根据本公开的一些实施例的用于利用在与全局输入-输出（GIO）线相同的方向上延伸的列选择线（CSL）在存储器的存储体的不同区段内执行页面拷贝操作的架构300。指出的是，图3的具有与任何其他图的元件相同的参考编号（或名称）的那些元件可以以类似于描述的方式的任何方式来操作或起作用，但是不限于这样。
架构300示出图2的更详细视图。在该示例中，CSL和GIO线彼此并行。CSL由（一个或多个）CSL驱动器驱动，而GIO线由（一个或多个）写入驱动器驱动。GIO线也载送从存储器单元读取的数据。然后由读取放大器（RD Amp）放大该数据。典型地，经过放大的数据被提供给I/O缓冲器302，其被驱动出在数据引脚（DQ）上。在一些实施例中，架构300包括耦合在RDAmp的输出端和写入驱动器的输入端之间的pcm开关（sw）301。在一些实施例中，pcm sw 301可通过由处理器101发送给存储器102的页面拷贝命令控制。由pcm sw 301提供的该内部机制允许在没有数据引脚上的数据传送的情况下在存储器的存储体的不同区段之间的逐页面拷贝。在一些实施例中，pcm sw 301被实施为通过闸。在其他实施例中，任何其他适当的电路可被用于实施pcm sw 301。
在一些实施例中，为了将内容从源201-0中的存储器单元的行拷贝到目的地201-N中的存储器单元的行，使能源WL驱动器（WDS），其激活源WL（WLS）。通过激活WLS，存储器单元的行（即页面）被激活。该存储器单元的行是源存储器单元（即源页面）。一个这样的示例单元被示出为cellS。在一些实施例中，在激活WLS时，来自源单元的数据被SA 203-0锁存。一个这样的示例SA被示出为SAS。
在一些实施例中，对于被WLS激活的存储器单元的行而言，来自SA 203-0的锁存的数据是通过RD Amp放大的低摆幅数据，该RD Amp将低摆幅数据转换成全摆幅数据（在这里也被称为CMOS数据）。该RD Amp还锁存在其输入端处接收到的数据。在一些实施例中，RDAmp被实施为时钟比较器，其在时钟信号的每个上升或下降沿锁存输入数据。
在一些实施例中，使能目的地WL驱动器（WDd），其激活目的地WL（WLd）。在一些实施例中，在存储器102等待预定时间量（例如，tRCD）之后，目的地WDd被激活。术语“tRCD”在这里通常指的是，当WL被激活时用于使SA感测和放大来自所选单元的数据以使得在BL和BLB之间分担的电压高于阈值的时序裕量。tRCD可被定义为与从行激活（即ACT命令）到列操作（即，读取/写入命令）或列ACT命令的延迟时间相关联的延迟时序规范。通过激活WLd，存储器单元的行被激活。存储器单元的这个行是目的地（或目标）存储器单元（即目的地页面）。一个这样的示例单元被示出为celld。在一些实施例中，当激活WLd时，来自目的地单元的数据通过SA 203-N锁存。一个这样的示例SA被示出为SAd。
虽然通过首先锁存源数据然后锁存目的地数据来图示图2的实施例，但是该过程可以被颠倒。例如，目的地数据可以被首先锁存，之后锁存源数据。在一些实施例中，pcm sw301被接通以将存储在源SA 203-0中的数据耦合至（一个或多个）写入驱动器的输入端。在一些实施例中，pcm sw 301是可通过由处理器101发出的拷贝命令控制的。在一些实施例中，拷贝命令还使能RD Amp和（一个或多个）写入驱动器，以使得在使能（一个或多个）写入驱动器之前使能和禁用RD Amp。
在一些实施例中，然后由（一个或多个）写入驱动器通过GIO线来驱动出耦合的数据（即，通过pcm sw 301耦合至（一个或多个）写入驱动器的来自RD Amp的输出端的数据）。在一些实施例中，GIO线上的驱动数据优先于目的地SA 203-N中的数据。在一些实施例中，目的地SA 203-N中的新数据对相应的BLd和BLBd充电，这将新数据（即源数据）写入到被WLd激活的存储器单元的目的地行。在一些实施例中，该过程（即突发拷贝）被重复直到存储体的区段中的所有页面都被拷贝过来到同一存储体中的另一区段为止。
图4图示根据本公开的一些实施例的示出用于利用在与GIO线相同的方向上延伸的CSL在存储器的存储体的不同区段内执行页面拷贝操作的各种控制信号的时序图的线图400。指出的是，图4的具有与任何其他图的元件相同的参考编号（或名称）的那些元件可以以类似于描述的方式的任何方式来操作或起作用，但是不限于这样。在这里，x轴是时间并且y轴对于每个波形是电压。
线图400示出四个信号—GIO线、GIO线的互补物（即GIOB）上的电压，CSL信号，RDAmp使能信号以及写入驱动器（WD）使能信号。为了拷贝数据，在一些实施例中，控制逻辑106在时间tl使能CSL驱动器以使能页面拷贝的过程。在一些实施例中，在时间tl之前，如参考图3描述的那样，源数据被源SA 203-0锁存。返回参考图4，在一些实施例中，在时间t2处，通过从处理器101接收到的拷贝命令来使能RD Amp。照此，RD Amp使能信号被断言（assert）。在时间t2和t3期间，来自源SA 203-0的数据被RD Amp锁存。在一些实施例中，来自源SA203-0的数据（其被驱动在GIO线上）是低摆幅数据。术语“低摆幅数据”一般指的是在两个干线（电源和地）之间摆动以使得信号最大值和最小值点总是分别低于电源和/或高于地的数据。
在时间t3处，通过拷贝命令信号来使能（一个或多个）写入驱动器。照此，WD使能信号被断言。在该时间处，pcm sw 301闭合，这将通过RD Amp使能信号锁存的数据拷贝到写入驱动器的输入端。在时间t3和t4期间，（一个或多个）写入驱动器将源数据驱动在GIO线上，所述源数据优先于存储在目的地SA 203-N中的数据。由（一个或多个）写入驱动器驱动的该数据是全摆幅数据。术语“全摆幅数据”一般指的是在两个干线（电源和地）之间摆动以使得信号最大值和最小值点分别是电源和地的数据。
在一些实施例中，在目的地SA 203-N锁存新数据之后，CSL驱动器被关断，这禁用CSL线。对于正常读取和写入操作，RD Amp使能和WD使能不在一个CSL周期内的同一时间处断言。在一些实施例中，对于页面拷贝操作，RD Amp使能和WD使能信号二者在CSL周期内被断言。
图5A图示根据本公开的一些实施例的可操作用来减弱其在页面拷贝操作期间的驱动强度的可调强度SA 500（例如，203-N）。指出的是，图5A的具有与任何其他图的元件相同的参考编号（或名称）的那些元件可以以类似于描述的方式的任何方式来操作或起作用，但是不限于这样。
在一些实施例中，SA 500包括放大（amp）电路（例如，交叉耦合锁存器，其在这里未被示出）、头部晶体管和底部晶体管。在一些实施例中，头部晶体管包括彼此并联耦合的（一个或多个）p型晶体管MP1和（一个或多个）n型晶体管MN1。在一些实施例中，晶体管MN1的源极端子被耦合至节点ACT并且晶体管MN1的漏极端子被耦合至电源（Vcc），在这里通过SAP来控制（一个或多个）晶体管MN1。
在一些实施例中，晶体管MP1的漏极端子被耦合至节点ACT并且晶体管MP1的漏极端子被耦合至Vcc，在这里通过SAP_b（其与SAP互补）来控制（一个或多个）晶体管MP1。在这里，用于节点名称和信号的术语可互换使用。例如，术语SAP可被用来指代节点SAP或信号SAP，这取决于句子的上下文。
在一些实施例中，底部晶体管包括彼此并联耦合的（一个或多个）p型晶体管MP2和（一个或多个）n型晶体管MN2。在一些实施例中，晶体管MN2的漏极端子被耦合至节点NLAT并且晶体管MN1的源极端子被耦合至地，在这里通过SAN来控制（一个或多个）晶体管MN2。在一些实施例中，晶体管MP2的源极端子被耦合至节点NLAT并且晶体管MP2的漏极端子被耦合至地，在这里通过SAN_b（其与SAN互补）来控制（一个或多个）晶体管MP2。
在一个实施例中，在页面拷贝操作期间，目的地SA相对于源SA被减弱，以使得在源和目的地SA之间存在冲突（在于源和目的地SA二者同时驱动到GIO线上）的情况下更易于写入到目的地SA中。在一些实施例中，当被写入到目的地SA中时，头部和/底部晶体管降低目的地SA的驱动强度。在一些实施例中，在正常操作期间，SA以正常强度操作并且所以分别通过SAP和SAN_b信号来关断晶体管MN1和MP2。在一些实施例中，在页面拷贝模式期间，通过SAP_b和SAN信号来关断晶体管MP1和MN2以降低放大器的驱动强度。
图5B图示根据本公开的一些实施例的SA 500在页面拷贝操作期间的各种信号的时序图520。指出的是，图5B的具有与任何其他图的元件相同的参考编号（或名称）的那些元件可以以类似于描述的方式的任何方式来操作或起作用，但是不限于这样。在这里，x轴是时间并且y轴对于每个波形而言是电压。
最初，在SA锁存数据之前并且在WL被激活之前，使BL和BLB均衡化（即基本上设置到同一电压电平（例如，Vcc的一半））。在WL被激活（如由灰色点线示出的）之后，取决于存储在存储器单元上的电荷，BL和BLB上的电压开始漂离。在一些实施例中，在正常操作期间，当晶体管MP1和MN2被使能而晶体管MN1和MP2被禁用时，BL和BLB充电到干线电平。例如，BL充电到Vcc且BLB放电到Vss。在一些实施例中，在页面拷贝操作期间（即SAN从高过渡到低，并且SAP_b从低过渡到高），当晶体管MP1和MN2被禁用而晶体管MN1和MP2被使能时，BL和BLB充电到低于干线电平的一个阈值电平。例如，BL充电到Vcc-Vtn且BLB充电到Vss+Vtp，在这里Vtn是晶体管MN1的阈值电压并且Vtp是晶体管MP2的阈值电压。
图6A图示根据本公开的一些实施例的可操作用来减弱其在页面拷贝操作期间的驱动强度的可调强度SA 600。指出的是，图6A的具有与任何其他图的元件相同的参考编号（或名称）的那些元件可以以类似于描述的方式的任何方式来操作或起作用，但是不限于这样。
在一些实施例中，SA 600包括放大（amp）电路（例如，交叉耦合锁存器，其在这里没有被示出），头部晶体管和底部晶体管。在一些实施例中，头部晶体管包括彼此并联耦合的（一个或多个）p型晶体管MP1和MP2。在一些实施例中，晶体管MP1和MP2的漏极端子被耦合至节点ACT并且晶体管MP1和MP2的漏极端子被耦合至Vcc，在这里通过SAP1_b（与SAP1互补）来控制（一个或多个）晶体管MP1，而通过SAP2_b（与SAP2互补）来控制（一个或多个）晶体管MP2。
在一些实施例中，底部晶体管包括彼此并联耦合的（一个或多个）n型晶体管MN1和MN2。在一些实施例中，晶体管MN1和MN2的漏极端子被耦合至节点NLAT并且晶体管MN1和MN2的源极端子被耦合至地，在这里通过SAN1信号来控制（一个或多个）晶体管MN1并且通过SAN2信号来控制晶体管MN2。在一些实施例中，（一个或多个）晶体管MN1比（一个或多个）晶体管MN2更强大（例如，具有更大的尺寸和驱动强度），而（一个或多个）晶体管MP1比（一个或多个）晶体管MP2更强大。
在一些实施例中，在页面拷贝操作期间，目的地SA被相对于源SA减弱，以使得在源和目的地SA之间存在冲突的情况下（例如，当源和目的地SA二者同时被驱动在同一线上时）更易于将数据写入到目的地SA中。在一些实施例中，当写入到目的地SA时，用于感测放大器的头部和/底部晶体管降低目的地SA的驱动强度。在一些实施例中，在正常操作期间，SA600以正常强度来操作并且所以分别通过SAN2和SAP2_b信号关断晶体管MN2和MP2，而接通晶体管MP1和MN2。在一些实施例中，在页面拷贝模式期间，通过SAP1_b和SAN1信号关断晶体管MP1和MN1以降低放大器的驱动强度。
图6B图示根据本公开的一些实施例的SA 600在页面拷贝操作期间的各种信号的时序图620。指出的是，图6B的具有与任何其他图的元件相同的参考编号（或名称）的那些元件可以以类似于描述的方式的任何方式来操作或起作用，但是不限于这样。在这里，x轴是时间并且y轴对于所有波形是电压。
最初，在SA锁存数据之前并且在WL被激活之前，使BL和BLB均衡化（即基本上设置到同一电压电平（例如，Vcc的一半））。在WL被激活（如由灰色点线示出的）之后，取决于存储在存储器单元上的电荷，BL和BLB节点上的电压开始漂离。在一些实施例中，在正常操作期间，当晶体管MP1和MN2被使能而晶体管MN1和MP2被禁用时，BL和BLB节点上的电压充电到干线电平。例如，BL节点充电到Vcc且BLB节点充电到Vss。在正常操作期间，SAP1_b节点具有低电压（其接通晶体管MP1），SAP_2节点具有高电压（其关断晶体管MP2），SAN1具有高电压（其接通晶体管MN1），且SAN2具低电压（其关断晶体管MN2）。在正常操作期间，SA 600以正常强度操作。
在一些实施例中，在页面拷贝操作期间（即SAN2信号从低过渡到高，SAN1信号从高过渡到低，SAP2_b信号从高过渡到低，并且SAP1_b信号从低过渡到高），晶体管MP1和MN1被禁用而晶体管MP2和MN2被使能。在页面拷贝操作期间，SA 600以更弱的强度来操作，因为更弱的晶体管MP2和MN2被接通而更强的晶体管MP1和MN1被关断。
图7图示根据本公开的一些实施例的用于从原区段到目的地区段拷贝多个列（即突发读取或突发写入操作）的时序图700。指出的是，图7的具有与任何其他图的元件相同的参考编号（或名称）的那些元件可以以类似于描述的方式的任何方式来操作或起作用，但是不限于这样。在这里，x轴是时间并且y轴是电压或活动项。
在一些实施例中，在接收到页面拷贝命令时，在第一时钟周期期间，源WL被激活（即，命令ACT）以将来自存储器单元的行（例如，地址行）的数据锁存到源SA中。在等待预定时间tRCD之后（在该示例中其是三个时钟周期），CACT命令（即，命令拷贝ACT（CACT））被发出以激活目的地WL和SA。目的地WL然后被激活并且来自存储器单元的目的地行的数据被锁存到目的地SA中。目的地SA是弱的，但准备好接收从源SA的拷贝数据。该锁存数据最终被由RDAmp锁存的数据盖写。照此，来自与地址（即，地址CRow）相关联的存储器单元的行的数据被拷贝过来。
在一些实施例中，拷贝过程操作通过列地址规定的CSL激活。然后数据被RD Amp读取并且使用写入驱动器被写回。在一些实施例中，在拷贝来自存储器单元的第一行的数据之后，突发拷贝过程可以开始连续拷贝整个页面数据。突发操作由多个拷贝动作命令来指示。例如，拷贝命令关于不同列地址进行重复以将整个页面从源页面拷贝到目的地页面。在页面拷贝过程期间，在数据引脚上不发生数据传送，这通过不活动的DQ数据引脚来图示。
图8图示根据本公开的一些实施例的SA和BL在突发操作在目的地区段处结束时的各种信号的时序图800。指出的是，图8的具有与任何其他图的元件相同的参考编号（或名称）的那些元件可以以类似于描述的方式的任何方式来操作或起作用，但是不限于这样。在这里，x轴是时间并且y轴对于所有波形是电压。
最初，在SA锁存数据之前并且在WL被激活之前，使BL和BLB均衡化（即基本上设置到同一电压电平（例如，Vcc的一半））。在WL被激活（如由灰色点线示出的）之后，取决于存储在存储器单元上的电荷，BL和BLB节点上的电压开始漂离。在一些实施例中，在正常操作期间，当晶体管MP1和MN2被使能而晶体管MN1和MP2被禁用时，BL和BLB节点上的电压充电到干线电平。例如，BL节点上的电压充电到Vcc且BLB节点上的电压充电到Vss。
在一些实施例中，在拷贝操作期间（即SAN信号从高过渡到低，并且SAP_b信号从低过渡到高），当晶体管MP1和MN2被禁用而晶体管MN1和MP2被使能时，BL和BLB节点上的电压充电到低于干线电平的阈值电平。例如，BL节点充电到Vcc-Vtn且BLB节点充电到Vss+Vtp，其中Vtn是晶体管MN1的阈值电压并且Vtp是晶体管MP2的阈值电压。
在一些实施例中，在源WL被去激活并且SA被闭合（即，使去到SA的输入端（BL和BLB）均衡化）之前，并且在预充电命令（PRE）被发出之后，SA的强度被调整到其正常强度（即SA被回复回到正常操作）。照此，BL和BLB节点上的电压充电到它们各自的干线（在这里，BL节点上的电压充电到Vcc且BLB节点上的电压放电到Vss）。在一些实施例中，在突发拷贝操作完成之后SA回复到它们的正常强度。在正常操作期间，头部晶体管允许SA将输出端驱动到全摆幅（即通过以正常驱动强度进行驱动来实现全Vcc摆幅），而头部晶体管允许SA将输出端驱动到全摆幅（即通过以正常驱动强度进行驱动来实现全Vss摆幅）。
图9图示根据本公开的一些实施例的用于利用在与GIO线垂直的方向上延伸的CSL在存储器的存储体的不同区段内执行页面拷贝操作的架构900。指出的是，图9的具有与任何其他图的元件相同的参考编号（或名称）的那些元件可以以类似于描述的方式的任何方式来操作或起作用，但是不限于这样。参考图3来描述图9。为了不使图9的实施例模糊，描述图9和图3之间的差异。
在一些实施例中，取决于DRAM存储器架构的类型（例如，CSL线是平行于GIO线还是垂直于GIO线），可能存在用于页面拷贝操作的实施方式细节方面的细微差异。例如，当CSL线平行于GIO线时，则在使能RD Amp之前，CSL驱动器使能CSL线，并且在（一个或多个）写入驱动器被禁用之后（即，在（一个或多个）写入驱动器已经通过GIO线将要拷贝的数据驱动到目的地页面之后）禁用CSL线。
与图3相比，在这里源CSLs被取向成垂直于GIO线。例如，由源CSLs驱动器驱动的源CSLs在垂直于GIO线的方向上延伸。同样地，由目的地CSLd驱动器驱动的目的地CSLd在垂直于GIO线的方向上延伸。在一些实施例中，CSL在与WL相同的方向上延伸。例如，源CSLs在平行于源WLs的方向上延伸，并且目的地CSLd在平行于目的地WLd的方向上延伸。
在一些实施例中，在源SAs锁存来自所选源WLs的数据之后，RD Amp读取被锁存的数据。在一些实施例中，pcm sw 301接通并且将RD Amp的输出端耦合至将数据驱动到GIO线上的（一个或多个）写入驱动器。在一些实施例中，如果CSL驱动器被使能，则源和目的地SA二者被使能（即源和目的地SA二者正驱动到GIO线上）。
在一些实施例中，源CSLs和目的地CSLd被顺序使能以解决SA彼此竞争（例如，通过同时驱动在同一线上）的可能性。在一些实施例中，源CSLs被首先使能，并且在该时间期间，RD Amp被使能以将数据锁存在GIO线上。在一些实施例中，在源CSLs被禁用之后使能目的地CSLd。在一些实施例中，在目的地CSLd被使能的时间期间，写入驱动器被使能并且将从pcmsw 301耦合的数据驱动到GIO线。在一些实施例中，通过顺序使能和禁用CSL线，避免与使SA竞争相关联的可能问题。
图10图示根据本公开的一些实施例的示出用于利用在与GIO线垂直的方向上延伸的CSL在存储器的存储体的不同区段内执行页面拷贝操作的各种控制信号的时序图的线图1000。指出的是，图10的具有与任何其他图的元件相同的参考编号（或名称）的那些元件可以以类似于描述的方式的任何方式来操作或起作用，但是不限于这样。在这里，x轴是时间并且y轴对于每个波形是电压。
线图1000示出四个信号—GIO线上的电压（以及GIO线的互补物（即GIOB））、CSL信号、RD Amp使能信号和写入驱动器（WD）使能信号。在一些实施例中，为了拷贝数据，控制逻辑106在时间t1时使能源CSLs驱动器以使能页面拷贝的过程。在一些实施例中，在时间t1和t2之间，源数据被源SA 203-0锁存，如参考图9描述的那样。
返回参考图10，在一些实施例中，在时间t2时，通过从处理器101接收的拷贝命令来使能RD Amp。照此，RD Amp使能信号被断言。在时间t2和t3期间，来自源SA 203-0的数据被RD Amp锁存。在一些实施例中，来自源SA 203-0的数据（其被驱动在GIO线上）是低摆幅数据。
在时间t3时，源CSLs被禁用并且目的地CSLd被使能，如由CSLs的下降沿和CSLd信号的上升沿所指示的那样。在该时间期间，通过拷贝命令信号使能（一个或多个）写入驱动器。照此，WD使能信号被断言。在该时间时，pcm sw 301被闭合，这将通过RD Amp使能信号锁存的数据拷贝到写入驱动器的输入端。在时间t3和t4期间，（一个或多个）写入驱动器将源数据驱动在GIO线上，这盖写存储在目的地SA 203-N中的数据。由（一个或多个）写入驱动器驱动的该数据是全摆幅数据。在一些实施例中，在目的地SA 203-N锁存新数据之后，目的地CSLd驱动器被关断，这禁用目的地CSLd线。为了正常读取和写入操作，RD Amp使能和WD使能不在相同时间断言。
图11图示根据本公开的一些实施例的用于在存储器的存储体内的各区段的页面拷贝的方法的流程图1100。指出的是，图11的具有与任何其他图的元件相同的参考编号（或名称）的那些元件可以以类似于描述的方式的任何方式来操作或起作用，但是不限于这样。
尽管以特定次序示出参考图11的流程图中的块，但是动作的次序可以被修改。因此，可以以不同次序来执行所图示的实施例，并且可并行执行一些动作/块。根据某些实施例，图11中列出的块和/或操作中的一些是可选的。所呈现的块的编号是为了清楚并且不意图指定各种块必须以其来发生的操作次序。另外，可以以各种的组合来利用来自各种流程的操作。
在块1101处，源WL驱动器激活源WLs以选择其数据要被拷贝到同一存储体的不同区段中的存储器单元的另一行的存储体中的存储器单元的行。在块1102处，来自所选的存储器单元的行的数据被锁存到源SA中。在一些实施例中，SA的输出被驱动到GIO线。在块1103处，在通过了预定时间tRCD之后，通过页面拷贝命令来使能RD Amp以锁存源SA的输出。在一些实施例中，RD Amp的输出是全干线摆幅信号。在块1104处，在RD Amp已成功锁存数据之后禁用该RD Amp。
在块1105处，通过页面拷贝命令来接通一个或多个开关pcm sw 301以将来自RDAmp的输出端的数据耦合至（一个或多个）写入驱动器的输入端。在块1106处，（一个或多个）写入驱动器被使能以将拷贝的数据驱动到GIO线。在一些实施例中，（一个或多个）写入驱动器的输出是全摆幅数据，其可以盖写所选目的地SA上的数据。在块1107处，目的地SA的强度被相对于源SA减弱，以使得写入驱动器可以盖写目的地SA中的数据。
在块1108处，该数据被所使能的目的地SA锁存。该数据是从源区段拷贝过来的数据。在块1109处，目的地WL被选择以使得要被写入的存储器单元的行被选择。因为使得目的地SA比正常的弱，所以由（一个或多个）写入驱动器驱动的数据盖写存储在目的地SA以及因此存储器单元的目的地行中的数据。虽然块1109被示出在块1108之后，但是根据一些实施例，块1109可在块1102之后执行。在一些实施例中，在不影响拷贝来自源和目的地存储器区段的数据的过程的情况下改变块的顺序。
图12图示根据本公开的一些实施例的用于在存储器的存储体的区段中重置或预置页面（即单元的行）的架构1200。指出的是，图12的具有与任何其他图的元件相同的参考编号（或名称）的那些元件可以以类似于描述的方式的任何方式来操作或起作用，但是不限于这样。
代替影响子阵列架构和布局，一些实施例通过激活多个CSL来使用现有写入命令来清除/设置整个行。在一些实施例中，架构1200包括阵列/区段1201与相关联的感测放大器1202、开关1203、CSL驱动器1204和耦合至相应I/O缓冲器和数据引脚（DQ引脚）的多个RDAmp和写入驱动器。在该示例中，示出‘N’个数据引脚。
在某个情况下，在开始存储器的操作之前，可能期望不在数据引脚上驱动数据的情况下重置或预置存储器的内容。在一些实施例中，通过由处理器101同时发送的预置/重置命令来使能多个CSL驱动器1204。在一些实施例中，当接收到预置/重置命令时CSL驱动器1204接通开关1203（例如，通过CSL线CSL0/1/2/3），以使得感测放大器1202的输出端被耦合至写入驱动器的输出端。在一些实施例中，通过接通所有开关1203，对存储器单元的行的同时写入操作是可能的。在一些实施例中，当页面中的所有CSL被选择和激活时，所有预解码的列地址信号被激活。
在一些实施例中，当从处理器101接收到预置/重置命令时，写入驱动器使它们的驱动强度相对于它们的正常驱动强度而言增加。增加驱动强度的一个原因是确保锁存在SA中的数据被写入驱动器盖写。在一些实施例中，在接收到预置/重置命令之后，使用参考图5-6描述的实施例使SA比正常更弱。
返回参考图12，在一些实施例中，通过数据引脚DQ0-DQN来提供存储器单元的行所期望的初始化值，其中‘N’是大于1的整数。在一些实施例中，当由处理器101发出预置命令时，写入驱动器在节点d0-dN上驱动逻辑低以用逻辑低盖写存储在SA1-SAN中的值。在一些实施例中，SA中的这些值被写入到所选的存储器单元的行（即，通过被WL驱动器WDd驱动的激活的WL选择的那些）。在一些实施例中，当处理器101发出预置命令时，写入驱动器在节点d0-dN上驱动逻辑高以用逻辑高盖写存储在SA1-SAN中的值。在一些实施例中，SA中的这些值被写入到所选的存储器单元的行（即，通过被WL驱动器WDd驱动的激活的WL选择的那些）。
图13A-B图示根据本公开的一些实施例的示出用于重置或预置存储器的区段中的页面（即，单元的行）的时序图的图1300和1320。指出的是，图13A-B的具有与任何其他图的元件相同的参考编号（或名称）的那些元件可以以类似于描述的方式的任何方式来操作或起作用，但是不限于这样。
在这里，x轴是时间并且y轴是电压。最初，在BL和BLB节点被感测到之前，使这些节点上的电压均衡化。在均衡化之后，WL被激活，如由灰色的点线所指示的那样。在激活WL时，BL和BLB信号开始根据存储在存储器单元（其是由WL选择的）中的电荷而漂离。由存储器单元存储的电荷被SA锁存，所述SA感测BL和BLB。在该示例中，BL充电到Vcc并且BLB充电到Vss。
在一些实施例中，当存储器102从处理器101接收到重置信号时，（一个或多个）写入驱动器在GIO线上驱动逻辑低。该逻辑低强到足以盖写被SA锁存的感测值。CLS线使开关1203接通，从而允许（一个或多个）写入驱动器将数据驱动在SA上。照此，如由线图1300所指示的那样，存储在BL节点上的电荷切换到逻辑低（并且存储在BLB节点上的电荷切换到逻辑高）。BL和BLB节点上的这些电荷然后被存储在所选存储器单元中，这使所选存储器单元被重置。在一些实施例中，CSL接通时间（即CSL驱动器1204正驱动以接通开关1203的持续时间）比正常写入时间更长以确保存储在存储器单元中的数据被重置。
在一些实施例中，当存储器102从处理器101接收到预置信号时，（一个或多个）写入驱动器在GIO线上驱动逻辑高。该逻辑高强到足以盖写SA锁存的感测值。CLS线使开关1203接通，从而允许（一个或多个）写入驱动器将数据驱动到SA上。照此，存储在BL节点上的电荷切换到逻辑高（并且存储在BLB节点上的电荷切换到逻辑低）。BL和BLB节点上的这些电荷然后被存储在所选存储器单元中，这使所选存储器单元被预置。在一些实施例中，CSL接通时间（即，CSL驱动器1204正驱动以接通开关1203的持续时间）比正常写入时间更长以确保存储在存储器单元中的数据被预置。
线图1320是线图1300的变化，在于BL和BLB节点上的电压一开始漂离写入操作就开始。在一些实施例中，CSL激活时序与WL激活时序相同。例如，CSL驱动器基本上与WDd激活WLs同时地接通开关1203。在一些实施例中，CSL驱动器在WLs被激活之前但在离开均衡化过程之后接通开关1203。
图14图示根据本公开的一些实施例的用于重置或预置存储器的区段中的页面（即，单元的行）的方法的流程图1400。指出的是，图14的具有与任何其他图的元件相同的参考编号（或名称）的那些元件可以以类似于描述的方式的任何方式来操作或起作用，但是不限于这样。
尽管以特定次序示出参考图14的流程图中的块，但是动作的次序可以被修改。因此，可以以不同次序来执行所图示的实施例，并且可并行执行一些动作/块。根据某些实施例图14中列出的块和/或操作中的一些是可选的。所呈现的块的编号是为了清楚并且不意图指定各种块必须以其来发生的操作次序。另外，可以以各种组合来利用来自各种流程的操作。
在块1401处，数据引脚（即DQ引脚）被设置成逻辑高或逻辑低以预置或重置存储器单元的行。在一些实施例中，来自处理器101的重置或预置命令使写入驱动器在GIO线上驱动逻辑低或逻辑高。在一个这样的实施例中，数据引脚不被设置成逻辑高或逻辑低以使得在存储器102内操控重置/预置的整个过程。
在块1402处，WL被激活，这将存储器单元的行耦合至SA。在一些实施例中，为了重置/预置操作，SA相对于其正常强度而言被减弱。在块1403处，CSL驱动器1204驱动开关1202以将SA耦合至写入驱动器。在块1404处，写入驱动器通过重置/预置命令被使能以将设置在数据引脚上的逻辑值驱动至耦合的SA。
在一些实施例中，取决于重置/预置命令，写入驱动器在GIO线上驱动逻辑低或逻辑高而不是施加于数据引脚的值。照此，可以在没有数据引脚上的数据传送的情况下重置或预置存储器。在一些实施例中，当从处理器101接收到重置/预置命令时，使写入驱动器更强。使写入驱动器更强的一个原因是盖写存储在SA中的值。
图15图示根据本公开的一些实施例的用于反转来自存储器的区段中的页面（即，单元的行）的数据的架构1500。指出的是，图15的具有与任何其他图的元件相同的参考编号（或名称）的那些元件可以以类似于描述的方式的任何方式来操作或起作用，但是不限于这样。
一些实施例允许用户规定要被补充的存储器的范围并且允许一旦给予命令存储器就自己进行所述补充。在一些实施例中，数据反转机制被提供用来在输出缓冲器之前交换和输出Data_Bar或Data_True。
在一些实施例中，WL被WDd激活来选择阵列/区段1201中的特定的存储器单元的行。取决于哪个位单元值要反转，经由适当的CSL驱动器将与该位单元相关联的SA耦合至本地IO（LIO）。例如，当CSL驱动器1204驱动CSL1以闭合该开关而通过其他CSL驱动器使其他开关1203保持打开时，SA2被耦合至LIO线。在一些实施例中，响应于数据反转命令，通过RDAmp 1501来交换或反转存储在LIO线中的值，其然后被耦合至GIO线上。
在该示例中，SA2感测到来自存储器单元-2的逻辑高。然后通过可由数据反转信号控制的数据反转电路1501（其在一些实施例中是RD Amp的部分）来将该感测到的输出交换成逻辑低。继续在图15中图示的示例，SA6感测到来自存储器单元-6的逻辑低。然后通过可由数据反转信号控制的数据反转电路1501来将该感测到的输出交换成逻辑高。在一些实施例中，该反转电路被实施为在RD Amp的输出端处的NAND门，其中该NAND门从SA输出端接收一个输入，并且另一输入指示反转过程的使能。
图16图示根据本公开的一些实施例的用于使来自存储器的区段中的页面（即，单元的行）的数据反转的高级架构1600。指出的是，图16的具有与任何其他图的元件相同的参考编号（或名称）的那些元件可以以类似于描述的方式的任何方式来操作或起作用，但是不限于这样。
在一些实施例中，使用现有存储器内部IO总线架构和附加行地址比较电路来执行该交换操作。在一些实施例中，当行地址比较电路检测到输入地址和存储的地址（它是期望其数据被交换的存储器单元的行的地址）之间的匹配时，处理器101向定位在输出缓冲器之前的预锁存电路发送交换使能信号，以交换/反转数据。在一些实施例中，从存储器芯片102输出反转的数据。
在一些实施例中，架构1600包括存储器阵列-0 2-202-0、行解码器109b、感测放大器203-0、列解码器108a、第一（1st）预放大器1601、第二（2nd）预放大器1602（例如，RD Amp）、并行-串行逻辑107a/1603、输出缓冲器107a/1604、地址输入缓冲器1605、比较逻辑106/1606、引脚1607、行地址锁存器1608和行地址输入，其如所示出那样耦合在一起。
在一些实施例中，交换信号（与数据反转信号相同）被2nd预放大器1602、并行-串行逻辑107a/1603、和/或输出缓冲器107a/1604接收到。在这样的实施例中，从SA 203-0读取数据并被提供在LIO/LIOb、GIO/GIOb、和/或数据线上的数据在2nd预放大器1602、并行-串行逻辑107a/1603、和/或输出缓冲器107a/1604的输出端处被反转。
在一些实例中，MSR 104设置dinv 104d寄存器以指示应该反转的针对特定行的SA的输出。在一些实施例中，该特定行通过在去到行解码器109b的引脚1607处提供的地址输入端1605来选择。在一些实施例中，规定的行地址被行地址锁存器1608和比较逻辑1606锁存。在一些实施例中，比较逻辑1606包括异或（XOR）门。在一些实施例中，比较逻辑1606将新的输入地址与存储在行地址锁存器1608中的地址相比较。
在一些实施例中，如果比较逻辑1606确定新的地址输入不同于行地址（它是针对其数据要被反转的行的预置或预定的地址），则执行正常读取操作。在正常读取操作中，响应于交换信号不使来自2nd预放大器1602、并行-串行逻辑107a/1603、和/或输出缓冲器107a/1604的输出反转。
在一些实施例中，如果比较逻辑1606确定新的地址输入与行地址（它是针对其数据要被反转的行的预置或预定的地址）相同，则执行数据反转。在该模式中，响应于交换信号使来自2nd预放大器1602、并行-串行逻辑107a/1603、和/或输出缓冲器107a/1604的输出反转。在一些实施例中，响应于交换信号使来自2nd预放大器1602、并行-串行逻辑107a/1603、和/或输出缓冲器107a/1604的输出中的仅一个反转。虽然参考数据反转图示了图16-17的实施例，但是还可以代替数据反转而执行其他复杂逻辑功能。
图17图示根据本公开的一些实施例的用于使来自存储器的区段中的页面（即，单元的行）的数据反转的方法的流程图1700。指出的是，图17的具有与任何其他图的元件相同的参考编号（或名称）的那些元件可以以类似于描述的方式的任何方式来操作或起作用，但是不限于这样。
尽管以特定次序示出参考图17的流程图中的块，但是动作的次序可以被修改。因此，可以以不同次序来执行所图示的实施例，并且可并行执行一些动作/块。根据某些实施例图17中列出的块和/或操作中的一些是可选的。所呈现的块的编号是为了清楚并且不意图指定各种块必须以其来发生的操作次序。另外，可以以各种组合来利用来自各种流程的操作。
在块1701处，通过激活特定WL来选择其数据要被反转的存储器单元的行。在一些实施例中，该WL是通过在去到行解码器109b的引脚1607处提供的地址输入端1605来选择的。来自所选的单元的行的数据被SA 203-0锁存。在块1702处，被SA 203-0锁存的数据然后被1st预放大器1601锁存。
在块1703处，CSL之一被激活。在块1704处，1st预放大器1601的输出被2nd预放大器1602接收到。该输出被2nd预放大器1602锁存。在块1705处，输入地址被行地址锁存器1608锁存。在块1706处，比较逻辑1606将输入地址与行地址锁存器1608中的地址相比较。在一些实施例中，并行执行块1701一直到1704与块1705到1706。在块1707处，作出新的地址输入是否等于存储在行地址锁存器1608中的地址的确定。如果确定地址是相同的，则处理器继续进行到块1709否则该过程继续进行到块1708。在块1709处，执行常规读取操作。在块1708处，响应于交换信号来反转2nd预放大器1602的输出。
图18图示根据一些实施例的具有用于在存储器的不同区段内进行页面拷贝、用于对存储器进行重置、用于对存储器进行预置、和/或用于使来自存储器的数据反转的装置的智能设备或计算机系统或SoC（片上系统）。指出的是，图18的具有与任何其他图的元件相同的参考编号（或名称）的那些元件可以以类似于描述的方式的任何方式来操作或起作用，但是不限于这样。
图18图示可以在其中使用平坦表面接口连接器的移动设备的实施例的框图。在一些实施例中，计算设备1800表示移动计算设备，诸如计算平板电脑、移动电话或智能电话、无线使能的电子阅读器、或其他无线移动设备。将理解的是，一般地示出某些部件，并且不是这样的设备的所有部件都在计算设备1800中被示出。
在一些实施例中，根据所讨论的某些实施例，计算设备1800包括第一处理器1810（例如，101）与用于在存储体的不同区段内进行页面拷贝、用于对存储器进行重置、用于对存储器进行预置、和/或用于使来自存储器的数据反转的装置。根据一些实施例，计算设备1800的其他块还可包括用于在存储器的不同区段内进行页面拷贝、用于对存储器进行重置、用于对存储器进行预置、和/或用于使来自存储器的数据反转的装置。本公开的各种实施例还可在1870内包括网络接口（诸如无线接口）以使得系统实施例可被并入到无线设备（例如，手机或个人数字助理）中。
在一些实施例中，处理器1810（和/或处理器1890）可以包括一个或多个物理设备，诸如微处理器、应用处理器、微控制器、可编程逻辑设备或其他处理器具。由处理器1810执行的处理操作包括在其上执行应用和/或设备功能的操作平台或操作系统的执行。该处理操作包括与同人类用户或其他设备的I/O（输入/输出）有关的操作、与电源管理有关的操作、和/或与将计算设备1800连接至另一设备有关的操作。该处理操作还可包括与音频I/O和/或显示I/O有关的操作。
在一些实施例中，计算设备1800包括音频子系统1820，其表示与向计算设备提供音频功能相关联的硬件（例如，音频硬件和音频电路）和软件（例如，驱动器、编解码器）部件。音频功能可以包括扬声器和/或头戴式耳机输出，以及麦克风输入。用于这样的功能的设备可以被集成到计算设备1800中，或连接至计算设备1800。在一个实施例中，用户通过提供由处理器1810接收并处理的音频命令来与计算设备1800交互。
在一些实施例中，计算设备1800包括显示子系统1830。显示子系统1830表示为用户提供视觉和/或触觉显示以与计算设备1800交互的硬件（例如，显示设备）和软件（例如，驱动器）部件。显示子系统1830包括显示界面1832，其包括用来向用户提供显示的特定屏幕或硬件设备。在一些实施例中，显示界面1832包括与处理器1810分开的逻辑以至少执行与显示有关的一些处理。在一个实施例中，显示子系统1830包括向用户提供输出和输入二者的触摸屏（或触摸板）设备。
在一些实施例中，计算设备1800包括I/O控制器1840。I/O控制器1840表示与同用户的交互有关的硬件设备和软件部件。I/O控制器1840可操作用来管理作为音频子系统1820和/或显示子系统1830的部分的硬件。另外，I/O控制器1840图示针对连接至计算设备1800的附加设备的连接点，用户可能通过其来与系统交互。例如，可以附接至计算设备1800的设备可能包括麦克风设备、扬声器或立体声系统、视频系统或其他显示设备、键盘或小键盘设备、或供特定应用使用的其他I/O设备诸如读卡器或其他设备。
如上文所提到的，I/O控制器1840可以与音频子系统1820和/或显示子系统1830交互。例如，通过麦克风或其他音频设备的输入可以为计算设备1800的一个或多个应用或功能提供输入或命令。另外，代替显示输出或者除了显示输出之外，可以提供音频输出。在另一示例中，如果显示子系统1830包括触摸屏，则显示设备也充当输入设备，其可以至少部分由I/O控制器1840来管理。在计算设备1800上还可以存在附加按钮或开关来提供由I/O控制器1840管理的I/O功能。
在一些实施例中，I/O控制器1840管理诸如加速度计、相机、灯传感器或其他环境传感器、或可以被包括在计算设备1800中的其他硬件之类的设备。该输入可以是直接用户交互的部分，以及向系统提供环境输入以影响其操作（诸如对噪声进行滤波、调整显示器以用于亮度检测、对相机施加闪光、或其他特征）。
在一些实施例中，计算设备1800包括电源管理1850，其管理电池电量使用、电池的充电、以及与节电操作有关的特征。存储器子系统1860包括用于将信息存储在计算设备1800中的存储器设备。在一些实施例中，根据一些实施例，存储器子系统1800具有用于在存储器的不同区段内进行页面拷贝、用于对存储器进行重置、用于对存储器进行预置、和/或用于使来自存储器的数据反转的装置。在一些实施例中，存储器子系统1800（DRAM）具有用于在存储器的不同区段内进行页面拷贝、用于对存储器进行重置、用于对存储器进行预置、和/或用于使来自存储器的数据反转的装置。
存储器可以包括非易失性（如果到存储器设备的电源被中断则状态不改变）和/或易失性（如果到存储器设备的电源被中断则状态是不确定的）存储器设备。存储器子系统1860可以存储应用数据、用户数据、音乐、照片、文档或其他数据、以及与计算设备1800的应用和功能的执行有关的系统数据（不管是长期的还是临时的）。
实施例的元件还被提供为用于存储计算机可读指令（例如，用来实施本文中讨论的任何其他过程的指令）的机器可读介质（例如，存储器1860）。该机器可读介质（例如，存储器1860）可包括但不限于闪速存储器、光盘、CD-ROM、DVD ROM、RAM、EPROM、EEPROM、磁性或光学卡、PCM、或适用于存储电子或计算机可执行指令的其他类型的机器可读介质。例如，本公开的实施例可被下载为计算机程序（例如，BIOS），可经由通信链路（例如，调制解调器或网络连接）以数据信号的方式将该计算机程序（例如，BIOS）从远程计算机（例如，服务器）传送至请求计算机（例如，客户端）。
在一些实施例中，计算设备1800包括连通性1870。连通性1870包括用来使计算设备1800能够与外部设备通信的硬件设备（例如，无线和/或有线连接器以及通信硬件）和软件部件（例如，驱动器、协议栈）。该计算设备1800可以是分开的设备诸如其他计算设备、无线接入点或基站，以及外设诸如耳机、打印机或其他设备。
连通性1870可以包括多个不同类型的连通性。概括来说，计算设备1800被图示有蜂窝连通性1872和无线连通性1874。蜂窝连通性1872通常指的是由无线载体提供的蜂窝网络连通性，诸如经由GSM（全球移动通信系统）或变化或衍生物、CDMA（码多分址）或变化或衍生物、TDM（时分复用）或变化或衍生物、或其他蜂窝服务标准提供。无线连通性（或无线接口）1874指的是非蜂窝的无线连通性，并且可以包括个域网（诸如蓝牙、近场、等等）、局域网（诸如WiFi）、和/或广域网（诸如WiMax）、或其他无线通信。
在一些实施例中，计算设备1800包括外围连接1880。外围连接1880包括硬件接口和连接器，以及用来进行外围连接的软件部件（例如，驱动器、协议栈）。将理解的是，计算设备1800可以既是到其他计算设备的外围设备（“去到”1882），又具有连接到其的外围设备（“来自”1884）。计算设备1800通常具有“对接”连接器，其用来连接到其他计算设备以用于诸如管理（例如，下载和/或上传、改变、同步化）计算设备1800上的内容的目的。另外，对接连接器可以允许计算设备1800连接到允许计算设备1800来控制例如到视听或其他系统的内容输出的某些外设。
除了专有对接连接器或其他专有连接硬件之外，计算设备1800可以经由常见或基于标准的连接器来实现外围连接1880。常见类型可以包括通用串行总线（USB）连接器（其可以包括许多不同硬件接口中的任一个）、包括迷你显示端口（MDP）的显示端口、高清多媒体接口（HDMI）、火线或其他类型。
在说明书中对“实施例”、“一个实施例”、 “一些实施例”或“其他实施例”的参考意指结合实施例描述的特定特征、结构或特性被包括在至少一些实施例中，但是未必被包括在所有实施例中。“实施例”、“一个实施例”、或“一些实施例”的各种出现未必都指的是相同的实施例。如果说明书声明部件、特征、结构或特性“可”、“可能”或“可以”被包括，则该不要求包括该特定部件、特征、结构或特性。如果说明书或权利要求提及“一”或“一个”元件，则其不意指存在该元件中的仅一个。如果说明书或权利要求提及“附加”元件，则其不排除存在附加元件中的多于一个。
此外，在一个或多个实施例中，可以以任何适当方式来组合该特定特征、结构、功能或特性。例如，在与两个实施例相关联的特定特征、结构、功能或特性不互相排斥的任何场合下，第一实施例可与第二实施例组合。
虽然已经结合其特定实施例描述了本公开，但是根据前述描述，这样的实施例的许多替换方案、修改和变化对于本领域普通技术人员来说将是显而易见的。本公开的实施例意图包括所有这样的替换方案、修改和变化如落入在所附权利要求的广阔范围内。
此外，为了说明和讨论的简单，并且以便不使本公开模糊，到集成电路（IC）芯片和其他部件的熟知电源/地连接可以或不可以被示出在所呈现的图内。进一步地，可以以框图形式示出布置，这是为了避免使本公开模糊，并且也鉴于如下事实：关于这样的框图布置的实施方式的细节高度依赖于要在其内实施本公开的平台（即这样的细节应该充分地在本领域技术人员的范围之内）。在阐述特定细节（例如，电路）以便描述本公开的示例实施例的场合，对于本领域技术人员应该显然的是，可以在没有或者有这些特定细节的变化的情况下实践本公开。因此该描述被视为说明性而非限制性。
下面的示例属于进一步的实施例。可在一个或多个实施例中的任何地方使用该示例中的细节。也可关于一种方法或过程来实施本文中描述的装置的所有可选特征。
例如，提供一种装置，其包括：具有相关联的源感测放大器的存储器单元的源阵列；具有相关联的目的地感测放大器的存储器单元的目的地阵列；以及用以激活源WL来在源阵列内选择存储器单元的行以使得所选的存储器单元的行中的数据被相关联的源感测放大器锁存的逻辑，其中该逻辑用来激活目的地WL来在目的地阵列内选择存储器单元的行以使得所选的存储器单元的行中的数据被相关联的目的地感测放大器锁存，并且其中存储器单元的源和目的地阵列在存储器的同一存储体内。
在一些实施例中，该装置包括用来使从源感测放大器读取的输出耦合至目的地感测放大器的一个或多个开关。在一些实施例中，该装置包括：用来接收来自至少一个源感测放大器的输出的读取放大器；以及用来将数据写入到至少一个目的地感测放大器的写入驱动器，其中该一个或多个开关的至少一个开关被耦合至读取放大器的输出端和写入驱动器的输入端。在一些实施例中，该一个或多个开关可通过由处理器发出的页面拷贝命令来控制。在一些实施例中，该处理器包括MSR，其具有用于页面拷贝命令的条目。在一些实施例中，该处理器可操作用来在读取放大器锁存来自至少一个源感测放大器的输出之后使能写入驱动器。
在一些实施例中，该处理器可操作用来在使能写入驱动器之前禁用读取放大器。在一些实施例中，该处理器可操作用来相对于至少一个目的地感测放大器的强度而调整至少一个源感测放大器的强度。在一些实施例中，该至少一个源感测放大器具有n型上拉器件和p型下拉器件。在一些实施例中，该至少一个源感测放大器具有可调强度的p型上拉和n型下拉器件。
在另一实施例中，提供一种方法，其包括：通过激活源WL在源阵列内选择存储器单元的行；将来自所选的存储器单元的行的数据锁存到与源阵列相关联的源感测放大器中；使能读取放大器来锁存源感测放大器的输出；以及接通一个或多个开关以将读取放大器的输出端耦合至写入驱动器的输入端。在一些实施例中，该方法包括在读取放大器已锁存源感测放大器的输出之后禁用读取放大器。
在一些实施例中，该方法包括使能写入驱动器以将来自读取放大器的锁存的输出驱动到与目的地阵列相关联的目的地感测放大器。在一些实施例中，该方法包括通过目的地感测放大器来锁存数据，被锁存的数据是来自读取放大器的锁存的输出。在一些实施例中，该方法包括通过激活目的地WL来在目的地阵列内选择存储器单元的行以将来自目的地感测放大器的锁存的数据拷贝至目的地阵列中的所选的存储器单元的行。在一些实施例中，该方法包括在通过目的地感测放大器锁存数据之前减弱源感测放大器相对于目的地感测放大器的强度。
在另一示例中，提供一种系统，其包括：具有存储器控制器的处理器；以及耦合处理器DRAM，该DRAM具有存储器的存储体，其中至少一个存储体包括：具有相关联的源感测放大器的存储器单元的源阵列；以及具有相关联的目的地感测放大器的存储器单元的目的地阵列；其中处理器的存储器控制器具有用以激活源WL来在源阵列内选择存储器单元的行以使得所选的存储器单元的行中的数据被相关联的源感测放大器锁存的逻辑，其中该逻辑可操作用来激活目的地WL来在目的地阵列内选择存储器单元的行以使得所选的存储器单元的行中的数据被相关联的目的地感测放大器锁存；以及用于允许处理器与另一设备通信的无线接口。在一些实施例中，该DRAM包括根据以上描述的装置的装置。在一些实施例中，该无线接口包括天线。
在另一示例中，提供一种方法，其包括：将数据引脚设置成逻辑高或逻辑低以预置或重置存储器的存储体的阵列中的存储器单元的行；激活WL来将该存储器单元的行耦合至与阵列相关联的感测放大器；激活列选择线来将感测放大器耦合至写入驱动器；以及响应于命令使能写入驱动器来将设置在数据引脚上的逻辑值驱动至所耦合的感测放大器。在一些实施例中，使能写入驱动器来驱动逻辑值包括增加写入驱动器的驱动强度。在一些实施例中，在激活WL之前并且在关断均衡化之后执行激活列选择线。
在一些实施例中，与激活WL基本上同时地执行激活列选择线。在一些实施例中，该命令是由处理器的模式选择寄存器中的条目设置的页面重置或页面预置命令。在一些实施例中，使能写入驱动器包括驱动写入驱动器达比正常写入操作的持续时间更长的持续时间。
在另一示例中，提供一种装置，其包括：存储器的存储体的阵列中的存储器单元的行；用来接收逻辑高或逻辑低以预置或重置存储器单元的行的数据引脚；字线驱动器，其可操作用来将存储器单元的行耦合至与该阵列相关联的感测放大器；用来将感测放大器耦合至写入驱动器的列选择线；以及写入驱动器，其可操作用来响应于命令将设置在数据引脚上的逻辑值驱动至所耦合的感测放大器。
在一些实施例中，该写入驱动器可操作用来增加写入驱动器的驱动强度。在一些实施例中，逻辑用来在激活WL之前激活列选择线。在一些实施例中，逻辑用来与激活WL基本上同时地激活列选择线。在一些实施例中，该命令是由处理器的模式选择寄存器中的条目设置的页面重置命令或页面预置命令。在一些实施例中，该处理器可操作用来驱动写入驱动器达比正常写入操作的持续时间更长的持续时间。
在另一示例中，提供一种装置，其包括：用于将数据引脚设置成逻辑高或逻辑低以预置或重置存储器的存储体的阵列中的存储器单元的行的器具；用于激活WL来将存储器单元的行耦合至与阵列相关联的感测放大器的器具；用于激活列选择线来将感测放大器耦合至写入驱动器的器具；以及用于响应于命令使能写入驱动器来将设置在数据引脚上的逻辑值驱动至所耦合的感测放大器的器具。
在另一示例中，提供一种装置，其包括：用于使能写入驱动器来驱动逻辑值的器具包括用于增加写入驱动器的驱动强度的器具。在一些实施例中，该装置包括用于在激活WL之前并且在关断均衡化之后执行激活列选择线激活列选择线的器具。在一些实施例中，用于激活列选择线的器具与激活WL基本上同时地激活列选择线。在一些实施例中，该命令是由处理器的模式选择寄存器中的条目设置的页面重置或页面预置命令。在一些实施例中，用于使能写入驱动器的器具包括用于驱动写入驱动器达比正常写入操作的持续时间更长的持续时间的器具。
在另一示例中，提供一种方法，其包括：通过激活WL在存储器的存储体的阵列中选择存储器单元的行；将来自该存储器单元的行的数据锁存在与该阵列相关联的第一预放大器中；通过第二预放大器来锁存第一预放大器之一的至少一个输出；以及响应于命令使第二预放大器的输出反转。在一些实施例中，该方法包括激活列选择线以将来自第一预放大器之一的至少一个输出提供给第二预放大器。在一些实施例中，该方法包括将输入地址锁存到行地址锁存器。
在一些实施例中，该方法包括将输入地址与存储在行地址锁存器中的地址相比较。在一些实施例中，该方法包括确定输入地址是否与存储在行地址锁存器中的地址相同。在一些实施例中，该方法包括：如果确定输入地址与存储在行地址锁存器中的地址不同则执行常规读取操作。在一些实施例中，该方法包括：如果确定输入地址与存储在行地址锁存器中的地址相同则响应于命令使第二预放大器的输出反转。在一些实施例中，该命令是由处理器的模式选择寄存器中的条目设置的反转命令。
在另一示例中，提供一种装置，其包括：用于通过激活WL在存储器的存储体的阵列中选择存储器单元的行的器具；用于将来自该存储器单元的行的数据锁存在与该阵列相关联的第一预放大器中的器具；用于通过第二预放大器来锁存第一预放大器之一的至少一个输出的器具；以及用于响应于命令使第二预放大器的输出反转的器具。
在一些实施例中，该装置包括用于激活列选择线以将来自第一预放大器之一的至少一个输出提供给第二预放大器的器具。在一些实施例中，该装置包括用于将输入地址锁存到行地址锁存器的器具。在一些实施例中，包括用于将输入地址与存储在行地址锁存器中的地址相比较的器具。在一些实施例中，该装置包括用于确定输入地址是否与存储在行地址锁存器中的地址相同的器具。
在一些实施例中，该装置包括用于如果确定输入地址与存储在行地址锁存器中的地址不同则执行常规读取操作以执行这样的常规读取操作的器具。在一些实施例中，该装置包括用于如果确定输入地址与存储在行地址锁存器中的地址相同则响应于命令使第二预放大器的输出反转的器具。在一些实施例中，该命令是由处理器的模式选择寄存器中的条目设置的反转命令。
提供将允许读者弄清技术公开的本质和主旨的摘要。在理解摘要将不被用来限制权利要求的范围或含义的情况下提交该摘要。据此将所附权利要求并入到详细描述中，其中每个权利要求独立作为单独的实施例。

Claims (36)

1.一种用于执行数据操作的装置，所述装置包括：
具有相关联的源感测放大器的存储器单元的源阵列；
具有相关联的目的地感测放大器的存储器单元的目的地阵列；以及
用以激活源字线（WL）来在源阵列内选择存储器单元的行以使得所选的存储器单元的行中的数据被相关联的源感测放大器锁存的逻辑，其中该逻辑用来激活目的地字线（WL）来在目的地阵列内选择存储器单元的行以使得所选的存储器单元的行中的数据被相关联的目的地感测放大器锁存，并且其中存储器单元的源和目的地阵列在存储器的同一存储体内，
其中源感测放大器和目的地感测放大器中的一个或两个是可调强度感测放大器。
2.根据权利要求1所述的装置，包括用来使从源感测放大器读取的输出耦合至目的地感测放大器的一个或多个开关。
3.根据权利要求2所述的装置，包括：
用来接收来自至少一个源感测放大器的输出的读取放大器；以及
用来将数据写入到至少一个目的地感测放大器的写入驱动器，其中该一个或多个开关中的至少一个开关被耦合至读取放大器的输出端和写入驱动器的输入端。
4.根据权利要求3所述的装置，其中该一个或多个开关能通过由处理器发出的页面拷贝命令来控制。
5.根据权利要求4所述的装置，其中该处理器包括模式选择寄存器（MSR），其具有用于页面拷贝命令的条目。
6.根据权利要求4所述的装置，其中该处理器能操作用来在读取放大器锁存来自该至少一个源感测放大器的输出之后使能写入驱动器。
7.根据权利要求4所述的装置，其中该处理器能操作用来在使能写入驱动器之前禁用读取放大器。
8.根据权利要求4所述的装置，其中该处理器能操作用来相对于该至少一个目的地感测放大器的强度来调整该至少一个源感测放大器的强度。
9.根据权利要求4所述的装置，其中该至少一个源感测放大器具有n型上拉器件和p型下拉器件。
10.根据权利要求4所述的装置，其中该至少一个源感测放大器具有可调强度的p型上拉和n型下拉器件。
11.一种用于执行数据操作的方法，所述方法包括：
通过激活源字线（WL）在源阵列内选择存储器单元的行；
将来自所选的存储器单元的行的数据锁存到与源阵列相关联的源感测放大器中；
使能读取放大器来锁存源感测放大器的输出；以及
接通一个或多个开关以将读取放大器的输出端耦合至写入驱动器的输入端；
在通过目的地感测放大器锁存数据之前减弱源感测放大器相对于目的地感测放大器的强度。
12.根据权利要求11所述的方法，包括在读取放大器已锁存源感测放大器的输出之后禁用读取放大器。
13.根据权利要求12所述的方法，包括使能写入驱动器以将来自读取放大器的锁存的输出驱动到与目的地阵列相关联的目的地感测放大器。
14.根据权利要求13所述的方法，包括通过目的地感测放大器来锁存数据，锁存的数据是来自读取放大器的锁存的输出。
15.根据权利要求14所述的方法，包括通过激活目的地字线（WL）来在目的地阵列内选择存储器单元的行以将来自目的地感测放大器的锁存的数据拷贝至目的地阵列中的所选的存储器单元的行。
16.一种用于执行数据操作的系统，所述系统包括：
具有存储器控制器的处理器；以及
耦合处理器的动态随机存取存储器（DRAM），该动态随机存取存储器（DRAM）具有存储器的存储体，其中至少一个存储体包括：
具有相关联的源感测放大器的存储器单元的源阵列；以及
具有相关联的目的地感测放大器的存储器单元的目的地阵列；
其中处理器的存储器控制器具有用以激活源字线（WL）来在源阵列内选择存储器单元的行以使得所选的存储器单元的行中的数据被相关联的源感测放大器锁存的逻辑，其中该逻辑能操作用来激活目的地字线（WL）来在目的地阵列内选择存储器单元的行以使得所选的存储器单元的行中的数据被相关联的目的地感测放大器锁存，其中源感测放大器和目的地感测放大器中的一个或两个是可调强度感测放大器；以及
用于允许处理器与另一设备通信的无线接口。
17.根据权利要求16所述的系统，其中该动态随机存取存储器（DRAM）包括根据权利要求2至10中的任一项的装置。
18.根据权利要求16所述的系统，其中该无线接口包括天线。
19.一种用于执行数据操作的方法，所述方法包括：
将数据引脚设置成逻辑高或逻辑低以预置或重置存储器的存储体的阵列中的存储器单元的行；
激活字线（WL）来将该存储器单元的行耦合至与阵列相关联的感测放大器；
激活列选择线来将感测放大器耦合至写入驱动器；以及
响应于命令使能写入驱动器来将设置在数据引脚上的逻辑值驱动至所耦合的感测放大器；
其中，为了重置/或预置操作，感测放大器相对于其正常强度被减弱。
20.根据权利要求19所述的方法，其中使能写入驱动器来驱动逻辑值包括增加写入驱动器的驱动强度。
21.根据权利要求19所述的方法，其中在激活字线（WL）之前并且在关断均衡化之后执行激活列选择线。
22.根据权利要求19所述的方法，其中与激活字线（WL）基本上同时地执行激活列选择线。
23.根据权利要求19所述的方法，其中该命令是由处理器的模式选择寄存器中的条目设置的页面重置或页面预置命令。
24.根据权利要求19所述的方法，其中使能写入驱动器包括驱动写入驱动器达比正常写入操作的持续时间更长的持续时间。
25.一种计算机可读介质，其上存储有指令，所述指令当被运行时使计算设备执行根据权利要求11至15以及权利要求19至24中任一项所述的方法。
26.一种用于执行数据操作的装置，所述装置包括：
用于通过激活源字线（WL）在源阵列内选择存储器单元的行的构件；
用于将来自所选的存储器单元的行的数据锁存到与源阵列相关联的源感测放大器中的构件；
用于使能读取放大器来锁存源感测放大器的输出的构件；以及
用于接通一个或多个开关以将读取放大器的输出端耦合至写入驱动器的输入端的构件；
用于在通过目的地感测放大器锁存数据之前减弱源感测放大器相对于目的地感测放大器的强度的构件。
27.根据权利要求26所述的装置，包括用于在读取放大器已锁存源感测放大器的输出之后禁用读取放大器的构件。
28.根据权利要求27所述的装置，包括用于使能写入驱动器以将来自读取放大器的锁存的输出驱动到与目的地阵列相关联的目的地感测放大器的构件。
29.根据权利要求28所述的装置，包括通过目的地感测放大器来锁存数据，锁存的数据是来自读取放大器的锁存的输出。
30.根据权利要求29所述的装置，包括用于通过激活目的地字线（WL）来在目的地阵列内选择存储器单元的行以将来自目的地感测放大器的锁存的数据拷贝至目的地阵列中的所选的存储器单元的行的构件。
31.一种用于执行数据操作的装置，所述装置包括：
用于将数据引脚设置成逻辑高或逻辑低以预置或重置存储器的存储体的阵列中的存储器单元的行的构件；
用于激活字线（WL）来将该存储器单元的行耦合至与阵列相关联的感测放大器的构件；
用于激活列选择线来将感测放大器耦合至写入驱动器的构件；以及
用于响应于命令使能写入驱动器来将设置在数据引脚上的逻辑值驱动至所耦合的感测放大器的构件；
其中，为了重置/或预置操作，感测放大器相对于其正常强度被减弱。
32.根据权利要求31所述的装置，其中用于使能写入驱动器来驱动逻辑值的构件包括用于增加写入驱动器的驱动强度的构件。
33.根据权利要求31所述的装置，其中在激活字线（WL）之前并且在关断均衡化之后执行激活列选择线。
34.根据权利要求31所述的装置，其中与激活字线（WL）基本上同时地执行激活列选择线。
35.根据权利要求31所述的装置，其中该命令是由处理器的模式选择寄存器中的条目设置的页面重置或页面预置命令。
36.根据权利要求31所述的装置，其中用于使能写入驱动器的构件包括用于驱动写入驱动器达比正常写入操作的持续时间更长的持续时间的构件。
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