TWI773106B - 具有運算功能的記憶體裝置及其操作方法 - Google Patents

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Abstract

一種具有運算功能的記憶體裝置及其操作方法。記憶體裝置包括記憶體陣列、多個資料流控制器、多個運算電路、資料匯流排以及控制邏輯電路。記憶體陣列包括具有多個記憶體區塊的多個區塊群。資料流控制器根據資料流控制信號來分別選擇每個記憶體區塊的資料傳輸路徑。在運算模式下，運算電路對來自對應的記憶體區塊的第一資料進行運算。在普通模式下，資料匯流排與對應的記憶體區塊進行第二資料的傳輸。資料流控制器根據控制邏輯電路所提供的資料流控制信號將來自對應的記憶體區塊的第一資料傳輸至運算電路，以對第一資料進行運算。

Description

具有運算功能的記憶體裝置及其操作方法
本發明是有關於一種記憶體架構，且特別是有關於一種可在內部對儲存資料進行運算的記憶體裝置及其運算方法。
隨著科技的進步，各種數位產品不斷推陳出新，在帶給人們方便的同時，所需處理的資料運算量也隨之增加。舉例來說，目前AI運算的應用範圍越來越廣泛，例如包括經由神經網路模型來進行影像分析、語音分析、自然語言處理等神經網路運算。無論是哪一種神經網路運算所使用的演算法，所處理的參數量皆非常龐大，以達成機器學習的功能。因此，處理晶片與記憶體裝置（例如動態隨機存取記憶體（Dynamic Random Access Memory，DRAM））之間大量來回搬移的資料量便成為各種演算法在提升運算速度與降低能耗上難以突破的瓶頸。
本發明提供一種具有運算功能的記憶體裝置及其操作方法，可透過運算電路直接在記憶體裝置內部進行並列式的資料運算，以提升運算速度與降低能耗。如此一來，本發明所提供的記憶體裝置及其操作方法有利於被應用在AI運算的領域中。
本發明提供一種具有運算功能的記憶體裝置。記憶體裝置包括記憶體陣列、多個資料流控制器、多個運算電路、資料匯流排以及控制邏輯電路。記憶體陣列包括多個區塊群。每個區塊群包括多個記憶體區塊。資料流控制器分別耦接區塊群。資料流控制器根據資料流控制信號來分別選擇區塊群內每個記憶體區塊的資料傳輸路徑。運算電路分別耦接資料流控制器。在運算模式下運算電路對來自對應的記憶體區塊的第一資料進行運算。資料匯流排耦接資料流控制器。在普通模式下資料匯流排與對應的記憶體區塊進行第二資料的傳輸。控制邏輯電路耦接記憶體陣列、資料流控制器以及運算電路。控制邏輯電路判斷目前模式是普通模式或運算模式，並據以提供資料流控制信號至資料流控制器。資料流控制器根據資料流控制信號將來自對應的記憶體區塊的第一資料傳輸至對應的運算電路，以對第一資料進行運算。
本發明的操作方法適用於具有多個區塊群以及多個運算電路的記憶體裝置。每個區塊群包括多個記憶體區塊。操作方法包括下列步驟：判斷目前模式是普通模式或運算模式，並據以提供多個資料流控制信號；根據資料流控制信號來分別選擇區塊群內每個記憶體區塊的資料傳輸路徑；在運算模式下根據資料流控制信號將來自對應的記憶體區塊的第一資料傳輸至對應的運算電路，以對來自對應的記憶體區塊的第一資料進行運算；以及在普通模式下與對應的記憶體區塊進行第二資料的傳輸。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
以下請參照圖1，圖1是依照本發明一實施例的記憶體裝置的電路示意圖。記憶體裝置100包括記憶體陣列110、資料流控制器120_1~120_4、運算電路130_1~130_4、資料匯流排140及控制邏輯電路150。記憶體陣列110包括區塊群160_1~160_4，每個區塊群160_1~160_4包括多個記憶體區塊170。如此一來，本發明的記憶體裝置100內置有運算功能。
需說明的是，雖然本實施例是以包括4個資料流控制器120_1~120_4、4個運算電路130_1~130_4、4個區塊群160_1~160_4的記憶體裝置100進行說明，但上述各構件的個數並不用以限定本發明。本領域技術人員可以視其實際需求，並參照本實施例之教示，而將上述各構件的個數類推至更少或更多。
記憶體陣列110用以儲存資料。為了說明方便，在本案中將在運算模式下從記憶體陣列110傳輸至運算電路130_1~130_4進行運算的資料稱為第一資料Data1，將在普通模式下於記憶體陣列110與資料匯流排140之間傳輸的資料稱為第二資料Data2。在本實施例中，記憶體陣列110可例如是由動態隨機存取記憶體（Dynamic Random Access Memory，DRAM）所構成，但本發明不以此為限。在其他實施例中，記憶體陣列110也可由靜態隨機存取記憶體（Static Random Access Memory，SRAM）等揮發性記憶體元件，或是由快閃記憶體、相變化記憶體、電阻式記憶體等非揮發性記憶體元件所構成。
資料流控制器120_1~120_4分別耦接區塊群160_1~160_4。資料流控制器120_1~120_4根據來自控制邏輯電路150的資料流控制信號F1~F4來分別選擇區塊群160_1~160_4內各記憶體區塊170的資料傳輸路徑。對於各記憶體區塊170的資料傳輸路徑的選擇方式將於之後有更詳盡的描述，請參閱後述。
運算電路130_1~130_4分別耦接資料流控制器120_1~120_4。每個運算電路130_1~130_4可包括多個例如包含乘積累加單元（MAC unit）的處理單元（DRAM processing unit，DPU）。每個運算電路130_1~130_4可透過處理單元在運算模式下對來自對應的記憶體區塊170的第一資料Data1進行運算。
資料匯流排140耦接資料流控制器120_1~120_4，在普通模式下與對應的記憶體區塊170進行第二資料Data2的傳輸。記憶體裝置100可透過資料匯流排140將第二資料Data2從記憶體區塊170讀取至外部的處理晶片或其他元件，也可透過資料匯流排140將第二資料Data2從外部的處理晶片或其他元件寫入至記憶體區塊170。
控制邏輯電路150耦接記憶體陣列110、資料流控制器120_1~120_4以及運算電路130_1~130_4。控制邏輯電路150可判斷目前模式是普通模式或運算模式，並據以提供資料流控制信號F1~F4至資料流控制器120_1~120_4。具體來說，控制邏輯電路150包括模式暫存器180。控制邏輯電路150可根據被儲存至模式暫存器180的模式設定碼判斷目前模式是普通模式或運算模式，並且根據所儲存的模式設定碼提供資料流控制信號F1~F4。
以資料流控制器120_1為範例，在運算模式下，資料流控制器120_1可根據資料流控制信號F1將與運算電路130_1之間的路徑導通，且將與資料匯流排140之間的路徑斷開。藉此，資料流控制器120_1可將來自區塊群160_1內的記憶體區塊170的第一資料Data1傳輸至運算電路130_1，以對第一資料Data1進行運算。於一實施例中，在運算電路130_1對第一資料Data1進行運算後，資料流控制信號F1可控制將運算電路130_1的運算結果寫回記憶體陣列110中的指定位址。
另一方面，在普通模式下，資料流控制器120_1也可根據資料流控制信號F1將與運算電路130_1之間的路徑斷開，將與資料匯流排140之間的路徑導通。藉此，資料流控制器120_1可連接區塊群160_1內的記憶體區塊170以及資料匯流排140，使其能夠彼此傳輸第二資料Data2。
此外，在本實施例中，在運算模式下，傳輸於這些記憶體區塊170與運算電路130_1~130_4之間的多個第一資料Data1可以是被並列地傳輸。此時，控制邏輯電路150可分別提供運算致能信號EN1~EN4至運算電路130_1~130_4。每個運算電路130_1~130_4內的處理單元可根據運算致能信號EN1~EN4將來自對應的記憶體區塊170的第一資料Data1並列地進行乘積累加運算。具體來說，在記憶體區塊170的端部是採用並列式的資料介面來對資料進行傳輸。在先前的技術上，記憶體區塊需要藉由資料匯流排將需要運算的資料傳送給外部的處理單元，因此在處理單元取得從記憶體區塊讀出的資料前，必需進行並列至串列（parallel to serial）轉換，以將讀出資料轉成串列而傳輸至處理單元。類似地，在處理單元所輸出的運算資料被寫入至記憶體區塊前，必需將運算資料進行串列至並列（serial to parallel）轉換，以將運算資料並列地傳輸至記憶體區塊。相較於此，在本實施例中，運算電路130_1~130_4是經由資料流控制器120_1~120_4與區塊群160_1~160_4分別耦接，而不經由資料匯流排140，因此每個運算電路130_1~130_4內的處理單元與對應的記憶體區塊170之間可直接進行第一資料Data1的並列傳輸，而不需要進行任何並列至串列轉換或串列至並列轉換。如此一來，就可節省在並列與串列之間進行轉換以及採用串列進行傳輸的時間，達到提升運算速度與降低能耗的效果。
在本實施例中，模式暫存器180還可儲存區塊運算碼。控制邏輯電路150可根據區塊運算碼判斷在運算模式下，哪個區塊群將輸出第一資料Data1至對應的運算電路以進行運算。以下表1舉例說明了區塊運算碼與區塊群的對應關係。
區塊運算碼 區塊群
0000000 160_1
0000001 160_2
0000010 160_3
0000011 160_4
0000100 160_1、160_2
0010000 160_1、160_2、160_3
0100000 160_1、160_2、160_3、160_4
表1
根據表1所示，當區塊運算碼為「0000000」時，表示在運算模式下在區塊群160_1內的記憶體區塊170所儲存的資料會透過運算電路130_1進行運算。當區塊運算碼為「0000001」時，表示在運算模式下在區塊群160_2內的記憶體區塊170所儲存的資料會透過運算電路130_2進行運算，以此類推。
除了同時只在單一個區塊群內進行多筆資料的運算之外，本實施例也支援同時在多個區塊群內進行多筆資料的運算的操作方式。根據表1所示，當區塊運算碼為「0000100」時，表示在運算模式下在區塊群160_1及160_2內的記憶體區塊170所儲存的資料會分別透過所關聯的運算電路130_1及130_2同時進行運算。當區塊運算碼為「0010000」時，表示在運算模式下在區塊群160_1、160_2及160_3內的記憶體區塊170所儲存的資料會分別透過所關聯的運算電路130_1、130_2及130_3同時進行運算。當區塊運算碼為「0100000」時，表示在運算模式下在區塊群160_1、160_2、160_3及160_4內的記憶體區塊170所儲存的資料會分別透過所關聯的運算電路130_1、130_2、130_3及130_4同時進行運算。如此一來，記憶體裝置100內的區塊群160_1~160_4可同步進行矩陣的乘積累加運算，大幅減少資料運算所需的時間。以區塊運算碼為「0100000」時同時運算4個區塊群160_1、160_2、160_3及160_4的資料為例，與依序運算4個區塊群的狀況相比，運算時間將可縮減成四分之一。
需說明的是，在表1中僅舉例說明部分特定的區塊運算碼與區塊群的對應關係。本領域技術人員可以視其實際需求，並參照本實施例之教示，而類推出剩下的區塊運算碼與區塊群的對應關係。
圖2是依照本發明一實施例的資料流控制器的示意圖。為了更具體描述本發明，以下以區塊群160_1為範例進行說明。
如圖2所示，區塊群160_1包括記憶體區塊170_1及170_2。除了未繪示出的多個記憶體單元之外，記憶體區塊170_1還包括感測放大器200_1及寫入驅動器210_1，記憶體區塊170_2還包括感測放大器200_2及寫入驅動器210_2。感測放大器200_1及200_2被配置為分別從記憶體區塊170_1及170_2讀取資料。寫入驅動器210_1及210_2被配置為分別將資料寫入至記憶體區塊170_1及170_2。
資料流控制器120_1包括路徑控制電路220_1及220_2。記憶體區塊170_1及170_2分別耦接路徑控制電路220_1及220_2。運算電路130_1包括處理單元230_1及230_2。路徑控制電路220_1耦接至處理單元230_1及資料匯流排140。路徑控制電路220_2耦接至處理單元230_2及資料匯流排140。此外，配置於運算電路130_1中的處理單元230_1及230_2還可以互相耦接。
如圖2所示，路徑控制電路220_1包括讀取控制器240_1及寫入控制器250_1。讀取控制器240_1的輸入端M1耦接記憶體區塊170_1。讀取控制器240_1的輸出端A1（第一輸出端）耦接資料匯流排140。讀取控制器240_1的輸出端B1（第二輸出端）耦接處理單元230_1。寫入控制器250_1的輸入端C1（第一輸入端）耦接處理單元230_1。寫入控制器250_1的輸入端D1（第二輸入端）耦接資料匯流排140。寫入控制器250_1的輸出端N1耦接記憶體區塊170_1。
如圖2所示，路徑控制電路220_2包括讀取控制器240_2及寫入控制器250_2。讀取控制器240_2的輸入端M2耦接記憶體區塊170_2。讀取控制器240_2的輸出端A2（第一輸出端）耦接資料匯流排140。讀取控制器240_2的輸出端B2（第二輸出端）耦接處理單元230_2。寫入控制器250_2的輸入端C2（第一輸入端）耦接處理單元230_2。寫入控制器250_2的輸入端D2（第二輸入端）耦接資料匯流排140。寫入控制器250_2的輸出端N2耦接記憶體區塊170_2。讀取控制器240_1、240_2及寫入控制器250_1、250_2可以例如是利用多個開關所組成的邏輯電路，但本發明不以此為限。
在本實施例中，控制邏輯電路150所提供資料流控制信號F1包括路徑控制信號L1及路徑控制信號L2。讀取控制器240_1可根據路徑控制信號L1選擇輸出端A1或輸出端B1進行資料的輸出。寫入控制器250_1可根據路徑控制信號L1選擇輸入端C1或輸入端D1以取得所欲寫入的資料。讀取控制器240_2可根據路徑控制信號L2選擇輸出端A2或輸出端B2進行資料的輸出。寫入控制器250_2可根據路徑控制信號L2選擇輸入端C2或輸入端D2以取得所欲寫入的資料。
如圖2所示，在本實施例中，控制邏輯電路150還分別提供讀取信號RD1及寫入信號WT1至讀取控制器240_1及寫入控制器240_1，且分別提供讀取信號RD2及寫入信號WT2至讀取控制器240_2及寫入控制器240_2。以下表2舉例說明了記憶體區塊與傳輸路徑的對應關係。
記憶體區塊 路徑控制信號L1/L2 讀取信號RD1/RD2 寫入信號WT1/WT2 所選擇的路徑
170_1 0 1 0 A1
1 1 0 B1
1 0 1 C1
0 0 1 D1
1 1 1 B1、C1
170_2 0 1 0 A2
1 1 0 B2
1 0 1 C2
0 0 1 D2
1 1 1 B2、C2
表2
在表2中，0表示第一邏輯準位（例如為低邏輯準位），1表示第二邏輯準位（例如為高邏輯準位）。此外，控制邏輯電路150所提供的運算致能信號EN1包括動作致能信號OP1及動作致能信號OP2。處理單元230_1及230_2可分別根據動作致能信號OP1及動作致能信號OP2而被致能，以進行對應的運算。
圖3A~3E是依照本發明一實施例的記憶體裝置的操作方法的操作示意圖。以下即搭配表2來說明本發明之記憶體裝置的操作方法。
請參照圖3A，當耦接記憶體區塊170_1的路徑控制電路220_1接收到具有第一邏輯準位（0）的路徑控制信號L1，表示目前的模式為普通模式。在此情況下，根據表2所記載，當路徑控制電路220_1接收到具有第二邏輯準位（1）的讀取信號RD1及具有第一邏輯準位（0）的寫入信號WT1時，讀取控制器240_1會選擇輸出端A1來形成資料的傳輸路徑R1。如此一來，如圖3A所示，讀取控制器240_1可經由傳輸路徑R1將第二資料Data2從記憶體區塊170_1讀取至資料匯流排140。
請參照圖3B，當耦接記憶體區塊170_1的路徑控制電路220_1接收到具有第一邏輯準位（0）的路徑控制信號L1，表示目前的模式為普通模式。在此情況下，根據表2所記載，當路徑控制電路220_1接收到具有第一邏輯準位（0）的讀取信號RD1及具有第二邏輯準位（1）的寫入信號WT1時，寫入控制器250_1會選擇輸入端D1來形成資料的傳輸路徑R2。如此一來，如圖3B所示，寫入控制器250_1可經由傳輸路徑R2將第二資料Data2從資料匯流排140寫入至記憶體區塊170_1。
請參照圖3C，當耦接記憶體區塊170_1的路徑控制電路220_1接收到具有第二邏輯準位（1）的路徑控制信號L1，表示目前的模式為運算模式。在此情況下，根據表2所記載，當路徑控制電路220_1接收到具有第二邏輯準位（1）的讀取信號RD1及具有第二邏輯準位（1）的寫入信號WT1時，讀取控制器240_1會選擇輸出端B1，寫入控制器250_1會選擇輸出端C1。與此同時，處理單元230_1可根據動作致能信號OP1而被致能，就會形成資料的傳輸路徑R3。
如此一來，如圖3C所示，讀取控制器240_1可經由傳輸路徑R3將第一資料Data1從記憶體區塊170_1讀取至經致能的處理單元230_1來進行運算。接著，寫入控制器250_1可經由傳輸路徑R3將運算後的第一資料Data1從處理單元230_1寫入至記憶體區塊170_1。
請參照圖3D，當耦接記憶體區塊170_1的路徑控制電路220_1以及耦接記憶體區塊170_2的路徑控制電路220_2接收到具有第二邏輯準位（1）的路徑控制信號L1，表示目前的模式為運算模式。在此情況下，根據表2所記載，當路徑控制電路220_1接收到具有第二邏輯準位（1）的讀取信號RD1及具有第一邏輯準位（0）的寫入信號WT1時，路徑控制電路220_1的讀取控制器240_1會選擇輸出端B1，當路徑控制電路220_2接收到具有第一邏輯準位（0）的讀取信號RD2及具有第二邏輯準位（1）的寫入信號WT1時，路徑控制電路220_2的寫入控制器250_2會選擇入端C2。與此同時，處理單元230_1可根據動作致能信號OP1而被致能，處理單元230_2可根據動作致能信號OP2而被禁能，就會形成資料的傳輸路徑R4。
如此一來，如圖3D所示，路徑控制電路220_1的讀取控制器240_1可經由傳輸路徑R4將第一資料Data1從記憶體區塊170_1讀取至經致能的處理單元230_1來進行運算。接著，路徑控制電路220_2的寫入控制器250_2可經由傳輸路徑R4將經處理單元230_1運算後的第一資料Data1寫入至記憶體區塊170_2。
請參照圖3E，當耦接記憶體區塊170_1的路徑控制電路220_1以及耦接記憶體區塊170_2的路徑控制電路220_2接收到具有第二邏輯準位（1）的路徑控制信號L1，表示目前的模式為運算模式。在此情況下，根據表2所記載，當路徑控制電路220_1接收到具有第二邏輯準位（1）的讀取信號RD1及具有第一邏輯準位（0）的寫入信號WT1時，路徑控制電路220_1的讀取控制器240_1會選擇輸出端B1，當路徑控制電路220_2接收到具有第一邏輯準位（0）的讀取信號RD2及具有第二邏輯準位（1）的寫入信號WT1時，路徑控制電路220_2的寫入控制器250_2會選擇入端C2。與此同時，處理單元230_1可根據動作致能信號OP1而被致能，處理單元230_2可根據動作致能信號OP2而被致能，就會形成資料的傳輸路徑R5。
如此一來，如圖3E所示，路徑控制電路220_1的讀取控制器240_1可經由傳輸路徑R5將第一資料Data1從記憶體區塊170_1讀取至經致能的處理單元230_1來進行運算。接著，處理單元230_2可接收經處理單元230_1運算後的第一資料Data1並且再一次進行運算。最後，路徑控制電路220_2的寫入控制器250_2可再將經處理單元230_2運算後的第一資料Data1寫入至記憶體區塊170_2。
圖4是依照本發明一實施例的記憶體裝置的操作方法的流程圖。請參照圖4，在本實施例中記憶體裝置的操作方法包括下列步驟。判斷目前模式是普通模式或運算模式，並據以提供多個資料流控制信號（步驟S410）。接著，根據資料流控制信號來分別選擇區塊群內每個記憶體區塊的資料傳輸路徑（步驟S420）。在運算模式下根據資料流控制信號將來自對應的記憶體區塊的第一資料傳輸至對應的運算電路，以對來自對應的記憶體區塊的第一資料進行運算（步驟S430）。在普通模式下與對應的記憶體區塊進行第二資料的傳輸（步驟S440）。其中，其中，上述步驟S410、S420、S430及S440的順序為用以說明，本發明實施例不以此為限。並且，上述步驟S410、S420、S430及S440的細節可參照圖1至圖3A~3E的實施例，在此則不再贅述。
綜上所述，在本發明實施例中，記憶體裝置可充分利用內建的處理單元來並列地處理大量運算，並且根據目前的模式（普通模式或運算模式）來決定適當的資料傳輸路徑。如此一來，不但可節省在並列與串列之間進行轉換以及採用串列進行傳輸的時間，還能使不同的區塊群同步進行所需的運算，藉此達到提升運算速度與降低能耗的效果。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100:記憶體裝置 110:記憶體陣列 120_1~120_4:資料流控制器 130_1~130_4:運算電路 140:資料匯流排 150:控制邏輯電路 160_1~160_4:區塊群 170、170_1、170_2:記憶體區塊 180:模式暫存器 200_1、200_2:感測放大器 210_1、210_2:寫入驅動器 220_1、220_2:路徑控制電路 230_1、230_2:處理單元 240_1、240_2:讀取控制器 250_1、250_2:寫入控制器 A1、A2、B1、B2、N1、N2:輸出端 C1、C2、D1、D2、M1、M2:輸入端 EN1~EN4:運算致能信號 F1~F4:資料流控制信號 L1、L2:路徑控制信號 OP1、OP2:動作致能信號 R1~R4:傳輸路徑 RD1、RD2:讀取信號 WT1、WT2:寫入信號 S410、S420、S430、S440:步驟
圖1是依照本發明一實施例的記憶體裝置的電路示意圖。 圖2是依照本發明一實施例的資料流控制器的示意圖。 圖3A~3E是依照本發明一實施例的記憶體裝置的操作方法的操作示意圖。 圖4是依照本發明一實施例的記憶體裝置的操作方法的流程圖。
100:記憶體裝置 110:記憶體陣列 120_1~120_4:資料流控制器 130_1~130_4:運算電路 140:資料匯流排 150:控制邏輯電路 160_1~160_4:區塊群 170:記憶體區塊 180:模式暫存器 EN1~EN4:運算致能信號 F1~F4:資料流控制信號

Claims (19)

  1. 一種具有運算功能的記憶體裝置，包括：一記憶體陣列，包括多個區塊群，該些區塊群的每一者包括多個記憶體區塊；多個資料流控制器，分別耦接該些區塊群，且被配置為根據多個資料流控制信號來分別選擇該些區塊群內的該些記憶體區塊的資料傳輸路徑；多個運算電路，分別耦接該些資料流控制器，且被配置為在一運算模式下對來自對應的該記憶體區塊的一第一資料進行運算；一資料匯流排，耦接該些資料流控制器，在一普通模式下經由對應的該資料流控制器而與對應的該記憶體區塊進行一第二資料的傳輸；以及一控制邏輯電路，耦接該記憶體陣列、該些資料流控制器以及該些運算電路，且被配置為判斷目前模式是該普通模式或該運算模式，並據以提供該些資料流控制信號至該些資料流控制器，在該運算模式下，該些資料流控制器的每一者根據對應的該資料流控制信號將來自對應的該記憶體區塊的該第一資料傳輸至對應的該運算電路，以藉由對應的該運算電路對該第一資料進行運算，且該些運算電路的每一者將運算後的該第一資料傳輸至對應的該資料流控制器，以將運算後的該第一資料寫入至對應的該記憶體區塊。
  2. 如請求項1所述的記憶體裝置，其中該控制邏輯電路包括：一模式暫存器，被配置為儲存一模式設定碼，該控制邏輯電路被配置為根據該模式設定碼判斷該目前模式是該普通模式或該運算模式，並據以提供該些資料流控制信號。
  3. 如請求項2所述的記憶體裝置，其中該模式暫存器還儲存一區塊運算碼，該控制邏輯電路根據該區塊運算碼判斷在該運算模式下要透過該些運算電路對該第一資料進行運算的該區塊群。
  4. 如請求項1所述的記憶體裝置，其中在該記憶體區塊與對應的該運算電路之間進行該第一資料的並列傳輸。
  5. 如請求項1所述的記憶體裝置，其中該些運算電路的每一者包括：多個處理單元，該些處理單元的每一者根據一運算致能信號被致能，以將來自對應的該記憶體區塊的該第一資料並列地進行乘積累加運算，其中配置於一個該運算電路內的該些處理單元互相耦接。
  6. 如請求項5所述的記憶體裝置，其中該些資料流控制器的每一者包括多個路徑控制電路，該些資料流控制信號的每一者包括多個路徑控制信號，該些路徑控制電路的每一者包括：讀取控制器，其輸入端耦接對應的該記憶體區塊，其第一輸出端耦接該資料匯流排，其第二輸出端耦接對應的該處理單元， 且被配置為根據對應的該路徑控制信號選擇該讀取控制器的該第一輸出端或該第二輸出端輸出該第一資料；以及寫入控制器，其第一輸入端耦接對應的該處理單元，其第二輸入端耦接該資料匯流排，其輸出端耦接對應的該記憶體區塊，且被配置為根據對應的該路徑控制信號選擇自該寫入控制器的該第一輸入端取得運算後的該第一資料或自該寫入控制器的該第二輸入端取得該第二資料。
  7. 如請求項6所述的記憶體裝置，其中在該普通模式下，當該路徑控制電路接收到具有一第一邏輯準位的該路徑控制信號、具有一第二邏輯準位的一讀取信號及具有該第一邏輯準位的一寫入信號時，該路徑控制電路的該讀取控制器將該第二資料從對應的該記憶體區塊讀取至該資料匯流排，其中在該普通模式下，當該路徑控制電路接收到具有該第一邏輯準位的該路徑控制信號、具有該第一邏輯準位的該讀取信號及具有該第二邏輯準位的該寫入信號時，該路徑控制電路的該寫入控制器將該第二資料從該資料匯流排寫入至該記憶體區塊。
  8. 如請求項6所述的記憶體裝置，其中在該運算模式下，當該路徑控制電路接收到具有一第二邏輯準位的該路徑控制信號、具有該第二邏輯準位的一讀取信號及具有該第二邏輯準位的一寫入信號時，該路徑控制電路的該讀取控制器將該第一資料從對應的該記憶體區塊讀取至經致能的該處理單元來進行運算， 該路徑控制電路的該寫入控制器將運算後的該第一資料從該處理單元寫入至對應的該記憶體區塊。
  9. 如請求項6所述的記憶體裝置，其中該些記憶體區塊包括一第一記憶體區塊及一第二記憶體區塊，該些路徑控制電路包括耦接該第一記憶體區塊的一第一路徑控制電路及耦接該第二記憶體區塊的一第二路徑控制電路，該些處理單元包括耦接至該第一路徑控制電路的一第一處理單元及耦接至該第二路徑控制電路的一第二處理單元，在該運算模式下，當該第一路徑控制電路接收到具有一第二邏輯準位的該路徑控制信號、具有該第二邏輯準位的一第一讀取信號及具有一第一邏輯準位的一第一寫入信號時，且在該第一處理單元被致能的情況下，該第一路徑控制電路將該第一資料從該第一記憶體區塊讀取至經致能的該第一處理單元來進行運算，當該第二路徑控制電路接收到具有該第二邏輯準位的該路徑控制信號、具有該第一邏輯準位的一第二讀取信號及具有該第二邏輯準位的一第二寫入信號時，且在該第二處理單元未被致能的情況下，該第二路徑控制電路將經該第一處理單元運算後的該第一資料寫入至該第二記憶體區塊。
  10. 如請求項6所述的記憶體裝置，其中該些記憶體區塊包括一第一記憶體區塊及一第二記憶體區塊，該些路徑控制電路包括耦接該第一記憶體區塊的一第一路徑控制電路及耦接該第二記憶體區塊的一第二路徑控制電路，該些處理單元包括耦接 至該第一路徑控制電路的一第一處理單元及耦接至該第二路徑控制電路的一第二處理單元，在該運算模式下，當該第一路徑控制電路接收到具有一第二邏輯準位的該路徑控制信號、具有該第二邏輯準位的一第一讀取信號及具有一第一邏輯準位的一第一寫入信號時，且在該第一處理單元被致能的情況下，該第一路徑控制電路將該第一資料從該第一記憶體區塊讀取至經致能的該第一處理單元來進行運算，當該第二路徑控制電路接收到具有該第二邏輯準位的該路徑控制信號、具有該第一邏輯準位的一第二讀取信號及具有該第二邏輯準位的一第二寫入信號時，且在該第二處理單元也被致能的情況下，該第二處理單元接收經第一處理單元運算後的該第一資料並且再一次進行運算，該第二路徑控制電路再將經該第二處理單元運算後的該第一資料寫入至該第二記憶體區塊。
  11. 一種記憶體裝置的操作方法，適用於具有多個區塊群以及多個運算電路的記憶體裝置，該些區塊群的每一者包括多個記憶體區塊，該操作方法包括下列步驟：判斷目前模式是一普通模式或一運算模式，並據以提供多個資料流控制信號至分別耦接該些區塊群的多個資料流控制器；藉由該些資料流控制器根據該些資料流控制信號來分別選擇該些區塊群的該些記憶體區塊的資料傳輸路徑；在一運算模式下根據該資料流控制信號將來自對應的該記憶體區塊的一第一資料傳輸至對應的該運算電路，以藉由對應的該 運算電路對來自對應的該記憶體區塊的該第一資料進行運算，且該些運算電路的每一者將運算後的該第一資料傳輸至對應的該資料流控制器，以將運算後的該第一資料寫入至對應的該記憶體區塊；以及在一普通模式下經由對應的該資料流控制器而與對應的該記憶體區塊進行一第二資料的傳輸。
  12. 如請求項11所述的記憶體裝置的操作方法，更包括：儲存一模式設定碼，其中在判斷該目前模式是該普通模式或該運算模式，並據以提供該些資料流控制信號的步驟包括：根據該模式設定碼判斷該目前模式是該普通模式或該運算模式，並據以提供該些資料流控制信號。
  13. 如請求項11所述的記憶體裝置的操作方法，更包括：儲存一區塊運算碼；以及根據該區塊運算碼判斷在該運算模式下要透過該些運算電路對該第一資料進行運算的該區塊群。
  14. 如請求項11所述的記憶體裝置的操作方法，其中在該記憶體區塊與對應的該運算電路之間進行該第一資料的並列傳輸。
  15. 如請求項11所述的記憶體裝置的操作方法，其中該些運算電路的每一者包括互相耦接的多個處理單元，且該操作方法更包括：透過該處理單元來根據一運算致能信號將來自對應的該記憶體區塊的該第一資料並列地進行乘積累加運算。
  16. 如請求項15所述的記憶體裝置的操作方法，其中在該普通模式下與對應的該記憶體區塊進行該第二資料的傳輸的步驟包括：在該普通模式下，當接收到具有一第一邏輯準位的該路徑控制信號、具有一第二邏輯準位的一讀取信號及具有該第一邏輯準位的一寫入信號時，將該第二資料從對應的該記憶體區塊讀取至該資料匯流排，在該普通模式下，當接收到具有該第一邏輯準位的該路徑控制信號、具有該第一邏輯準位的該讀取信號及具有該第二邏輯準位的該寫入信號時，將該第二資料從該資料匯流排寫入至該記憶體區塊。
  17. 如請求項15所述的記憶體裝置的操作方法，其中在該運算模式下根據該資料流控制信號將來自對應的該記憶體區塊的該第一資料傳輸至對應的該運算電路，以對來自對應的該記憶體區塊的該第一資料進行運算的步驟包括：在該運算模式下，當接收到具有一第二邏輯準位的該路徑控制信號、具有該第二邏輯準位的一讀取信號及具有該第二邏輯準 位的一寫入信號時，將該第一資料從對應的該記憶體區塊讀取至經致能的該處理單元來進行運算，並將運算後的該第一資料從該處理單元寫入至對應的該記憶體區塊。
  18. 如請求項15所述的記憶體裝置的操作方法，其中該些記憶體區塊包括一第一記憶體區塊及一第二記憶體區塊，該些處理單元包括一第一處理單元及一第二處理單元，在該運算模式下根據該資料流控制信號將來自對應的該記憶體區塊的該第一資料傳輸至對應的該運算電路，以對來自對應的該記憶體區塊的該第一資料進行運算的步驟包括：在該運算模式下，當接收到具有一第二邏輯準位的該路徑控制信號、具有該第二邏輯準位的一第一讀取信號及具有一第一邏輯準位的一第一寫入信號時，且在該第一處理單元被致能的情況下，將該第一資料從該第一記憶體區塊讀取至經致能的該第一處理單元來進行運算；以及當接收到具有該第二邏輯準位的該路徑控制信號、具有該第一邏輯準位的一第二讀取信號及具有該第二邏輯準位的一第二寫入信號時，且在該第二處理單元未被致能的情況下，將經該第一處理單元運算後的該第一資料寫入至該第二記憶體區塊。
  19. 如請求項15所述的記憶體裝置的操作方法，其中該些記憶體區塊包括一第一記憶體區塊及一第二記憶體區塊，該些處理單元包括一第一處理單元及一第二處理單元，在該運算模式下根據該資料流控制信號將來自對應的該記憶體區塊的該第一 資料傳輸至對應的該運算電路，以對來自對應的該記憶體區塊的該第一資料進行運算的步驟包括：在該運算模式下，當接收到具有一第二邏輯準位的該路徑控制信號、具有該第二邏輯準位的一第一讀取信號及具有一第一邏輯準位的一第一寫入信號時，且在該第一處理單元被致能的情況下，將該第一資料從該第一記憶體區塊讀取至經致能的該第一處理單元來進行運算；以及當接收到具有該第二邏輯準位的該路徑控制信號、具有該第一邏輯準位的一第二讀取信號及具有該第二邏輯準位的一第二寫入信號時，且在該第二處理單元也被致能的情況下，透過該第二處理單元接收經第一處理單元運算後的該第一資料並且再一次進行運算，再將經該第二處理單元運算後的該第一資料寫入至該第二記憶體區塊。
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