JPH04302041A - メモリーのアドレス指定デバイス - Google Patents

メモリーのアドレス指定デバイス

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Publication number
JPH04302041A
JPH04302041A JP3303328A JP30332891A JPH04302041A JP H04302041 A JPH04302041 A JP H04302041A JP 3303328 A JP3303328 A JP 3303328A JP 30332891 A JP30332891 A JP 30332891A JP H04302041 A JPH04302041 A JP H04302041A
Authority
JP
Japan
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memory
signal
address
circuit
series
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Pending
Application number
JP3303328A
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English (en)
Inventor
Walter Cerutti
ワルター・セルッティ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Telecom Italia SpA
Olivetti SpA
Original Assignee
Olivetti SpA
Ing C Olivetti and C SpA
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Filing date
Publication date
Application filed by Olivetti SpA, Ing C Olivetti and C SpA filed Critical Olivetti SpA
Publication of JPH04302041A publication Critical patent/JPH04302041A/ja
Pending legal-status Critical Current

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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、メモリー（ＲＡＭ）と
、第１の記憶場所に対するアドレス信号を生成できる中
央処理装置（ＣＰＵ）と、記憶場所をアドレス指定する
ためこのアドレス信号をメモリーのアドレス・コードに
変換することができるメモリー制御ユニット（ＭＣＵ）
とを含み、中央処理装置が、第１の記憶場所に関して予
め定めた順序で配置された一連の場所からのデータのバ
ースト転送のため動作させることができるデータ処理装
置のためのメモリー・アドレス指定デバイスに関する。
【０００２】
【従来の技術】この形式の公知のマシンにおいては、１
つの記憶場所に対してデータ要素を読出し／書込みを行
うサイクルは、記憶場所のアドレス指定のためのメモリ
ー制御ユニットにおけるアドレス指定期間（Ｔ１）と、
書込まれるべきデータ要素をロードするか、あるいは必
要に応じて、記憶されたデータ要素を検索する転送期間
（Ｔ２）とを必要とする。
【０００３】
【発明が解決しようとする課題】一連の記憶場所のバー
スト・アドレス指定は、読出しあるいは書込みサイクル
が第１の場所に対して１つのアドレス指定期間と、その
直後に専ら他の場所からのデータの転送のための一連の
転送期間とを含むことを必要とする。しかし、現在低コ
ストで入手可能なメモリー制御ユニットは、中央処理装
置とは独立的に多数のアドレス指定を実行することがで
きないか、あるいはＣＰＵがデータをバースト・モード
で転送することを可能にすることができない。
【０００４】本発明の目的は、中央処理装置の１つのア
ドレス指定期間（Ｔ１）により、また多重アドレス指定
能力を本質的に欠くメモリー制御ユニットを用いて、一
連のメモリー・アドレスを順次アドレス指定することが
できる比較的低コストのデータ処理装置を開発すること
である。
【０００５】
【課題を解決するための手段】この課題は、本発明によ
るアドレス指定デバイスによって解決され、このデバイ
スは、中央処理装置をバースト転送サイクルに設定しか
つメモリー制御ユニットをバースト転送中待機状態に保
持するため使用可能化信号および待機信号を生成するこ
とができる制御回路と、バースト転送サイクル中一連の
記憶場所をアドレス指定するため他のメモリー・アドレ
スの一連のコードを順次生成することができるアドレス
・ジェネレータ回路とを含む。
【０００６】このため、更に詳細に以下に述べるデータ
処理装置のための望ましいメモリー・アドレス指定デバ
イスは、順次およびバーストにおいて一連の記憶場所を
中央処理装置の１つのアドレス指定期間でアドレス指定
する。本デバイスは、中央処理装置（ＣＰＵ）をバース
ト転送サイクルに設定して、メモリー制御ユニット（Ｍ
ＣＵ）をバースト転送中待機状態に保持する使用可能化
回路を含む。アドレス・ジェネレータ回路は、バースト
転送サイクル中間メモリー（ＲＡＭ）における一連の場
所をアドレス指定するため一連のメモリー・アドレス・
コードを順次生成することができる。マルチプレクサ回
路は、バースト・サイクル中、又は通常のサイクル中、
それぞれメモリーに対してアドレス・ジェネレータのア
ドレス・コードか、あるいはメモリー制御ユニットのア
ドレス・コードのいずれかを伝送する。
【０００７】本発明は、高いデータ転送速度を持つパー
ソナル・コンピュータ、特にＩｎｔｅｌ社製のｉ４８６
　　ＣＰＵ、およびＶＬＳＩ　　Ｔｅｃｈｎｏｌｏｇｙ
社製の８２Ｃ３３０、８２Ｃ３３１および８２Ｃ３３２
ユニットの如きＣＰＵ８０３８６／ＤＸ用のチップ・セ
ットを用いるパーソナル・コンピュータの製造に特に適
している。
【０００８】本発明の特徴については、添付図面の助け
により限定ではなく事例として提示された望ましい実施
態様の以降の記述から明らかになるであろう。
【０００９】
【実施例】図１において、本発明を実施した望ましいデ
ータ処理装置が２０により示され、中央処理装置（ＣＰ
Ｕ）２１と、ダイナミック・スタティック・カラム・タ
イプのメモリー・セット（ＲＡＭ）２２と、メモリー制
御ユニット（ＭＣＵ）２３とを備える。ＣＰＵ２１とＲ
ＡＭ２２は、装置間のデータ転送のためデータラインＤ
ＢＵＳ２４により接続されている。ＭＣＵ２３は、ＣＰ
Ｕ２１とＲＡＭセット２２間に介挿され、またメモリー
２２に対するアドレス信号を受取るためアドレスライン
ＡＢＵＳ２６を介してＣＰＵと接続されている。メモリ
ー制御ユニット２３は、ＡＢＵＳからの信号に応答して
、ＲＡＭ２２に対してメモリー・アドレス・コードをメ
モリー・アドレスラインＭＡＢＵＳ２７を介して与えて
、対応する場所をアドレス指定する。ＣＰＵ２１および
ＭＣＵ２３はまた、制御ラインＣＢＵＳ２５により一緒
に接続される。データラインＤＢＵＳ２４およびアドレ
スラインＡＢＵＳ２６はそれぞれ、３２本の並列ライン
（３２ビット並列）を有する。
【００１０】ＲＡＭ２２は、対応する場所に対する行お
よび列からなるマトリックス構造を持ち、例えば２から
４までに対してバンク３０ｎ（ｎは０と３の間で変更し
得る）の数で構成され、各バンクは３５ｍ（ｍは０と３
の間で変更し得る）により示される８ビット並列による
４つのモジュールからなっている。ＣＰＵ２１、ＲＡＭ
２２、およびＭＣＵ２３は、それぞれ、例えばＩｎｔｅ
ｌ社製のｉ４８６マイクロプロセッサ、Ｈｉｔａｃｈｉ
社製のＨＭ　　５１４２５８ＪＰ−６タイプのメモリー
、およびＶＬＳＩ　　Ｔｅｃｈｎｏｌｏｇｙ社製の８２
Ｃ３３０制御ユニットによりつくられる。
【００１１】メモリー２２のバンク３０ｎおよび１つ以
上のモジュール３５ｍは、端子ＢＥ（図２）における使
用可能化コード、および同じ文字により示されるＣＢＵ
Ｓ２５を介してＭＣＵ２３の対応する端子と接続された
その端子ＡＤＳの１つにおけるアクティブ信号によって
ＣＰＵ２１により選択することができる。ＣＰＵ２１は
また、ＡＢＵＳからのアドレス信号の読出しを可能にし
、更にＣＢＵＳ２５の対応するラインを介してＭＣＵ２
３と接続されるその端子ＨＯＬＤＡの１つにアクティブ
信号を送出する。ＭＣＵ２３は、使用可能化コードを安
定化するように設計され、１つ以上のモジュール３４ｍ
およびバンク３０ｎの選択を行って、ＬＢＥｍおよびＣ
ＡＳＢｎ（ｎおよびｍは０と３の間で変更し得る）によ
り示される、ＣＢＵＳ２５の１つ以上のライン上にアク
ティブ信号を送出する。
【００１２】装置２０（図１）はまた、クロック信号Ｃ
ＬＫの生成のためのタイマー回路２８と、始動時にＲＥ
ＳＥＴ信号を生じるリセット回路２９と、局部および外
部の周辺装置、および周辺制御回路（ＩＳＡ）３４とを
含む。局部周辺装置は、ＢＩＯＳ（基本入出力システム
）プログラムを含むＲＯＭメモリー３７と、キーボード
３２とマウス３３を制御するキーボード制御ユニット３
１とを含む。外部周辺装置は、コネクタ３６を介して装
置２０と接続することができ、フロッピー・ディスク・
ドライブＦＤＵと、ビデオ・ユニットＶＧＡ、ハード・
ディスク・ドライブＨＤＵ　　ＡＴおよびＨＤＵ　　Ｓ
ＣＳＩ、シリアル・プリンタＳＰＲＮ、およびパラレル
・プリンタＰＰＲＮとを含む。
【００１３】制御回路３４は、例えば８２Ｃ３３１タイ
プでよく、アドレスラインＳＡＢＵＳを介してＲＯＭお
よび外部周辺装置をアドレス指定可能であり、かつデー
タをデータラインＸＤＢＵＳおよびＳＤＢＵＳを介して
局部および外部周辺装置に対して送受信することができ
る。回路３４はまた、ＣＰＵに対する割込みを要求して
、ライン４０を介してメモリー２２に対する直接アクセ
ス（ＤＭＡ）を制御する機能も有する。例えば８２Ｃ３
３２タイプのバッファ回路３８は、データラインＳＤＢ
ＵＳおよびＸＤＢＵＳ間に介挿され、ＣＢＵＳ２５の諸
ラインにより制御され、またデータラインＭＤＢＵＳを
介してＲＯＭ３７からデータを受取る。回路３４は、Ｒ
ＯＭ３７の特殊なプログラムに基いてラインＸＤＢＵＳ
を介してＭＣＵ２３のプログラミング・レジスタのロー
ディングが可能である。回路３１、３４、３７および３
８およびその動作については、その特定の形態が本発明
にとって重要でないため、記述しない。
【００１４】Ｉｎｔｅｌ社により製造されかつＣＰＵ２
１に対して使用されるタイプｉ４８６マイクロプロセッ
サは、最大３２並列ビットのＤＢＵＳ２４上のデータ転
送を制御する。このマイクロプロセッサはまた、図には
示さない算術演算コプロセッサによる浮動小数点演算、
および高速モードにおける内部キャッシュ・メモリーの
ローディングのための６４ビットおよび１２８ビットの
データ処理能力をも有する。３２ビット以上を持つデー
タのローディングは、メモリー２２に対する４回までの
アクセスを要求する多重転送プロセスにより実行される
。ＣＰＵ２１は、一方が通常タイプ、他方がバースト・
タイプである２つの異なる転送モードを提供し、３２ビ
ット並列によるバースト転送はメモリー２２からの読出
し機能にのみ限定される。
【００１５】通常転送においては、ＣＰＵ２１が、２つ
のＣＬＫ周期（図３）、即ちＴ１およびＴ２において各
データ要素を転送し、その内Ｔ１周期は場所の部分的ア
ドレス指定に使用され、またＴ２周期はアドレス指定を
終了してデータラインＤＢＵＳ上で使用できるデータ要
素を作るために使用される。バースト転送においては、
最初のデータ要素のみを使用できるようにするため、Ｃ
ＰＵは２つのＣＬＫ周期（図４）Ｔ１およびＴ２を必要
とするが、一連のデータにおける他のデータの転送のた
めには１つの周期Ｔ２を必要とする。その結果、例えば
、ＣＰＵ２１は、通常モードにおいて４つの隣接する場
所Ａ、Ｂ、ＣおよびＤからのデータの転送のため、（Ｔ
１＋Ｔ２）＋（Ｔ１＋Ｔ２）＋（Ｔ１＋Ｔ２）＋（Ｔ１
＋Ｔ２）からなる８つのＣＬＫ周期（図３）を必要とす
る。一方、バースト・モードにおける４つのデータ要素
の転送は、（Ｔ１＋Ｔ２）＋Ｔ２＋Ｔ２＋Ｔ２からなる
５つのＣＬＫ周期（図４）のみを必要とすることになる
。
【００１６】通常転送モードにおいては、ＣＰＵ２１（
図２）は３２ビット・アドレス信号を場所Ａ、Ｂ、Ｃ、
Ｄの各々に対してＡＢＵＳ２６上に３２ビットのアドレ
ス信号を与える。これらの信号のＭＣＵ２３による使用
は、各周期Ｔ１の開始時にＡＤＳ上の使用可能化信号（
図３）のアクティブ状態により可能になる。
【００１７】ＣＰＵは、装置２０が最初のデータ要素の
転送を完了して、周期Ｔ２の終りにその端子ＲＤＹの１
つにアクティブ信号を受け取るとき、新しい信号を受取
る用意ができることを認識する。一方、もしＲＤＹにお
ける信号がＴ２の終りにおいてアクティブでなければ、
これは装置２０が待機状態を要求し、ＡＤＳが使用不能
状態にあり、データ要素の転送を完了するため別の期間
Ｔ２（図面には示されない）においてサイクルが反復さ
れることを示す。
【００１８】ＣＰＵ２１はまた、各期間Ｔ２中、転送さ
れたデータ要素が一連の最後であることを示す、同じ表
示により示されるＣＢＵＳラインの１つと接続された端
子ＢＬＡＳＴにアクティブ信号を生じることにより転送
が正常であることを信号する。
【００１９】バースト転送モードにおいては、ＣＰＵ２
１（図２）は、周期Ｔ１＋Ｔ２におけるデータ転送のた
め、ＡＢＵＳ２６上に第１の場所Ａのみの３２ビットの
アドレス信号を供給する。その結果、３つの連続する周
期Ｔ２において場所Ａと隣接する３つの他の場所Ｂ、Ｃ
、Ｄをアドレス指定するため適当な外部回路が設けられ
なければならない。ＡＤＳ（図４）上の信号は、第１の
周期Ｔ２の終りからアクティブでない状態に保持される
。しかし、ＡＤＳ上のアクティブ信号は、ｉ４８６マイ
クロプロセッサの特徴に従って、ＢＥラインにおける信
号の適正な安定化のために、従ってＬＢＥｍにおける信
号の定義のためには有効でないことになる。
【００２０】バースト転送の制御のために、ＣＰＵ２１
は、システムが別のアドレスを受取る用意のないことを
示すＲＤＹ端子上の信号が周期Ｔ２の終りにアクティブ
でないこと、およびシステムが多くの記憶場所を順次ア
ドレス指定できることを示す端子ＢＲＤＹ上の確認信号
もまたアクティブであることを要求する。ＣＰＵ２１は
更に、ＢＲＤＹ端子におけるアクティブシステム信号お
よびＲＤＹ端子におけるインアクティブ（即ち、アクテ
ィブでない）信号に応答して第２、第３および第４の周
期Ｔ２の終りにデータの転送の用意があることになる。 一連の最後のデータ要素の転送がＢＬＡＳＴ上のアクテ
ィブ信号の生成によりＣＰＵによって信号されるが、Ｂ
ＬＡＳＴ端子における信号は、一連の第１のサイクルの
終りにアクティブでなく、転送されるべきデータ要素が
最後でないことを示す。
【００２１】８２Ｃ３３０タイプのＭＣＵ２３およびチ
ップ・セット３８６の類似のＭＣＵは、出力端子ＲＥＡ
ＤＹ−ＯＵＴおよび入力端子ＲＥＡＤＹ−ＩＮを含む。 このＲＥＡＤＹ−ＯＵＴ端子は、アクティブ信号を与え
ることができ、該信号は、ＭＣＵ２３がメモリー・アド
レスを生成する用意があること、および公知のマシンに
おいては、ＣＰＵ２１のＲＤＹ端子と接続されるよう設
計されることを示す。ＲＥＡＤＹ−ＩＮ端子は、例えば
コプロセッサによる、遅延された転送のためアドレスの
生成を可能にするように別のアクティブ信号を受取るこ
とができる。コプロセッサのない公知のマシンにおいて
は、ＲＥＡＤＹ−ＩＮ端子がＲＥＡＤＹ−ＯＵＴに対す
る直接の接続により不動作状態にされる。しかし、この
ようなタイプのＭＣＵ２３は、記憶場所を独立的にアド
レス指定するか、あるいはＢＲＤＹ端子にアクティブ信
号を生じることはできない。
【００２２】メモリー・アドレス・コードは、ＡＢＵＳ
からの信号の変換としてＭＣＵ２３（図１）によりＭＡ
ＢＵＳ２７に与えられ、順次２つのコードＲＯＷおよび
ＣＯＬを含む。この２つのコードＲＯＷおよびＣＯＬは
、ＭＣＵ２３により制御されるメモリー２２のラインＲ
ＡＳｎおよびＣＡＳｎｍ（ｎおよびｍは０と３の間で変
化し得る）における２つのアクティブ使用可能化信号と
同期されるＲＡＭ２２の場所の行および列に対するアク
セスのため使用することができる。ラインＲＡＳｎの各
々は、バンク３０ｎと接続され、このラインはバンクの
全てのモジュール３５ｍと共通であるが、ラインＣＡＳ
ｎｍは個々にモジュール３５ｎと接続されている。
【００２３】各モジュール３５ｍ（図５）は、場所が行
および列で構成されたメモリー・マトリックス４１、ラ
ッチ・レジスタ４２、およびＤＢＵＳ２４と接続された
バッファ回路４３を含む。マトリックス４１は、共に所
要の場所の行を定義し列を定義するように接続されたＭ
ＡＢＵＳ２７のライン上の信号を使用する。行アドレス
は、１つのバンクの全てのモジュールに対して共通であ
り、対応するラインＲＡＳｎにおける信号のハイ／ロー
切換えに応答して各モジュールのラッチ・レジスタ４２
により確立されるが、列アドレスは、安定化せずにライ
ンＭＡＢＵＳ２７の状態によりマトリックスに対して与
えられる。バンク３０ｎの１つ以上のモジュール３５ｍ
に対するＣＡＳｎｍのラインにおけるアクティブ信号は
、バッファ回路４３について動作させ、データラインＤ
ＢＵＳ２４に対する１つ以上のモジュール３５ｍのアド
レス指定された場所の接続を可能にする。
【００２４】ＲＡＳｎライン上のアクティブ信号のこれ
以上の切換えが生じなければ、ＭＡＢＵＳライン２７に
おける変動は各マトリックス４１における異なる列の場
所に対するアクセスを生じる結果となる。非常に短い遅
れの後、データ要素は読出し転送のためＤＢＵＳ２４上
に存在する。これは、周知のように、前の場所と同じ行
を持つ場所をアドレス指定することが必要ならば時間を
節減することを可能にする（高速ページ・モード）。
【００２５】ＡＤＳにおけるアクティブ信号に応答して
、ＭＣＵ２３は、所要の場所の行をアドレス指定するた
めラインＲＡＳｎと接続された端子において第１の期間
Ｔ１の終りにアクティブ信号を生じることができる。 期間Ｔ２中では、１つ以上のラインＬＢＥｍおよびＣＡ
ＳＢｎにおけるアクティブ信号が、バンク３０ｎの１つ
以上のモジュール３５ｍを使用可能にする。最後に、Ｍ
ＣＵ２３は、アドレス指定された記憶場所に対するデー
タの書込みを選択するため、１つの端子および線ＲＡＭ
Ｗ上にアクティブ信号を生じることができる。一方、Ｒ
ＡＭＷにおける信号は、場所の読出しの場合はアクティ
ブでない。
【００２６】公知のマシンにおいては、ＬＢＥｍおよび
ＣＡＳＢｎラインにおける信号は、ＭＡＢＵＳラインの
一時的な状態により規定されるモジュール３５ｍの列に
おけるデータ要素の読出しのため、１つ以上のＣＡＳｎ
ｍラインにおけるアクティブ信号の生成のため適当なイ
ンターフェース回路により使用される。もしそのＲＥＡ
ＤＹ−ＩＮ端子が動作状態になりＴ２の終りにアクティ
ブ信号を受取るならば、ＭＣＵ２３は第１のサイクルＴ
２の終りにＲＡＳｎおよびＣＡＳＢｎにおける信号を非
アクティブ状態にする。
【００２７】本発明を実施したデバイスは、図２におい
て４６で示され、アクティブ信号をＢＲＤＹ端子に生じ
かつ一連の制御信号を生じることができるシーケンス制
御回路４７と、別のアドレス信号を生じるアドレス・ジ
ェネレータ回路４８と、ＭＡＢＵＳ２７に対して別のア
ドレス信号を転送するマルチプレクサ回路４９とを含む
。ＭＣＵ２３のＲＥＡＤＹ−ＩＮ端子は、ＲＥＡＤＹ−
ＯＵＴから切り離され、ＲＥＡＤＹ−ＯＵＴ端子はＲＤ
Ｙから切り離される。デバイス４６は、ＣＰＵ２１とＭ
ＣＵ２３とＲＡＭ２２間の信号の転送のための制御回路
を含む。該制御回路は、ＲＡＭ２２に対するＣＡＳｎｍ
ラインに信号を生じるメモリー使用可能化回路５２と、
ＭＣＵ２３に対するＲＥＡＤＹ−ＩＮラインおよびＣＰ
Ｕ２１に対するＲＤＹライン上にアクティブ信号を生じ
る転送可能化回路５３とからなる。
【００２８】シーケンス制御回路４７は、ＭＣＵ２３か
らのＲＡＭＷおよびＣＡＳＢｎラインから信号を、ＣＰ
Ｕ２１からのＢＬＡＳＴおよびＨＯＬＤＡラインからの
信号を、またＡＢＵＳ２６のラインＡ（２）を介して最
下位ビットを持つアドレス信号を受取る。回路４７は、
ＣＰＵ２１により要求される通常転送またはバースト転
送の種類を解釈する機能を持ち、ＢＲＤＹ端子と接続さ
れかつ同じ文字で示されるライン５５上にアクティブ信
号を、またラインＢＵＲＳＴ５６、ＬＯＡＤ５７および
ＡＩＮ５８上にアクティブ制御信号を生じることができ
る。ＢＲＤＹライン５５は、ＣＰＵ２１に対してのみ接
続されるのではなく、アドレス・ジェネレータ４８およ
び転送可能化回路５３とも接続され、ＢＵＲＳＴライン
５６は、４つの回路４８、４９、５２および５３と接続
され、ラインＬＯＡＤ５７およびラインＡＩＮ５８はア
ドレス・ジェネレータ４８およびメモリー使用可能化回
路５２と接続される。
【００２９】アドレス・ジェネレータ４８はまた、６２
により示される、ＭＣＵ２３からのラインＭＡ７および
ＭＡ８を介してＭＡＢＵＳ２７から最下位ビットを受取
り、他のアドレスライン６１を介してマルチプレクサ４
９と接続されて、バースト転送モードにおいて記憶場所
の列に関して４つの場所の最大シーケンスに対する別の
アドレス信号ＢＭＡ７およびＢＭＡ８を与える。
【００３０】マルチプレクサ４９はまた、ラインＭＡ７
およびＭＡ８から最下位ビットを持つアドレス・コード
を受取り、メモリー２２における列アドレスの対応する
ビットを、メモリー２２に至る６３で示されるＭＡＢＵ
Ｓ２７の２つのラインを介して与える。ライン６３にお
けるビットのソースは、マルチプレクサ４９におけるＢ
ＵＲＳＴラインの状態がそれぞれアクティブ状態である
か非アクティブ状態であるかに従ってライン６１または
ライン６２となる。従って、メモリー２２の列に対する
アドレス・コードは、最上位ビットに対するＭＣＵ２３
からの出力ラインＭＡＢＵＳ２７の状態、および２つの
最下位ビットに対するライン６３の状態により直接規定
される。
【００３１】メモリー使用可能化回路５２は、これも６
４により示されるＣＡＳｎｍラインに対する信号を生じ
ることができ、また６６および６７により示されるライ
ンＬＢＥｍおよびＣＡＳＢｎから信号を受取ることがで
きる。特に、回路５２は、４つの信号ＣＡＳｎ１、ＣＡ
Ｓｎ２、ＣＡＳｎ３、およびＣＡＳｎ４を、ＭＣＵ２３
により最初からアドレス指定されたバンク３０ｎの４つ
のモジュール３５−１、３５−２、３５−３、および３
５−４に対して全てのデータのバースト転送までアクテ
ィブな状態に保持し、その転送が下記の論理式に従って
３２ビット並列で起生することを保証する。即ち、　　
ＣＡＳｎｍ＝！（！ＢＵＲＳＴ＆ＣＡＳＢｎ　ＣＡＳＢ
ｎ＆ＬＢＥｍ）　　（ｎ＝０：３；ｍ＝０：３）但し、
記号の意味は！：＝ＮＯＴ、＆：＝ＡＮＤ、：＝ＯＲで
ある。
【００３２】転送可能化回路５３は、ライン６８および
６９を介してＣＰＵ２１およびＭＣＵ２３と接続され、
それぞれラインＢＬＡＳＴおよびＲＥＡＤＹ−ＯＵＴか
ら信号を受取る。回路５３はまた、ライン７１を介して
ＣＰＵ２１およびＭＣＵ２３と接続されて、ＲＥＡＤＹ
−ＩＮラインに、従ってＲＤＹ端子にアクティブ信号を
送出する。ＢＵＲＳＴおよびＢＲＤＹライン上のアクテ
ィブ信号と遭遇すると同時に、またＲＥＡＤＹ−ＯＵＴ
ラインにおけるアクティブ信号に応答して、ＲＥＡＤＹ
−ＩＮラインにアクティブ信号を送ることにより、回路
５３は転送のためＭＣＵ２３を使用可能状態にする。一
方、回路５３は、下記の論理式に従って、ＲＥＡＤＹ−
ＯＵＴラインにおけるアクティブ信号に応答して、ＲＥ
ＡＤＹ−ＩＮラインにアクティブ信号を送出しないこと
により、ＢＵＲＳＴラインにおけるアクティブ信号に応
答してＭＣＵ２３を使用不能状態にする。即ち、ＲＥＡ
ＤＹ−ＩＮ＝！（！ＢＬＡＳＴ＆！ＢＲＤＹ　ＢＵＲＳ
Ｔ＆！ＲＥＡＤＹ−ＯＵＴ）ＲＥＡＤＹ−ＩＮラインに
おけるアクティブ信号の受取りの場合は、ＭＣＵ２３は
、通常の転送のため与えられるモードでメモリー・サイ
クルをアドレス指定する。ＢＵＲＳＴ信号はアクティブ
でなく、マルチプレクサ４９はＭＣＵ２３から生じた最
下位ビットをライン６２へ転送するように進行する。
【００３３】ＭＣＵ２３の使用不能化は、アドレス指定
された第１の場所に対する同じ列アドレス・コードがバ
ースト転送中ＭＡＢＵＳ２７ラインに保持されることを
保証する。その結果、シーケンス制御回路４７は、ＲＡ
Ｍ２２に対するアクセス・サイクルのＭＣＵ２３におけ
る開始をもたらし、以降のサイクル中ＭＣＵ２３の動作
を禁止し、これをＲＡＭとＣＰＵ間へのデータ転送と関
連する場所のアドレス指定時に置換する。この場合、マ
ルチプレクサ４９は、アクティブＢＵＲＳＴ信号により
使用可能状態にされ、他のアドレスライン６１からの信
号をライン６２へ転送する。
【００３４】列コードの生成シーケンス、ＭＡＢＵＳ２
７におけるこれらの持続時間、およびデータ転送のため
のＣＰＵとＲＡＭ間の同期は、標準動作中アクティブで
ないＲＥＳＥＴ信号の効果が除去される下記の論理式に
従って、ＢＵＲＳＴ、ＬＯＡＤ、ＡＩＮおよびＢＲＤＹ
ラインにおけるその出力信号により、シーケンス制御回
路４７によってコントローラされる。即ち、
【００３５
】
【００３６】最後に、アドレス・コードは下記の論理式
に従って回路４８により生成される。即ち、
【００３７
】
【００３８】回路４７、４８、４９、５２および５３は
、公知の種類の特殊な論理要素により、望ましくはこれ
も公知の種類であり従ってここでは説明しないプログラ
ム可能論理回路（ＰＡＬ）により構成される。
【００３９】本文に記し示したデバイスは、中央処理装
置２１をバースト転送にセットし、バースト転送サイク
ル中メモリー制御ユニット２３を待機状態に保持する可
能化信号（ＢＲＤＹにおける）と待機信号（ＲＥＡＤＹ
−ＩＮにおける）を生成することができる制御回路５２
、５３と、バースト転送サイクル中一連の記憶場所をア
ドレス指定する他のメモリー・アドレスＢＭＡ７および
ＢＭＡ８の一連のコードを順次生成することができるア
ドレス・ジェネレータ回路４８とを含むことが明らかで
あろう。
【図面の簡単な説明】
【図１】本発明を実施するアドレス指定デバイスを持つ
データ処理装置を示すブロック図である。
【図２】アドレス指定デバイスを示す詳細図である。
【図３】図１のデータ処理装置の第１の動作状態におけ
るある信号のタイミング図である。
【図４】図１のデータ処理装置の第２の動作状態におけ
るある信号のタイミング図である。
【図５】図１におけるブロックの１つを示す図である。
【符号の説明】
２０　　データ処理装置 ２１　　中央処理装置（ＣＰＵ） ２２　　ダイナミック・スタティック・カラム・タイプ
のメモリー・セット（ＲＡＭ） ２３　　メモリー制御ユニット（ＭＣＵ）２４　　デー
タラインＤＢＵＳ ２５　　制御ラインＣＢＵＳ ２６　　アドレスラインＡＢＵＳ ２７　　メモリー・アドレスラインＭＡＢＵＳ２８　　
タイマー回路 ２９　　リセット回路 ３１　　キーボード制御ユニット ３２　　キーボード ３３　　マウス ３４　　周辺制御回路（ＩＳＡ） ３７　　ＲＯＭメモリー ４１　　メモリー・マトリックス ４２　　ラッチ・レジスタ ４３　　バッファ回路 ４６　　デバイス ４７　　シーケンス制御回路 ４８　　アドレス・ジェネレータ回路 ４９　　マルチプレクサ回路 ５２　　メモリー使用可能化回路 ５３　　転送可能化回路

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】　　データ処理装置用のメモリー・アドレ
    ス指定デバイスであって、メモリー（ＲＡＭ２２）と、
    第１の記憶場所に対するアドレス信号を生成することが
    できる中央処理装置（ＣＰＵ２１）と、前記第１の記憶
    場所をアドレス指定するため前記アドレス信号をメモリ
    ー・アドレス・コードに変換することができるメモリー
    制御ユニット（ＭＣＵ２３）とを備え、前記中央処理装
    置が、前記第１の記憶場所に関して予め定めた順序で配
    置された一連の記憶場所に関連するデータの多重バース
    ト転送のため動作することができるメモリー・アドレス
    指定デバイスにおいて、前記中央処理装置（２１）をバ
    ースト転送サイクルに設定して、前記メモリー制御ユニ
    ット（２３）をバースト転送中待機状態に保持するため
    可能化信号および待機信号を生成することができる制御
    回路（５２、５３）と、前記バースト転送サイクル中前
    記一連の記憶場所をアドレス指定するため他のメモリー
    ・アドレスの一連のコードを順次生成することができる
    アドレス・ジェネレータ回路（４８）とを備えることを
    特徴とするメモリー・アドレス指定デバイス。
  2. 【請求項２】　　前記中央処理装置（２１）が、一連の
    最後のデータ要素を表示する信号により動作させること
    ができる出力端子（ＢＬＡＳＴ）と、他のアドレス信号
    の生成を可能にする信号を受取ることができる第１の入
    力端子（ＲＤＹ）と、バースト転送のため使用可能化信
    号を受取ることができる第２の入力端子（ＢＲＤＹ）と
    を含み、前記制御回路が、最後の記憶場所が一連の場所
    の最後ではないことを表示する、前記出力端子（ＢＬＡ
    ＳＴ）からの信号に応答して、前記第１の入力端子（Ｒ
    ＤＹ）におけるアドレス信号の生成を不能化する信号と
    前記第２の入力端子（ＢＲＤＹ）におけるバースト転送
    を可能にする信号とを生成する転送可能化回路（５３）
    を含む請求項１記載のメモリー・アドレス指定デバイス
    。
  3. 【請求項３】　　前記制御回路が更に、前記他のアドレ
    スの一連のコードの生成を付勢するため、前記アドレス
    ・ジェネレータ回路（４８）に対して一連の制御信号を
    与えることができるシーケンス制御回路（４７）を含む
    請求項２記載のメモリー・アドレス指定デバイス。
  4. 【請求項４】　　前記シーケンス制御回路が、その入力
    において前記出力端子（ＢＬＡＳＴ）と接続され、バー
    スト転送可能化信号を前記中央処理装置（２１）の前記
    第２の入力端子（ＢＲＤＹ）に対して与える請求項３記
    載のメモリー・アドレス指定デバイス。
  5. 【請求項５】　　前記転送可能化回路（５３）が、前記
    シーケンス制御回路（４７）からバースト伝送可能化信
    号を受取り、前記第１の入力端子（ＲＤＹ）に可能化信
    号を与える請求項４記載のメモリー・アドレス指定デバ
    イス。
  6. 【請求項６】　　前記メモリーがスタティック・カラム
    ・タイプであり、複数のバンク（３０）および複数のモ
    ジュール（３５）に分散される装置において前記デバイ
    スが使用され、前記メモリー制御ユニット（２３）が、
    バンクおよび１つ以上のモジュールの読出しを可能化す
    ることができるバンクおよびモジュール制御ライン（Ｌ
    ＢＥｍ、ＣＡＳＢｎ）における信号を制御し、かつ前記
    制御回路が、前記バンクおよびモジュール制御ラインに
    おける信号に応答して、バースト転送サイクルにおいて
    使用可能状態にされたバンクの全てのモジュールに対し
    て並列にモジュール制御信号（ＣＡＳｎｍ）を生じるこ
    とができるメモリー・アドレス指定可能化回路（５２）
    を含む請求項２乃至５のいずれか一項に記載のメモリー
    ・アドレス指定デバイス。
  7. 【請求項７】　　前記制御回路が更に、他のアドレスの
    前記一連のコードの生成を付勢するため、一連の制御信
    号を前記アドレス・ジェネレータ回路（４８）に対して
    与えることができるシーケンス制御回路（４７）を含む
    請求項１記載のメモリー・アドレス指定デバイス。
  8. 【請求項８】　　前記制御回路が更に、前記メモリー制
    御ユニット（２３）のメモリー・アドレス・コードの代
    わりに、前記アドレス・ジェネレータ回路により生成さ
    れる他のアドレスのコードを前記メモリー（２２）に対
    して与えることができるマルチプレクサ回路（４９）を
    含む請求項１乃至７のいずれか一項に記載のメモリー・
    アドレス指定デバイス。
JP3303328A 1990-11-19 1991-11-19 メモリーのアドレス指定デバイス Pending JPH04302041A (ja)

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