JPH081631B2 - Ｄｍａ制御装置 - Google Patents
Ｄｍａ制御装置Info
- Publication number
- JPH081631B2 JPH081631B2 JP62107070A JP10707087A JPH081631B2 JP H081631 B2 JPH081631 B2 JP H081631B2 JP 62107070 A JP62107070 A JP 62107070A JP 10707087 A JP10707087 A JP 10707087A JP H081631 B2 JPH081631 B2 JP H081631B2
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- JP
- Japan
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- dma
- bus
- address
- extended address
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、DMA制御装置に関するものであり、詳しく
は、DMAアドレスの拡張に関する。
は、DMAアドレスの拡張に関する。
（従来の技術） メモリと入出力装置間における高速データ転送方式と
して、DMA（direct memory access）によるデータ転送
が従来から広く行われている。
して、DMA（direct memory access）によるデータ転送
が従来から広く行われている。
ところで、最近、このようなDMA転送機能を１チップ
化したDMA制御ユニット（以下DMACと略す）が実用化さ
れている。該DMACは独立した複数のDMAチャンネルを有
していて、各DMAチャンネルには転送モード／コントロ
ールレジスタ群,DMA転送元／先アドレスレジスタ，転送
語数レジスタ等が設けられており、必要に応じてCPUの
アクセスに従って設定，起動ができるようになってい
る。
化したDMA制御ユニット（以下DMACと略す）が実用化さ
れている。該DMACは独立した複数のDMAチャンネルを有
していて、各DMAチャンネルには転送モード／コントロ
ールレジスタ群,DMA転送元／先アドレスレジスタ，転送
語数レジスタ等が設けられており、必要に応じてCPUの
アクセスに従って設定，起動ができるようになってい
る。
遂行されるDMA転送モードとしては、 メモリとメモリ間のデータ転送 メモリとデバイス間のデータ転送 チェーニングによるデータ転送 等があり、各モードの遂行に当たって必要な制御信号を
発生する。
発生する。
現在市販されているDMACは、アドレスバス24ビット，
データバス16ビット,DMAチャンネル数４チャンネルが一
般的であって、上記のDMA転送モードを考慮して例えば
第５図に示すようなブロック構成で使用されている。
データバス16ビット,DMAチャンネル数４チャンネルが一
般的であって、上記のDMA転送モードを考慮して例えば
第５図に示すようなブロック構成で使用されている。
第５図において、１はDMACであり、０チャンネルから
３チャンネルまでのDMAチャンネルを有している。２は
バス調停回路であり、DMAC1とCPU3との間にバス要求／
認可信号線4,5を介して接続されている。６はシステム
バスである。該システムバス６には、バスコントロール
信号線7,アドレスバス8,データバス９を介してCPU3が接
続され、アドレスバス10,データバス11を介してアドレ
ス／データバスインターフェイス12が接続され、DMAバ
スコントロール信号線13を介してDMAインターフェイス1
4が接続され、アドレスバス15,バスコントロール信号線
16を介してCPUインターフェイス17が接続され、データ
バス18を介して外部デバイスコントロール回路19が接続
され、バスコントロール信号線20,アドレスバス21,デー
タバス22を介してメモリ23が接続されている。アドレス
／データバスインターフェイス12には、アドレス／デー
タバス24を介してDMAC1が接続され、コントロール信号
線25を介してDMAインターフェイス14が接続され、コン
トロール信号線26を介してCPUインターフェイス17が接
続されている。DMAインターフェイス14には、DMACコン
トロール信号線27を介してDMAC1が接続されている。CPU
インターフェイス17には、DMACコントロール信号線28を
介してDMAC1が接続され、コントロール信号線29を介し
て外部デバイスコントロール回路19が接続されている。
外部デバイスコントロール回路19には、DMA要求信号線3
0,コントロール信号線31を介してDMAC1のDMAチャンネル
０が接続され、データバス32,コントロール信号線33を
介して外部デバイス34が接続されている。尚、DMAC1のD
MAチャンネル１〜３には他のデバイスが接続されるが図
示しない。
３チャンネルまでのDMAチャンネルを有している。２は
バス調停回路であり、DMAC1とCPU3との間にバス要求／
認可信号線4,5を介して接続されている。６はシステム
バスである。該システムバス６には、バスコントロール
信号線7,アドレスバス8,データバス９を介してCPU3が接
続され、アドレスバス10,データバス11を介してアドレ
ス／データバスインターフェイス12が接続され、DMAバ
スコントロール信号線13を介してDMAインターフェイス1
4が接続され、アドレスバス15,バスコントロール信号線
16を介してCPUインターフェイス17が接続され、データ
バス18を介して外部デバイスコントロール回路19が接続
され、バスコントロール信号線20,アドレスバス21,デー
タバス22を介してメモリ23が接続されている。アドレス
／データバスインターフェイス12には、アドレス／デー
タバス24を介してDMAC1が接続され、コントロール信号
線25を介してDMAインターフェイス14が接続され、コン
トロール信号線26を介してCPUインターフェイス17が接
続されている。DMAインターフェイス14には、DMACコン
トロール信号線27を介してDMAC1が接続されている。CPU
インターフェイス17には、DMACコントロール信号線28を
介してDMAC1が接続され、コントロール信号線29を介し
て外部デバイスコントロール回路19が接続されている。
外部デバイスコントロール回路19には、DMA要求信号線3
0,コントロール信号線31を介してDMAC1のDMAチャンネル
０が接続され、データバス32,コントロール信号線33を
介して外部デバイス34が接続されている。尚、DMAC1のD
MAチャンネル１〜３には他のデバイスが接続されるが図
示しない。
このような構成において、まず、CPU3によりCPUイン
ターフェイス17を介してDMAC1内の任意のDMAチャンネル
の設定，起動及び必要に応じて外部デバイス34の設定，
起動が行われる。この後、DMAC1はバス調停回路２を介
してCPU3にバス要求信号を加え、CPU3からバス認可信号
を得る。そして、DMA転送モードがの場合には、転送
元アドレス及びDMAバスコントロール信号を発生してメ
モリ23からデータを一旦DMAC1内に取り込み、その後転
送先アドレス及びバスコントロール信号を発生して目的
アドレスにデータを転送する。一方、DMA転送モードが
の場合には、バス認可信号を得た後、転送先或いは転
送元アドレスを出力すると同時に、各DMAチャンネル専
用に設けられている。外部デバイス制御用信号を出力
し、デバイスへの転送或いはデバイスからの転送を行
う。そして、DMA転送モードがの場合には、DMAC1及び
外部デバイス34起動前に、CPU3はメモリ23上に転送先ア
ドレス，転送数等のパラメータテーブルを作成し、DMAC
1にはそのテーブル先頭アドレスを設定し起動する。DMA
C1は、先頭アドレスを出力してその内容を取り込むこと
により自己設定し、所定のDMA転送を行う。
ターフェイス17を介してDMAC1内の任意のDMAチャンネル
の設定，起動及び必要に応じて外部デバイス34の設定，
起動が行われる。この後、DMAC1はバス調停回路２を介
してCPU3にバス要求信号を加え、CPU3からバス認可信号
を得る。そして、DMA転送モードがの場合には、転送
元アドレス及びDMAバスコントロール信号を発生してメ
モリ23からデータを一旦DMAC1内に取り込み、その後転
送先アドレス及びバスコントロール信号を発生して目的
アドレスにデータを転送する。一方、DMA転送モードが
の場合には、バス認可信号を得た後、転送先或いは転
送元アドレスを出力すると同時に、各DMAチャンネル専
用に設けられている。外部デバイス制御用信号を出力
し、デバイスへの転送或いはデバイスからの転送を行
う。そして、DMA転送モードがの場合には、DMAC1及び
外部デバイス34起動前に、CPU3はメモリ23上に転送先ア
ドレス，転送数等のパラメータテーブルを作成し、DMAC
1にはそのテーブル先頭アドレスを設定し起動する。DMA
C1は、先頭アドレスを出力してその内容を取り込むこと
により自己設定し、所定のDMA転送を行う。
（発明が解決しようとする問題点） しかし、このような構成によれば、大きなアドレス空
間を必要とするシステムに使用する場合には、DMAアド
レス空間が限られてしまうことになる。
間を必要とするシステムに使用する場合には、DMAアド
レス空間が限られてしまうことになる。
このような不都合を解決するために、アドレスレジス
タを外付することが考えられるが、単にアドレスレジス
タを外付するだけではDMAC1の動作，転送モードが制限
されることがある。
タを外付することが考えられるが、単にアドレスレジス
タを外付するだけではDMAC1の動作，転送モードが制限
されることがある。
本発明は、このような点に鑑みてなされたものであっ
て、その目的は、比較的簡単な外部回路を付加すること
により、DMACの固有アドレスビット数を上回るアドレス
空間とのDMA転送を複数チャンネル且つ複数モードで遂
行できるDMA制御装置を提供することにある。
て、その目的は、比較的簡単な外部回路を付加すること
により、DMACの固有アドレスビット数を上回るアドレス
空間とのDMA転送を複数チャンネル且つ複数モードで遂
行できるDMA制御装置を提供することにある。
（問題点を解決するための手段） 前記した問題点を解決する本発明は、 独立した複数のDMAチャンネルを有し、CPUのアクセス
に従って各DMAチャンネル毎に設定された転送モードでD
MA転送を遂行すると共に、CPUから設定可能なDMAチャン
ネル固有の複数個のDMA信号を出力するDMA制御ユニット
と、 データバスおよび拡張アドレスバスに接続され前記CP
Uによる拡張アドレス値のリード／ライトが可能な複数
個の拡張アドレスレジスタと、DMA転送遂行時は前記DMA
制御ユニットから出力される前記DMA信号に従って前記
拡張アドレスレジスタの中から該当する拡張アドレスレ
ジスタを選択してこの選択した拡張アドレスレジスタか
ら前記拡張アドレスバスに拡張アドレス値を出力させる
拡張レジスタ制御回路よりなる拡張アドレス発生部と、 を備えたことを特徴とするものである。
に従って各DMAチャンネル毎に設定された転送モードでD
MA転送を遂行すると共に、CPUから設定可能なDMAチャン
ネル固有の複数個のDMA信号を出力するDMA制御ユニット
と、 データバスおよび拡張アドレスバスに接続され前記CP
Uによる拡張アドレス値のリード／ライトが可能な複数
個の拡張アドレスレジスタと、DMA転送遂行時は前記DMA
制御ユニットから出力される前記DMA信号に従って前記
拡張アドレスレジスタの中から該当する拡張アドレスレ
ジスタを選択してこの選択した拡張アドレスレジスタか
ら前記拡張アドレスバスに拡張アドレス値を出力させる
拡張レジスタ制御回路よりなる拡張アドレス発生部と、 を備えたことを特徴とするものである。
（作用） 本発明よれば、DMACの外にCPUによるリード／ライト
が可能な拡張アドレスレジスタを設けているので、アド
レス方向にレジスタを増やすことができ、DMAアドレス
空間の制限を解除できる。
が可能な拡張アドレスレジスタを設けているので、アド
レス方向にレジスタを増やすことができ、DMAアドレス
空間の制限を解除できる。
又、拡張アドレスレジスタの種類を増やし、それらを
DMACから出力されるDMAチャンネル固有のDMA信号に従っ
て制御しているので、DMA各チャンネル毎にそれぞれ異
なったDMA転送モードを遂行できる。
DMACから出力されるDMAチャンネル固有のDMA信号に従っ
て制御しているので、DMA各チャンネル毎にそれぞれ異
なったDMA転送モードを遂行できる。
（実施例） 以下、図面を参照して、本発明の実施例を詳細に説明
する。
する。
第１図は本発明の一実施例を示すブロック図であり、
第５図と同一部分には同一符号を付けてその再説明は省
略する。第１図において、35は拡張アドレス発生回路で
あり、複数の拡張アドレスレジスタ36（本実施例では３
個）及び拡張レジスタ制御回路37で構成されている。拡
張アドレスレジスタ36はCPU3のアドレス空間上にマッピ
ングされていて、CPU3によるリード／ライトが行えるよ
うにデータバス39を介してシステムバス６に接続される
と共に拡張アドレスバス38を介してシステムバス６上の
拡張アドレスバスにも接続されている。拡張レジスタ制
御回路37には、DMACコントロールバス40を介してDMAC1
が接続され、レジスタリード／ライト指定信号線41,ア
ドレスレジスタセレクト信号線42を介してCPUインター
フェイス17が接続されている。尚、DMACコントロールバ
ス40を介してDMAC1からDMAチャンネル固有のDMA信号で
あるファンションコードFC2〜FCφを含むDMACコントロ
ール信号群及びDMACバス取得信号が拡張レジスタ制御回
路37に伝送される。又、拡張レジスタ制御回路37からは
各拡張アドレスレジスタ36に信号線43〜45を介してコン
トロール信号が加えられている。
第５図と同一部分には同一符号を付けてその再説明は省
略する。第１図において、35は拡張アドレス発生回路で
あり、複数の拡張アドレスレジスタ36（本実施例では３
個）及び拡張レジスタ制御回路37で構成されている。拡
張アドレスレジスタ36はCPU3のアドレス空間上にマッピ
ングされていて、CPU3によるリード／ライトが行えるよ
うにデータバス39を介してシステムバス６に接続される
と共に拡張アドレスバス38を介してシステムバス６上の
拡張アドレスバスにも接続されている。拡張レジスタ制
御回路37には、DMACコントロールバス40を介してDMAC1
が接続され、レジスタリード／ライト指定信号線41,ア
ドレスレジスタセレクト信号線42を介してCPUインター
フェイス17が接続されている。尚、DMACコントロールバ
ス40を介してDMAC1からDMAチャンネル固有のDMA信号で
あるファンションコードFC2〜FCφを含むDMACコントロ
ール信号群及びDMACバス取得信号が拡張レジスタ制御回
路37に伝送される。又、拡張レジスタ制御回路37からは
各拡張アドレスレジスタ36に信号線43〜45を介してコン
トロール信号が加えられている。
ここで、DMACコントロール信号群には、前述のDMAチ
ャンネル固有のDMA信号であるファンクションコードFC2
〜FCφの他、DMACアドレス信号、DMACセレクト信号、DM
ACストローブ信号、DMACリード／ライト信号、DMACバス
方向信号、DMACバス許可信号などが含まれる。
ャンネル固有のDMA信号であるファンクションコードFC2
〜FCφの他、DMACアドレス信号、DMACセレクト信号、DM
ACストローブ信号、DMACリード／ライト信号、DMACバス
方向信号、DMACバス許可信号などが含まれる。
これらDMACコントロール信号群は、DMAC1がDMAを遂行
する前に周辺回路やDMAC1自身から出力される。これら
信号群から各拡張アドレスレジスタ36のラッチパルスが
生成され、これらラッチパルスによりデータバス36上の
拡張アドレス値が各レジスタ36に取り込まれる。
する前に周辺回路やDMAC1自身から出力される。これら
信号群から各拡張アドレスレジスタ36のラッチパルスが
生成され、これらラッチパルスによりデータバス36上の
拡張アドレス値が各レジスタ36に取り込まれる。
DMAの起動にあたって、DMAC1はバス取得要求をバス調
停回路２に出力する。認可が得られるとDMACバス取得信
号を発生し、バスを取得していることを示す。DMAが始
まると、DMAC1はファンクションコードFC2〜FCφをサイ
クル毎に発生し、これらDMACバス取得信号とファンクシ
ョンコードFC2〜FCφをデコードして各拡張アドレスレ
ジスタ36の出力許可信号を生成する。この出力許可信号
により、各レジスタ36に設定されている拡張アドレス値
が拡張アドレスバス38上に出力される。
停回路２に出力する。認可が得られるとDMACバス取得信
号を発生し、バスを取得していることを示す。DMAが始
まると、DMAC1はファンクションコードFC2〜FCφをサイ
クル毎に発生し、これらDMACバス取得信号とファンクシ
ョンコードFC2〜FCφをデコードして各拡張アドレスレ
ジスタ36の出力許可信号を生成する。この出力許可信号
により、各レジスタ36に設定されている拡張アドレス値
が拡張アドレスバス38上に出力される。
DMAが起動中は、DMACコントロール信号群中のDMACセ
レクト信号が発生しないので、このような制御動作はし
ない。
レクト信号が発生しないので、このような制御動作はし
ない。
拡張アドレスレジスタ36へのデータのリード／ライト
は、CPUインターフェイス17から加えられるアドレスレ
ジスタセレクト信号1,2,3のいずれとレジスタリード／
ライト指定信号に基づいて行われ、DMA遂行中はDMACバ
ス取得信号とDMAC1より出力されるファンションコードF
C2〜FC0に基づいてアドレス設定値が拡張アドレスレジ
スタ36から拡張アドレスバス上に出力される。尚、ファ
ンションコードFC2〜FC0はDMAチャンネルに固有で、各
拡張アドレスレジスタ36をセレクトできるものである。
は、CPUインターフェイス17から加えられるアドレスレ
ジスタセレクト信号1,2,3のいずれとレジスタリード／
ライト指定信号に基づいて行われ、DMA遂行中はDMACバ
ス取得信号とDMAC1より出力されるファンションコードF
C2〜FC0に基づいてアドレス設定値が拡張アドレスレジ
スタ36から拡張アドレスバス上に出力される。尚、ファ
ンションコードFC2〜FC0はDMAチャンネルに固有で、各
拡張アドレスレジスタ36をセレクトできるものである。
このように構成された装置の動作について説明する。
例えば、DMAチャンネル０を前記の転送モードで動
作させ、DMAチャンネル１を前記の転送モードで動作
させるものとする。
作させ、DMAチャンネル１を前記の転送モードで動作
させるものとする。
本実施例において、拡張アドレスレジスタ36は３個の
レジスタで構成されているので、それぞれをDMAC1から
出力されるファンションコードFC2〜FC0の値により、例
えば第２図に示すように対応させる。
レジスタで構成されているので、それぞれをDMAC1から
出力されるファンションコードFC2〜FC0の値により、例
えば第２図に示すように対応させる。
動作はCPU3によるDMAC1及び外部デバイスコントロー
ル回路19の設定から始まる。CPU3は、DMAC1の設定時に
は第２図に対応して第３図に示すようなプログラミング
モデルになるような設定を行う。第３図において、MFC
1,0はファンクションコードを設定するレジスタであ
り、チャンネル1,0のMAR1,0の内容がバス上に出力され
ている時にその内容がそれぞれ出力されるようにDMAC1
内部に設けられている。DFC1もDMAC1内部に設けられて
いるレジスタであり、DAR1の内容がバス上に出力されて
いる時にその設定内容をFC2〜FC0に出力する。MAR1,0及
びDAR1には、それぞれ転送先／元アドレスが設定され
る。
ル回路19の設定から始まる。CPU3は、DMAC1の設定時に
は第２図に対応して第３図に示すようなプログラミング
モデルになるような設定を行う。第３図において、MFC
1,0はファンクションコードを設定するレジスタであ
り、チャンネル1,0のMAR1,0の内容がバス上に出力され
ている時にその内容がそれぞれ出力されるようにDMAC1
内部に設けられている。DFC1もDMAC1内部に設けられて
いるレジスタであり、DAR1の内容がバス上に出力されて
いる時にその設定内容をFC2〜FC0に出力する。MAR1,0及
びDAR1には、それぞれ転送先／元アドレスが設定され
る。
これらの設定が終わった後、DMAC1と外部デバイスコ
ントロール回路19にCPU3により起動がかけられる。両者
の起動は、同時であってもよいし時間差があってもよ
い。起動後、DMAC1の内部DMA要求と外部DMA要求が略同
時に発生するが、優先度の高いチャンネル０のDMAサイ
クルがDMAC1のバス取得後始まる。
ントロール回路19にCPU3により起動がかけられる。両者
の起動は、同時であってもよいし時間差があってもよ
い。起動後、DMAC1の内部DMA要求と外部DMA要求が略同
時に発生するが、優先度の高いチャンネル０のDMAサイ
クルがDMAC1のバス取得後始まる。
第４図は、このような動作の時間関係を示すタイミン
グチャートである。第４図に示すように、チャンネル０
のサイクルはMAR0とMFC0の内容がDMAC1から出力される
ので、FCの値（＝＄１）を基に拡張アドレスレジスタ１
の設定値が拡張アドレスバス上に出力されることにな
る。チャンネル１のサイクルは、まず、DAR1とDFC1の内
容が出力されるので、FCの値（＝＄２）を基にDAR1の拡
張値を出力する。そして、この次のMAR1を出力するサイ
クルではMFC1の内容が出力されるので同様に拡張アドレ
スが出力され、DMA転送が実行されることになる。
グチャートである。第４図に示すように、チャンネル０
のサイクルはMAR0とMFC0の内容がDMAC1から出力される
ので、FCの値（＝＄１）を基に拡張アドレスレジスタ１
の設定値が拡張アドレスバス上に出力されることにな
る。チャンネル１のサイクルは、まず、DAR1とDFC1の内
容が出力されるので、FCの値（＝＄２）を基にDAR1の拡
張値を出力する。そして、この次のMAR1を出力するサイ
クルではMFC1の内容が出力されるので同様に拡張アドレ
スが出力され、DMA転送が実行されることになる。
尚、上記動作例では、，の転送モードを説明した
が、の転送モードでも外部拡張アドレスレジスタを設
け、DMAC内のテーブル先頭アドレス設定レジスタとその
ファンションコード設定レジスタを用いることにより動
作可能である。
が、の転送モードでも外部拡張アドレスレジスタを設
け、DMAC内のテーブル先頭アドレス設定レジスタとその
ファンションコード設定レジスタを用いることにより動
作可能である。
又、拡張するアドレスビット数は任意でよい。
又、拡張レジスタは本実施例では最大８個まで設ける
ことができ、拡張に使用するレジスタは任意のものでよ
い。
ことができ、拡張に使用するレジスタは任意のものでよ
い。
（発明の効果） 以上説明したように、本発明によれば、比較的簡単な
外部回路を付加することによって、DMACの固有アドレス
ビット数を上回るアドレス空間とのDMA転送を複数チャ
ンネル且つ複数モードで遂行できるDMA制御装置が実現
できる。
外部回路を付加することによって、DMACの固有アドレス
ビット数を上回るアドレス空間とのDMA転送を複数チャ
ンネル且つ複数モードで遂行できるDMA制御装置が実現
できる。
第１図は本発明の一実施例を示すブロック図、第２図及
び第３図はDMACの内部動作説明図、第４図は第１図の動
作の時間関係を示すタイミングチャート、第５図は従来
の一例を示すブロック図である。 １……DMAC（DMA制御ユニット） ３……CPU 35……拡張アドレス発生回路 36……拡張アドレスレジスタ 37……拡張レジスタ制御回路
び第３図はDMACの内部動作説明図、第４図は第１図の動
作の時間関係を示すタイミングチャート、第５図は従来
の一例を示すブロック図である。 １……DMAC（DMA制御ユニット） ３……CPU 35……拡張アドレス発生回路 36……拡張アドレスレジスタ 37……拡張レジスタ制御回路
Claims (1)
- 【請求項１】独立した複数のDMAチャンネルを有し、CPU
のアクセスに従って各DMAチャンネル毎に設定された転
送モードでDMA転送を遂行すると共に、CPUから設定可能
なDMAチャンネル固有の複数個のDMA信号を出力するDMA
制御ユニットと、 データバスおよび拡張アドレスバスに接続され前記CPU
による拡張アドレス値のリード／ライトが可能な複数個
の拡張アドレスレジスタと、DMA転送遂行時は前記DMA制
御ユニットから出力される前記DMA信号に従って前記拡
張アドレスレジスタの中から該当する拡張アドレスレジ
スタを選択してこの選択した拡張アドレスレジスタから
前記拡張アドレスバスに拡張アドレス値を出力させる拡
張レジスタ制御回路よりなる拡張アドレス発生部と、 を備えたことを特徴とするDMA制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62107070A JPH081631B2 (ja) | 1987-04-30 | 1987-04-30 | Ｄｍａ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62107070A JPH081631B2 (ja) | 1987-04-30 | 1987-04-30 | Ｄｍａ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63271652A JPS63271652A (ja) | 1988-11-09 |
| JPH081631B2 true JPH081631B2 (ja) | 1996-01-10 |
Family
ID=14449724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62107070A Expired - Lifetime JPH081631B2 (ja) | 1987-04-30 | 1987-04-30 | Ｄｍａ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH081631B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6260081B1 (en) * | 1998-11-24 | 2001-07-10 | Advanced Micro Devices, Inc. | Direct memory access engine for supporting multiple virtual direct memory access channels |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59123913A (ja) * | 1982-12-29 | 1984-07-17 | Fujitsu Ltd | Ｄｍａアクセス方式 |
| JPS59223831A (ja) * | 1983-06-03 | 1984-12-15 | Hitachi Ltd | アドレス拡張ｄｍａ制御装置 |
-
1987
- 1987-04-30 JP JP62107070A patent/JPH081631B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63271652A (ja) | 1988-11-09 |
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