JPS59123913A - Ｄｍａアクセス方式 - Google Patents
Ｄｍａアクセス方式Info
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- JPS59123913A JPS59123913A JP23197382A JP23197382A JPS59123913A JP S59123913 A JPS59123913 A JP S59123913A JP 23197382 A JP23197382 A JP 23197382A JP 23197382 A JP23197382 A JP 23197382A JP S59123913 A JPS59123913 A JP S59123913A
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- JP
- Japan
- Prior art keywords
- data
- memory
- address
- dma
- access
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Human Computer Interaction (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明はＤＭＡアクセス方式に係り、特にシステム内の
バス幅より大きなアクセス幅を有スるメモリを使用した
２例えば直線やグラフ、円、伝票等の印刷データを外部
のコンピュータよ如受取ってこれを４度データ保持部に
保持し九のち上記メモリにストアし、それからＤＭＡに
てデータを他の画像処理用のメモリに移しかえるように
したプリンタ等におけるデータ処理装置のＤＭＡアクセ
ス方式に関する。
バス幅より大きなアクセス幅を有スるメモリを使用した
２例えば直線やグラフ、円、伝票等の印刷データを外部
のコンピュータよ如受取ってこれを４度データ保持部に
保持し九のち上記メモリにストアし、それからＤＭＡに
てデータを他の画像処理用のメモリに移しかえるように
したプリンタ等におけるデータ処理装置のＤＭＡアクセ
ス方式に関する。
従来技術と問題点
従来、伝票を作成したシ、グラフを作成するようなプリ
ンタでは、外部のプロセッサより図形データが伝送され
るとき、これを図形パターンとして伝送していたので、
そのために圧縮データで伝送してもデータの伝送量が非
常に大きくなるとりう問題がめる。したがってこれをベ
クトルデータで伝送し、これをプリンタの内部でビジネ
スグラフ奢プロセッサを使用して仁のベクトルデータか
ら図形パターンを発生させることが必要となる。
ンタでは、外部のプロセッサより図形データが伝送され
るとき、これを図形パターンとして伝送していたので、
そのために圧縮データで伝送してもデータの伝送量が非
常に大きくなるとりう問題がめる。したがってこれをベ
クトルデータで伝送し、これをプリンタの内部でビジネ
スグラフ奢プロセッサを使用して仁のベクトルデータか
ら図形パターンを発生させることが必要となる。
また外部プロセッサの印刷用のデータＬ、このようなベ
クトルデータ等の図形データもあり１文字データもめる
ので、一度これらをまとめて内部で保持し、これをそれ
ぞれ識別して専用のデータ生成部で処理することが必要
となる。この場合、各データをまとめて保持するメモリ
はデータ構成に合わせた大容量のものが必要となし９例
えばプリンタ内のバス幅が１バイトであっても４バイト
のバス幅のデータ構成のものが必要となる。そしてこれ
をデータ処理の効能上ＤＭＡ（ダイレクト令メモリ・ア
クセス）モードで制御することが要求される。
クトルデータ等の図形データもあり１文字データもめる
ので、一度これらをまとめて内部で保持し、これをそれ
ぞれ識別して専用のデータ生成部で処理することが必要
となる。この場合、各データをまとめて保持するメモリ
はデータ構成に合わせた大容量のものが必要となし９例
えばプリンタ内のバス幅が１バイトであっても４バイト
のバス幅のデータ構成のものが必要となる。そしてこれ
をデータ処理の効能上ＤＭＡ（ダイレクト令メモリ・ア
クセス）モードで制御することが要求される。
発明の目的
本発明の目的は、データ処理装置内のバス幅がメモリの
１ワ一ド単位のデータ幅よりも小さな場合でもＤＭＡモ
ードで処理できるようにしたＤＭＡアクセス方式を提供
するものである。
１ワ一ド単位のデータ幅よりも小さな場合でもＤＭＡモ
ードで処理できるようにしたＤＭＡアクセス方式を提供
するものである。
発明の構成
この目的を達成するために１本発明のＤＭＡアクセス方
式では、プロセッサとメモリとこのメモリをダイレクト
アクホスする制御を行うダイレクトメモリアクセス制御
部を有するデータ処理方式において、上記プロセッサの
データバス幅よりも大きなデータ幅を有するメモリと、
該メモリにアクセスするだめのアドレス拡張手段を具備
するとともに、前記アドレス拡張手段には下位アドレス
をデコードする下位アドレスデコード手段と該メモリの
１ワードがセットされる複数のデータレジスタを設け、
この下位アドレスデコード手段によ抄指示された前就複
数のデータレジスタの少なくとも１″；１によりリード
ライトデータが保持されるようにしたことを特徴とする
。
式では、プロセッサとメモリとこのメモリをダイレクト
アクホスする制御を行うダイレクトメモリアクセス制御
部を有するデータ処理方式において、上記プロセッサの
データバス幅よりも大きなデータ幅を有するメモリと、
該メモリにアクセスするだめのアドレス拡張手段を具備
するとともに、前記アドレス拡張手段には下位アドレス
をデコードする下位アドレスデコード手段と該メモリの
１ワードがセットされる複数のデータレジスタを設け、
この下位アドレスデコード手段によ抄指示された前就複
数のデータレジスタの少なくとも１″；１によりリード
ライトデータが保持されるようにしたことを特徴とする
。
発明の実施例
本発明の一実施例を第１図〜第６図により説明する。
第１図は本発明の一実施例を示す概略構成図。
第２図はその動作説明図、第６図は本発明の主要部であ
るアドレス拡張制御部の詳細構成図、第４図、第５図は
それぞれ本発明の動作説明図、第６図はバイト信号発生
回路の１例を示す。
るアドレス拡張制御部の詳細構成図、第４図、第５図は
それぞれ本発明の動作説明図、第６図はバイト信号発生
回路の１例を示す。
図中、１はチャネル制御部、２はマイクロプロセッサ、
３はＣ８メモリ部、４は第１メモリ、５はアトｖｘ拡張
部、６は’ＤＭＡＣ（Ｄｉｒｅｃｔ ＭｅｍｏｒｙＡｃ
ｃｅｓｓ Ｃｏｎｔｒｏ監）、７はパネル操作部、８は
第２メモリ、９は第３メモリ、１０はデータプロセッサ
（以下ＤＴＰという）、１１はビジネスグラフ・プロセ
ッサ（以下ＢＧＰという）、１２はプリント制御部、１
６はオーバーレイｅデータ処理部（以下ＯＶＬという）
、１４ｉ１：メカニカル制御部。
３はＣ８メモリ部、４は第１メモリ、５はアトｖｘ拡張
部、６は’ＤＭＡＣ（Ｄｉｒｅｃｔ ＭｅｍｏｒｙＡｃ
ｃｅｓｓ Ｃｏｎｔｒｏ監）、７はパネル操作部、８は
第２メモリ、９は第３メモリ、１０はデータプロセッサ
（以下ＤＴＰという）、１１はビジネスグラフ・プロセ
ッサ（以下ＢＧＰという）、１２はプリント制御部、１
６はオーバーレイｅデータ処理部（以下ＯＶＬという）
、１４ｉ１：メカニカル制御部。
−タ慟レジスタく以−１’：”１）ＡＤＨとめう）、２
２はデータ・レジスタ（以下ＤＡＴＡとりう）、２１レ
マンド・レジスタ（以下ＣＭＲという）、２４はステー
タス豐レジスタ（以下８’ｌ’Ｒと−う）。
２はデータ・レジスタ（以下ＤＡＴＡとりう）、２１レ
マンド・レジスタ（以下ＣＭＲという）、２４はステー
タス豐レジスタ（以下８’ｌ’Ｒと−う）。
２５はレシーバ、２６紘ドライバ、２７は第１デコーダ
、２８は第２デコーダ、２９はアンド争ゲート、６０は
オア・ゲート、５１．５２はアンド・ゲート、５６はオ
ア争ゲート、６４はアンドＯゲー）、５５は７リツプΦ
フロツプ（以下ＦＦという）である。
、２８は第２デコーダ、２９はアンド争ゲート、６０は
オア・ゲート、５１．５２はアンド・ゲート、５６はオ
ア争ゲート、６４はアンドＯゲー）、５５は７リツプΦ
フロツプ（以下ＦＦという）である。
第１図の概略を第２図を参照して説明する。
チャネル制御部１は外部のデータ処理装置ＣＰＵから印
刷データが送出されるものである。
刷データが送出されるものである。
マイクロプロセッサ（以下ＭＰＵという）２は。
ＬＦＩが「１」のときＭＰＵ２が動作可能（ＭＰＵが第
１バス１５を使用することが可能）となＩｔＣＬＢが「
０」のとき、Ｉ）ＭＡＣ６が動作可能（ＤＭＡにて第１
バス１５を使用することが可能）となる。
１バス１５を使用することが可能）となＩｔＣＬＢが「
０」のとき、Ｉ）ＭＡＣ６が動作可能（ＤＭＡにて第１
バス１５を使用することが可能）となる。
メモリ部３は、バッファの機能をも有するメモリであっ
てＭＰＵ２を制御するマイクロブ―ダラムが格納される
のみでなく、チャネル制御部１を経由して外部のデータ
処理装置１１ｃＰＵから伝達されたデータを一時保持す
るバッフ７等としても作用するものである。
てＭＰＵ２を制御するマイクロブ―ダラムが格納される
のみでなく、チャネル制御部１を経由して外部のデータ
処理装置１１ｃＰＵから伝達されたデータを一時保持す
るバッフ７等としても作用するものである。
ｊ１１メモリ４は外部のデータ処理装置ＣＰＵから伝達
された画像データや文字データが一時保持されるもので
あって、１ワード４バイトで構成され、第１パス１５が
１バイト幅であるのに比較して大形のものである。そし
てこの第１メモリ４にはメモリアダプタ４Ａが設けられ
、 ｌ！１ｃｃチェック等の制御を行う。
された画像データや文字データが一時保持されるもので
あって、１ワード４バイトで構成され、第１パス１５が
１バイト幅であるのに比較して大形のものである。そし
てこの第１メモリ４にはメモリアダプタ４Ａが設けられ
、 ｌ！１ｃｃチェック等の制御を行う。
アドレス拡張部５は、ＭＰＵ２や第１バス１５等のデー
タ幅が１バイト幅であるのに対し第１７モリ４はデータ
幅が４バイトのためアドレスを拡張したり等、第１メモ
リ４のアクセス制御のために必要な各種制御を行うもの
でおり、後述するように、その詳細は第３図で示される
。
タ幅が１バイト幅であるのに対し第１７モリ４はデータ
幅が４バイトのためアドレスを拡張したり等、第１メモ
リ４のアクセス制御のために必要な各種制御を行うもの
でおり、後述するように、その詳細は第３図で示される
。
ＤＭＡＣ６は、第１メモリ４をダイレクト骨メモリ・ア
クセス（ＤＭＡ）するための各種制御を行うものである
。なおこの機能については後で詳述する。
クセス（ＤＭＡ）するための各種制御を行うものである
。なおこの機能については後で詳述する。
パネル操作部７は、オペレータがこのデータ処理装置を
制御するためのパネルでおる。
制御するためのパネルでおる。
第２メモリ８は、印刷するときに必要な文字パターンや
外部コードをプリント制御回路で制御しやすり形に加工
された頁単位の印字データ用のバッファ等が格納されて
埴るものでおり、第６メモリ９は画像図形を印刷すると
きに必要なベクトルデータがイメージに展開された形の
イメージデータが１頁分格納されてφるものである。
外部コードをプリント制御回路で制御しやすり形に加工
された頁単位の印字データ用のバッファ等が格納されて
埴るものでおり、第６メモリ９は画像図形を印刷すると
きに必要なベクトルデータがイメージに展開された形の
イメージデータが１頁分格納されてφるものである。
ＤＴＰｌｏは外部のＣＰＵより送出された文字フードを
内部処理し易いコードに変換し、内蔵するキャラクタ学
ジェネレータをアクセスして文字パターンを得、これを
第２メモリ８に格納するものでおる。この文字パターン
は漢字に限らず、かな。
内部処理し易いコードに変換し、内蔵するキャラクタ学
ジェネレータをアクセスして文字パターンを得、これを
第２メモリ８に格納するものでおる。この文字パターン
は漢字に限らず、かな。
カナ等信の文字でも処理する。
ＢＧＰｌｌは外部のＣＰＵから伝達されたベクトル・デ
ータに応じて直線１円その他の各種図形パターンを発生
するものであり、この発生された図形パターンが第６メ
モリ９に格納される。
ータに応じて直線１円その他の各種図形パターンを発生
するものであり、この発生された図形パターンが第６メ
モリ９に格納される。
プリント制御部１２は９例えばレーザプリンタその他の
プリンタを制御するための各種データを出力するもので
おって９例えば第２メモリ８をアクセスして１頁分の文
字パターンを出力したり。
プリンタを制御するための各種データを出力するもので
おって９例えば第２メモリ８をアクセスして１頁分の文
字パターンを出力したり。
第６メモリ９をアクセスしてこれまた１頁分の図形パタ
ーンを出力するものでめる。
ーンを出力するものでめる。
０ＶＬ１３は、外部のＣＰＵから伝送された圧縮データ
を復元するものであり、この復元されたデータがＤＴＰ
ｌｏ、ＢＧＰｌｌ尋で処理されることになる。
を復元するものであり、この復元されたデータがＤＴＰ
ｌｏ、ＢＧＰｌｌ尋で処理されることになる。
メカニカル制御部１４は、このプリンタで使用される機
械的部分の各種制御を行うものであり。
械的部分の各種制御を行うものであり。
例えば印刷用紙の供給制御等を行う。
フμツピーディスク制御部ＦＤＣ１８は、この装置の制
御プログラムを電源投入時にＣ８部にロードした９１文
字パターンをＭｌｉｉＭ２に一一ドした９する。
御プログラムを電源投入時にＣ８部にロードした９１文
字パターンをＭｌｉｉＭ２に一一ドした９する。
次に第１図の動作について簡単に説明する。
外部ＣＰＵからこの装置に伝達され九印刷データは、チ
ャネル制御部（ＣＨＣ）１とのシーケンスや如とりを行
ないながらＤＭＡＣ６によりＤＭＡモードにて０８５に
転送される。Ｃ８５にストアされたデータは、そのデー
タのｗｉ類により転送先が違ってくる。文字データの場
合には、ＤＴＰｌｏにＤＭＡＣ６によりＤＭＡモードで
転送され１文字コードのチェック、内部−一ドの変換等
が行なわれてＭＥＭ２・・・８に格納される。圧縮デー
タの場合には、０８メモリ３よりアドレス拡張部を経由
してＤＭＡモードにてＭＩ！ｉＭ １にストアされる。
ャネル制御部（ＣＨＣ）１とのシーケンスや如とりを行
ないながらＤＭＡＣ６によりＤＭＡモードにて０８５に
転送される。Ｃ８５にストアされたデータは、そのデー
タのｗｉ類により転送先が違ってくる。文字データの場
合には、ＤＴＰｌｏにＤＭＡＣ６によりＤＭＡモードで
転送され１文字コードのチェック、内部−一ドの変換等
が行なわれてＭＥＭ２・・・８に格納される。圧縮デー
タの場合には、０８メモリ３よりアドレス拡張部を経由
してＤＭＡモードにてＭＩ！ｉＭ １にストアされる。
ＭＰＵ２は、０ＶＬ１５にＭ］ｉｉＭｊよ抄データをフ
ェッチして復元を行なうように指令する。復元されたデ
ータは、レーダーに同期して出力される。ベクトルデー
タは、圧縮データと同じ様にしてＭＰＩＭｌにセットさ
れるが、ＢＧＰはＭＰＵ２の指令により、このデータを
イメージ展開してＭＦｆＭ３に格納する。このＭＢＭｉ
のイメージデータは、ダブルバッファとなってｉる。（
つまり２頁分備えて−る。ベクトル展開中には、別の展
開されたバッファデータをＰＲＣＩ２に出して、他の印
刷データと共に出力するようにして−る。） なおりＭＡＣ６は第１図のシステムにおｔｉｉＤＭ人を
行うコントローラである。この第１図のシステムではＤ
ＭＡは ■チャネル制御部＋ ０８メモリ部 ■ＣＳメモリ部０ＤＴＰ、ＢＧＰ、アドレス拡張部、Ｐ
ＤＣ の２系統がある。これらのＤＭＡは、第１図における斜
線の第１バス１５を使用するために優先順位が付与され
、各々の使用を制御して−る。又。
ェッチして復元を行なうように指令する。復元されたデ
ータは、レーダーに同期して出力される。ベクトルデー
タは、圧縮データと同じ様にしてＭＰＩＭｌにセットさ
れるが、ＢＧＰはＭＰＵ２の指令により、このデータを
イメージ展開してＭＦｆＭ３に格納する。このＭＢＭｉ
のイメージデータは、ダブルバッファとなってｉる。（
つまり２頁分備えて−る。ベクトル展開中には、別の展
開されたバッファデータをＰＲＣＩ２に出して、他の印
刷データと共に出力するようにして−る。） なおりＭＡＣ６は第１図のシステムにおｔｉｉＤＭ人を
行うコントローラである。この第１図のシステムではＤ
ＭＡは ■チャネル制御部＋ ０８メモリ部 ■ＣＳメモリ部０ＤＴＰ、ＢＧＰ、アドレス拡張部、Ｐ
ＤＣ の２系統がある。これらのＤＭＡは、第１図における斜
線の第１バス１５を使用するために優先順位が付与され
、各々の使用を制御して−る。又。
この２つのＤＭＡは全く独立に動作が可能であるために
、■系統の０８への転送されたデータを。
、■系統の０８への転送されたデータを。
■系統のＤＭＡで追いこさないような、追いかけ制御も
備えているが、ここでの詳細な説明は省く。
備えているが、ここでの詳細な説明は省く。
これら２系統の制御を行うためにＤＭＡＣ６はＣ８メモ
リ部３から（あるいはＣＳメモリ部への）データを各ユ
ニットに転送するために、ＣＳメモ９部６の先頭番地（
アドレスカウンタ）と、転送するべきバイトカウンタを
２系統分の２組もってりる。ＭＰＵ２よりこのＤＭＡＣ
／ｉにＤＭＡスタートの指令と転送方向がセットされる
と、第６図に示すＤＭＡ制御回路２０にはＤＭＡ ５
ＴＡＲＴとＷＲＩＴＥが出力されることになる（ＷＲＩ
ＴＥ ［ＩＪ のときＣ８−＋ＡＢＲ，［ＯＪのときＣ
８，ＡＥＲ）。
リ部３から（あるいはＣＳメモリ部への）データを各ユ
ニットに転送するために、ＣＳメモ９部６の先頭番地（
アドレスカウンタ）と、転送するべきバイトカウンタを
２系統分の２組もってりる。ＭＰＵ２よりこのＤＭＡＣ
／ｉにＤＭＡスタートの指令と転送方向がセットされる
と、第６図に示すＤＭＡ制御回路２０にはＤＭＡ ５
ＴＡＲＴとＷＲＩＴＥが出力されることになる（ＷＲＩ
ＴＥ ［ＩＪ のときＣ８−＋ＡＢＲ，［ＯＪのときＣ
８，ＡＥＲ）。
次に９本発明の動作の中心でおるアドレス拡張部を第６
図により、他図を参照しつつ説明する。
図により、他図を参照しつつ説明する。
ＤＡＤＲ２１はり、ＭＡにてアクセスするときに第１メ
モリ４に対するアクセス先のアドレスがセットされるも
ので、第１メモリ４が大容量のため８ビット単位のＤＡ
ＤＲ２１−ロ〜ＤＡ、ＤＲ２１−２で構成される。この
レジスタの一例を第７５図に示す。これは自動インクリ
メント機能をもち、１ｓ１メモリ４のアクセスが終了す
るとアドレスが＋１される。
モリ４に対するアクセス先のアドレスがセットされるも
ので、第１メモリ４が大容量のため８ビット単位のＤＡ
ＤＲ２１−ロ〜ＤＡ、ＤＲ２１−２で構成される。この
レジスタの一例を第７５図に示す。これは自動インクリ
メント機能をもち、１ｓ１メモリ４のアクセスが終了す
るとアドレスが＋１される。
このレジスタでの下位２ビツト（ＤＭＡ００〜Ｉ）ＭＡ
ｏｌ）は第１メモリ４でのバイト位置を示すように開始
てられ、第５図（ニ）に示すように＋ ｒｏｏ」のとき
バイト０＋ｒ１１Ｊのときバイト６を示す（第１メモリ
４の１ワードは４バイトである）。ＰＡＤＲ５６は、Ｍ
ＰＵにて第１メモリ４をアクセスする時のアドレスレジ
スタでおる。ＤＡＤＲ２１、ＰＡＤＲ５６と 別々にア
ドレスレジスタをもって−るのは、アドレスデータを再
セットする手間を省くようにするためでおる。これらは
排他的使用するこξは明らかである。第７図に ＤＭＡ
用アドレスレジスタの例が示されて埴るが、とζでＲＲ
Ｇ５７〜４６はカウント機能を備えてりるレジスタでめ
る。＊ＤＡＤＲＯ〜＊ＤＡＤＲ２は第３図のデコーダ２
７よりの出力で、ＭＰＵ２からのＤＯ〜Ｄ７のデータを
これにセットするときに“０９となる信号。
ｏｌ）は第１メモリ４でのバイト位置を示すように開始
てられ、第５図（ニ）に示すように＋ ｒｏｏ」のとき
バイト０＋ｒ１１Ｊのときバイト６を示す（第１メモリ
４の１ワードは４バイトである）。ＰＡＤＲ５６は、Ｍ
ＰＵにて第１メモリ４をアクセスする時のアドレスレジ
スタでおる。ＤＡＤＲ２１、ＰＡＤＲ５６と 別々にア
ドレスレジスタをもって−るのは、アドレスデータを再
セットする手間を省くようにするためでおる。これらは
排他的使用するこξは明らかである。第７図に ＤＭＡ
用アドレスレジスタの例が示されて埴るが、とζでＲＲ
Ｇ５７〜４６はカウント機能を備えてりるレジスタでめ
る。＊ＤＡＤＲＯ〜＊ＤＡＤＲ２は第３図のデコーダ２
７よりの出力で、ＭＰＵ２からのＤＯ〜Ｄ７のデータを
これにセットするときに“０９となる信号。
ＡＤＩＮＣＦｉＣＭＲ２ｇにより出力される信号である
。
。
レジスタをシーケンシャルに接続してインクリメントを
行なっている。この例ではＤＭＡの許可信号でおる８Ｅ
ｉ：、ＣＴ信号により下位２ビツトを循壊させているだ
けである。第１メモリ４のアクセス終了にてＤＭＡＯ２
の値に＋１して−る（つまりＤＭＡ０Ｏ〜ＤＭＡ２Ｍに
＋４している。）。アンドゲート４４は、これらレジス
タが４ビツト構成となって−るためにＤＭＡＯ２，ＤＭ
ＡＯ３がともに“１”になった時のキャリー発生のため
である。
行なっている。この例ではＤＭＡの許可信号でおる８Ｅ
ｉ：、ＣＴ信号により下位２ビツトを循壊させているだ
けである。第１メモリ４のアクセス終了にてＤＭＡＯ２
の値に＋１して−る（つまりＤＭＡ０Ｏ〜ＤＭＡ２Ｍに
＋４している。）。アンドゲート４４は、これらレジス
タが４ビツト構成となって−るためにＤＭＡＯ２，ＤＭ
ＡＯ３がともに“１”になった時のキャリー発生のため
である。
ＤＡＴＡ２２は第１メモリ４に対するデータレジスタで
あり第１メモリ４が４バイト幅のため、４個のユニット
のレジスタＤＡＴＡ２２−０〜ＤＡ’ｌ’Ａ♀？−３で
構成されている。このデータレジスタは。
あり第１メモリ４が４バイト幅のため、４個のユニット
のレジスタＤＡＴＡ２２−０〜ＤＡ’ｌ’Ａ♀？−３で
構成されている。このデータレジスタは。
ＭＰＵ ２とＤＭＡ共通に使用して−るが別々に備えて
もよい。ＣＭＲ２Ｍは第１メモリ４に対する要求がリー
ドかライトか等を示すコマンドが記入されるコマンドレ
ジスタである。この０ＭＲ２１ｓには。
もよい。ＣＭＲ２Ｍは第１メモリ４に対する要求がリー
ドかライトか等を示すコマンドが記入されるコマンドレ
ジスタである。この０ＭＲ２１ｓには。
例えば６ビツト信号が割り付けられ、１ビツトは第１メ
モリ４に対する書込みコマンド（ＭＷＴ）。
モリ４に対する書込みコマンド（ＭＷＴ）。
もう１ビツトはメモリデータの読取りコマンド（ＭＲＤ
）である。残る１ビツトはアドレスレジスタの自動イン
クリメントを行なうかの指定ビットＡＤＩＮＣである。
）である。残る１ビツトはアドレスレジスタの自動イン
クリメントを行なうかの指定ビットＡＤＩＮＣである。
このレジスタの６ビツトは、ＭＰＵ２によってアク七ス
出来ると同時にＤＭＡ制御回路２０によっても書き込む
ことが出来る。
出来ると同時にＤＭＡ制御回路２０によっても書き込む
ことが出来る。
８ＴＲ２４はメモリアクセスに対しての終了情報を示す
レジスタであり、アクセス終了を示すＥＮＤビットとア
クセス時の工２−情報を示すビットＭＢＥＲ（マルチビ
ットエラー）、８ＢＥＲ（１ビツトエラー）、ＡＰＢＲ
（アドレスパリティエ２−）等がセットされる。ここで
ＭＢＦｉＲと８ＢＢＲはメモリデータ読取りのときで２
ビットエ９−、ＩＭットエ２−を検出したときセットさ
れ、ＡＰＥＲはアドレスのパリテイエ２−を検出したと
きセットされる。そしてＭＰＵ２からこれらのＣＭＲ２
Ｍ、８ＴＲ２４に対してアクセスできる。これらのレジ
スタのセレクトは、第６図の第１デコーダ２７にょシブ
コードされて、ＭＰＵ２よシリードやライトが可能とな
る。
レジスタであり、アクセス終了を示すＥＮＤビットとア
クセス時の工２−情報を示すビットＭＢＥＲ（マルチビ
ットエラー）、８ＢＥＲ（１ビツトエラー）、ＡＰＢＲ
（アドレスパリティエ２−）等がセットされる。ここで
ＭＢＦｉＲと８ＢＢＲはメモリデータ読取りのときで２
ビットエ９−、ＩＭットエ２−を検出したときセットさ
れ、ＡＰＥＲはアドレスのパリテイエ２−を検出したと
きセットされる。そしてＭＰＵ２からこれらのＣＭＲ２
Ｍ、８ＴＲ２４に対してアクセスできる。これらのレジ
スタのセレクトは、第６図の第１デコーダ２７にょシブ
コードされて、ＭＰＵ２よシリードやライトが可能とな
る。
またＤＭＡ制御回路２０は、第１図のＤＭＡＣ６とペア
となっており、ＤＭＡＣ６よ抄出力されるＤＭＡ５ＴＡ
ＲＴが印加されたときＤＭＡモードで動作される。
となっており、ＤＭＡＣ６よ抄出力されるＤＭＡ５ＴＡ
ＲＴが印加されたときＤＭＡモードで動作される。
そしてこのアドレス拡張部５でアクセスされる第１メモ
リ４は、第６図に示す如く、メモリアダプタ４人とメモ
リアレー４Ｂにより構成される。
リ４は、第６図に示す如く、メモリアダプタ４人とメモ
リアレー４Ｂにより構成される。
メモリアレー４Ｂはメモリチップ（例えば６４Ｋ・Ｄ−
ＲＡＭ）で構成されており、これを制御するためメモリ
アダプタ４Ａがおる。このメモリアダプタ４人はこのメ
モリを使用するユニットの使用決定と同時にデータのエ
ラー訂正回路（８ＥＣ／ＤＥＣ）（図示省略）を有して
いる。このため各ユニットからのデータｆ：ｌ このエ
ラー訂正回路を経由して７ビツトのＢＣＣ’チェック・
コードを発生し、またその部のアドレスのハリティをと
ったパリティデータ１ビツトを付加して合計４０ビツト
（データ５２＋ＢＣＣ７＋パリテイ１）としてメモリア
レーにデータをストアしている。またＢｙｔｅＯ〜３は
パーシャルライト動作を行うための信号であｐ。
ＲＡＭ）で構成されており、これを制御するためメモリ
アダプタ４Ａがおる。このメモリアダプタ４人はこのメ
モリを使用するユニットの使用決定と同時にデータのエ
ラー訂正回路（８ＥＣ／ＤＥＣ）（図示省略）を有して
いる。このため各ユニットからのデータｆ：ｌ このエ
ラー訂正回路を経由して７ビツトのＢＣＣ’チェック・
コードを発生し、またその部のアドレスのハリティをと
ったパリティデータ１ビツトを付加して合計４０ビツト
（データ５２＋ＢＣＣ７＋パリテイ１）としてメモリア
レーにデータをストアしている。またＢｙｔｅＯ〜３は
パーシャルライト動作を行うための信号であｐ。
第３図のＤＡＴＡ２２−ＯＡ−ＤＡＴＡ２２−５におい
て。
て。
データが記入されたレジスタから出力されるものである
。
。
このＢｙｔｅＯ〜３出力回路を第６図に示す。第２デコ
ーダ２８にアドレスの下位２ビツトＭＡＯＯ。
ーダ２８にアドレスの下位２ビツトＭＡＯＯ。
ＭＡＯｌが印加されたときこれがデ；−ドされて。
もしこれが「０口」の場合ＤＯＥＮが出力される。した
がってこの状態でｍ６図の８ＰＪＬＣＴ信号が落ちて＊
８ＬＣＴＦが「０」ｌ書込み信号＊ＷＴ［ＯＪ とな
っているときにデータの書込みがＤＡＴＡ２２−０に終
了すれば＊ＤＯＥＮｒＯＪとなり、アンド−ゲート２９
から「１」が出力され、これがオア・ゲー）３０を経由
してＦＦ３５−０をセットし、データが１ツトしたこと
を示すＢｙｔｅＯが出力される。そしてこの’ｈ”Ｆ５
５−０は、第６図のＧｒａｎｔ信号が落ちてＥＮＤ信号
が出力されるときリセットされるので。
がってこの状態でｍ６図の８ＰＪＬＣＴ信号が落ちて＊
８ＬＣＴＦが「０」ｌ書込み信号＊ＷＴ［ＯＪ とな
っているときにデータの書込みがＤＡＴＡ２２−０に終
了すれば＊ＤＯＥＮｒＯＪとなり、アンド−ゲート２９
から「１」が出力され、これがオア・ゲー）３０を経由
してＦＦ３５−０をセットし、データが１ツトしたこと
を示すＢｙｔｅＯが出力される。そしてこの’ｈ”Ｆ５
５−０は、第６図のＧｒａｎｔ信号が落ちてＥＮＤ信号
が出力されるときリセットされるので。
ｏｒａｎｔ信号の出力して−る間、データの記入されて
いるＤＡＴＡ２２−０〜２２−６を識別できる。例えば
、第５図（ニ）に示す如く、データ■〜■をこの位置に
誉込むとき、まずデータ■〜■をＤＡＴＡ２２−１〜２
２−３にセットする。そして第５図（イ）のようにバイ
ト０〜６のデータを読出して、（ハ）のように訂正後メ
モリに再格納する。このとき、データ■〜■が残ってい
るのでＤＭＡ制御回路２０にはＤＭＡＣ６よりＤＭＡ８
ＴＡＲ’ｌ’が印加されており。
いるＤＡＴＡ２２−０〜２２−６を識別できる。例えば
、第５図（ニ）に示す如く、データ■〜■をこの位置に
誉込むとき、まずデータ■〜■をＤＡＴＡ２２−１〜２
２−３にセットする。そして第５図（イ）のようにバイ
ト０〜６のデータを読出して、（ハ）のように訂正後メ
モリに再格納する。このとき、データ■〜■が残ってい
るのでＤＭＡ制御回路２０にはＤＭＡＣ６よりＤＭＡ８
ＴＡＲ’ｌ’が印加されており。
ＤＭＡＲＢＱを出力し、データ要求を行う。このとき第
２デコーダ２８は、ＡＤＨ２１における前記インクリメ
ント機能のためにＤＯＢＮを出力し、今度□はＤＡＴＡ
２２−０〜２２−６にデータ■〜のがセットされてこれ
が第１メモリ４に書込まれる。それから前記と同様にし
てデータ■がパーシャルライトされることになる。
２デコーダ２８は、ＡＤＨ２１における前記インクリメ
ント機能のためにＤＯＢＮを出力し、今度□はＤＡＴＡ
２２−０〜２２−６にデータ■〜のがセットされてこれ
が第１メモリ４に書込まれる。それから前記と同様にし
てデータ■がパーシャルライトされることになる。
次に本発明の動作を各図を従層しつつ説明す小。
ｌｌｌＤＭＡ動作により第１メモリ４に格納されたデー
タをＣＳメモ９部６に転送する場合まずＭＰＵ２により
第１メモリ４のどの番地のデータを転送するのかを第６
図のレシーバ２５を経由してＡＤＲ２１−０〜２１−２
にセットする。このときＷＴ＝ｌｏＪでありＭＰＵ２か
ら第１バス１５のバス幅により３回データＤＯ〜Ｄ７が
送出されて必要とするアドレスがＡＤＲ２１−０〜２１
−２にセットされる。次にＭＰＵ２はＤＭＡＣ６にＣ８
メモリ部６での転送先の先頭番地とバイト数をセットし
。
タをＣＳメモ９部６に転送する場合まずＭＰＵ２により
第１メモリ４のどの番地のデータを転送するのかを第６
図のレシーバ２５を経由してＡＤＲ２１−０〜２１−２
にセットする。このときＷＴ＝ｌｏＪでありＭＰＵ２か
ら第１バス１５のバス幅により３回データＤＯ〜Ｄ７が
送出されて必要とするアドレスがＡＤＲ２１−０〜２１
−２にセットされる。次にＭＰＵ２はＤＭＡＣ６にＣ８
メモリ部６での転送先の先頭番地とバイト数をセットし
。
またＷＲＩ’Ｉ’Ｅ＝ｌ”ＤＪ 、ＤＭＡ５ＴＡＲＴを
セットする。
セットする。
これにより第６図のＤＭＡ制御回路２０はＤＭＡモード
でのＷＲＩＴＥ＝ｒＯＪつまりＲＥＡＤ３ｉ！求である
ことを判定し、ＣＭＲ２５にＭＲＤ（メモリ９リード）
ビットをセットする。これによりメモリアダプタ４Ａが
指定されたアドレスのメモリアレー４Ｂよりデータを取
出し、アドレスの下位２ピツ）ＭＡＯ口〜ＭＡＯ１に応
じてＭ２デコーダ２８の指示した位置のＤＡＴＡ２２−
０〜ＤＡ’ｌ’Ａ２２−５のいずれかにこのデータをセ
ットする。それからメモリアダプタ４ＡはＧｒａｎｔ信
号を落す。これにより８’Ｉ’Ｒ２４からＥＮＤビット
が上がる。これによりＤＭＡ制御回路２０はＭｌ［Ｒ，
８ＢＮＲ，ＡＰＥＲ等工２−のな−ことをみて、ＤＭＡ
ＲＱ信号をＤＭＡＣ６に出す。そしてＬＩＭＡＣ６から
の前記リクエストに対する許可信号である８ＥＬＣＴ信
号により、第２デコーダ２８の指示されたＤＡＴＡ２２
−０〜２２−３のいずれかに七ッ卜されているデータを
ドライバ２６を経由して第１バス１５上にデータＤＯ〜
Ｄ７としてのせる。これによりＣＳメモ９部６はこのデ
ータを受信して８ＥＬＢＣＴは落ち終了する。
でのＷＲＩＴＥ＝ｒＯＪつまりＲＥＡＤ３ｉ！求である
ことを判定し、ＣＭＲ２５にＭＲＤ（メモリ９リード）
ビットをセットする。これによりメモリアダプタ４Ａが
指定されたアドレスのメモリアレー４Ｂよりデータを取
出し、アドレスの下位２ピツ）ＭＡＯ口〜ＭＡＯ１に応
じてＭ２デコーダ２８の指示した位置のＤＡＴＡ２２−
０〜ＤＡ’ｌ’Ａ２２−５のいずれかにこのデータをセ
ットする。それからメモリアダプタ４ＡはＧｒａｎｔ信
号を落す。これにより８’Ｉ’Ｒ２４からＥＮＤビット
が上がる。これによりＤＭＡ制御回路２０はＭｌ［Ｒ，
８ＢＮＲ，ＡＰＥＲ等工２−のな−ことをみて、ＤＭＡ
ＲＱ信号をＤＭＡＣ６に出す。そしてＬＩＭＡＣ６から
の前記リクエストに対する許可信号である８ＥＬＣＴ信
号により、第２デコーダ２８の指示されたＤＡＴＡ２２
−０〜２２−３のいずれかに七ッ卜されているデータを
ドライバ２６を経由して第１バス１５上にデータＤＯ〜
Ｄ７としてのせる。これによりＣＳメモ９部６はこのデ
ータを受信して８ＥＬＢＣＴは落ち終了する。
もし転送データ蓋が１バイトの場合は、ＤＭＡモードは
ここでＤＭＡ５ＴＡＲＴも落ちる。しかし転送データ量
が２バイト以上あるときはＤＭＡ５ＴＡＲＴは上って−
るので、これによりＤＭＡ制御回路２０は再びＤＭＡＲ
ＥＱを出力し、ＡＤＲ２１−０〜２１−２は自動的にイ
ンクリメントを行って（この場合はメモリアクセスとは
違う。メモリアクセス時はワードに対するアドレス＋１
となる）、上記の場合と同様なことが繰返されそれにし
たがって１）４ＴＡ２２−３までのデータを０８メモリ
部乙に送出する。
ここでＤＭＡ５ＴＡＲＴも落ちる。しかし転送データ量
が２バイト以上あるときはＤＭＡ５ＴＡＲＴは上って−
るので、これによりＤＭＡ制御回路２０は再びＤＭＡＲ
ＥＱを出力し、ＡＤＲ２１−０〜２１−２は自動的にイ
ンクリメントを行って（この場合はメモリアクセスとは
違う。メモリアクセス時はワードに対するアドレス＋１
となる）、上記の場合と同様なことが繰返されそれにし
たがって１）４ＴＡ２２−３までのデータを０８メモリ
部乙に送出する。
そしてこのＤＡＴＡ２２−５のデータを送出後は。
ＤＭＡＲＱを一時ストップして第１メモリ４に対するＭ
ＲＤコマンドをセットする。このようにして何バイトで
も転送することができる。
ＲＤコマンドをセットする。このようにして何バイトで
も転送することができる。
１２１ＤＭＡ動作によりＣＳメモ９部６のデータを第１
メモリ４に転送する場合 まずＭＰＵ２よ９第１メモリ４のどの番地にデータを転
送するのかを第３図のレシーバ２５を経由して、上記（
１）と同様にＡＤＲ２１−０〜２１−２にセットする。
メモリ４に転送する場合 まずＭＰＵ２よ９第１メモリ４のどの番地にデータを転
送するのかを第３図のレシーバ２５を経由して、上記（
１）と同様にＡＤＲ２１−０〜２１−２にセットする。
次にＭＰＵ２はＤＭＡモードにＣＳメモ９部６の読出し
先頭番地とバイト数をセットし、ＷＲＩＴＥ＝ｒ１Ｊ、
ＤＭＡ８ＴＲＴをセットする。これによりＤＭＡ制御回
路２０はＤＭＡＲＢＱをＤＭＡＣ４に送出し、ＤＭＡＣ
６から８ＢＬＣＴ信号が送出され、これを受けてからメ
モリアドレスの下位２ビツトＭＡ００〜ＭＡＯＩの示す
ＤＡＴＡ２２−０〜ＤＡＴＡ ２２−３にレシーバ２５
を経由して伝達されたデータをセットする。このときそ
れに対応したＢｙｔｅＯ〜ｐｙｔｅ３のいずれかがセッ
トされる。１バイト転４４はこの時点でＤＭＡ８ＴＡＲ
’ｌ’信号が落ちるので仁の信号の立ち下がりをとって
、ＭＷＴ：ＩＹンドをＣＭＲ２ＭにＤＭＡ制御回路２０
によってセットしデータを送出する。ξれによりメモリ
アダプタ４人はパーシャルライト動作によりメモリアレ
ー４Ｂにこの１バイトを書込む誉き込み終了後にはセッ
トされているＢｙｔｅ Ｏ〜６０−ずれかの信号はリセ
ットされる。もし２バイト以上書込む場合でＤＡＴＡ２
２−５にデータをセットするときは、このセットした時
点で０ＭＲ２３にＤＭＡ制御回路２゜によってＭＷＴコ
マンドをセットする。このようにして、前記の場合と同
様に、 ＤＭＡ５ＴＡＲＴ信号が落ちるまで、何バイト
でも第１メモリ４にデータ転送することができる。
先頭番地とバイト数をセットし、ＷＲＩＴＥ＝ｒ１Ｊ、
ＤＭＡ８ＴＲＴをセットする。これによりＤＭＡ制御回
路２０はＤＭＡＲＢＱをＤＭＡＣ４に送出し、ＤＭＡＣ
６から８ＢＬＣＴ信号が送出され、これを受けてからメ
モリアドレスの下位２ビツトＭＡ００〜ＭＡＯＩの示す
ＤＡＴＡ２２−０〜ＤＡＴＡ ２２−３にレシーバ２５
を経由して伝達されたデータをセットする。このときそ
れに対応したＢｙｔｅＯ〜ｐｙｔｅ３のいずれかがセッ
トされる。１バイト転４４はこの時点でＤＭＡ８ＴＡＲ
’ｌ’信号が落ちるので仁の信号の立ち下がりをとって
、ＭＷＴ：ＩＹンドをＣＭＲ２ＭにＤＭＡ制御回路２０
によってセットしデータを送出する。ξれによりメモリ
アダプタ４人はパーシャルライト動作によりメモリアレ
ー４Ｂにこの１バイトを書込む誉き込み終了後にはセッ
トされているＢｙｔｅ Ｏ〜６０−ずれかの信号はリセ
ットされる。もし２バイト以上書込む場合でＤＡＴＡ２
２−５にデータをセットするときは、このセットした時
点で０ＭＲ２３にＤＭＡ制御回路２゜によってＭＷＴコ
マンドをセットする。このようにして、前記の場合と同
様に、 ＤＭＡ５ＴＡＲＴ信号が落ちるまで、何バイト
でも第１メモリ４にデータ転送することができる。
１３１ Ｍ Ｐ Ｕ ２から第１メモリ４へのＲ／Ｗ
動作の場合 この場合はＤＭＡモードで龜な（，０８メモリ部６に保
持されたマイクロプログラムにより制御されることにな
Ｊ）、ＤＭＡ５’ｌ’ＡＲＴは伝達されない。
動作の場合 この場合はＤＭＡモードで龜な（，０８メモリ部６に保
持されたマイクロプログラムにより制御されることにな
Ｊ）、ＤＭＡ５’ｌ’ＡＲＴは伝達されない。
ＭＰＵ２はＰＡＤｌ（３６−０〜３６−２にセットした
いワードアドレスを記入する。
いワードアドレスを記入する。
もし、第１７モリ４からデータをリードした−ときは、
ＣＭＲ２５１ｃＭＲＤビットをセットする。
ＣＭＲ２５１ｃＭＲＤビットをセットする。
これによりメモリリクエストＭＥＭＲＱが出力される。
これに応じてメモリアダプタ４人はアクセス要求先アド
レスよりデータをＭ取りＤＡＴＡ２２−０〜２２−３に
セットしたのちＧｒａｎｔ信号をオフにする。これによ
り ５ＴＲ２４よりＥＮＤビットが上るので、ＭＰＵ２
はポーリングにより８ＴＲ２４のＥＮＤビットを確認し
て所望ＯＤ Ａ、 Ｔλ２２−０〜２２−３のいずれか
を読み、これをドライバ２６を経由して第１バス１５に
送出すればよ−。
レスよりデータをＭ取りＤＡＴＡ２２−０〜２２−３に
セットしたのちＧｒａｎｔ信号をオフにする。これによ
り ５ＴＲ２４よりＥＮＤビットが上るので、ＭＰＵ２
はポーリングにより８ＴＲ２４のＥＮＤビットを確認し
て所望ＯＤ Ａ、 Ｔλ２２−０〜２２−３のいずれか
を読み、これをドライバ２６を経由して第１バス１５に
送出すればよ−。
また第１７モリ４にデータをライトする場合には、所定
のＤＡＴＡ２２−Ｄ〜２２−５の１ずれかにデータを書
込み、ＭＷＴビットをＣ’ＭＲ２Ｍに七ッ卜すればよい
。
のＤＡＴＡ２２−Ｄ〜２２−５の１ずれかにデータを書
込み、ＭＷＴビットをＣ’ＭＲ２Ｍに七ッ卜すればよい
。
またＤＭＡ動作時にて第１メモリ４のリード時に、ＭＢ
ＢＲ，８ＢＲＲ，ＡＰＥＲが発生したときは割込みリク
エスト信号ＩＲＱＩＣよりＭＰＵ２に洒知する。８ＢＥ
Ｒは、メモリアダプタ４Ａ内の工９−ＩＴ正回路により
訂正されるので、特に通知する必要はなりが診断用とし
ては必要でおる。
ＢＲ，８ＢＲＲ，ＡＰＥＲが発生したときは割込みリク
エスト信号ＩＲＱＩＣよりＭＰＵ２に洒知する。８ＢＥ
Ｒは、メモリアダプタ４Ａ内の工９−ＩＴ正回路により
訂正されるので、特に通知する必要はなりが診断用とし
ては必要でおる。
発明の効果
本発明によればプリンタ咎のデータ処理システムにおけ
るプロセッサのデータバス幅よりも大きなデータ幅を有
する１ワード構成のメモリとアドレス拡張部を使用し、
このデータのリードライトについてこのメモリの１ワー
ドのデータを複数のデータレジスタにより分けて保持す
るとともに。
るプロセッサのデータバス幅よりも大きなデータ幅を有
する１ワード構成のメモリとアドレス拡張部を使用し、
このデータのリードライトについてこのメモリの１ワー
ドのデータを複数のデータレジスタにより分けて保持す
るとともに。
下位アドレスのデコーダにより、必要とするデータの保
持光であるデータレジスタを指示選択することができる
ので、大きなデータ幅のメモリを使用するにもかかわら
ず、必要とするデータをきわめて容易にＤＭＡモードで
リード・ライトすることができる。加えてアドレス拡張
部にアドレスをインクリメントするアドレスインクリメ
ント手段を設けることにより、多数バイトをアクセスす
ることが非常に容易になる。
持光であるデータレジスタを指示選択することができる
ので、大きなデータ幅のメモリを使用するにもかかわら
ず、必要とするデータをきわめて容易にＤＭＡモードで
リード・ライトすることができる。加えてアドレス拡張
部にアドレスをインクリメントするアドレスインクリメ
ント手段を設けることにより、多数バイトをアクセスす
ることが非常に容易になる。
第１図は本発明の一実施例を示す概略構成図。
第２図はその動作説明図、第３図は本発明の主要部であ
るアドレス拡張制御部の詳細構成図、第４図、第５図は
それぞれ本発明の動作説明図、第６図社バイト信号発生
回路の１例を示す図、第７図はＤＭＡ用アドレスレジス
タの例を示す図でおる。 図中、１株チャネル制御部、２はマイクロプロセッサ、
６は０８メモリ部、４は第１メモリ、５はアドレス拡張
部、６はＤＭＡＣ，７はパネル操作部、８は第２メモリ
、９紘第６メモリ、１０はデータプロセッサ、１１はビ
ジネスグラフ・プロセラｔ、１２はプリント制御部、１
５はオーバーレイ書データ処理部、１４はメカニカル制
御部。 １５は第１バス、１６は第２バス、１７は第６バス、１
８Ｕ７０ツピ一デイスク制御部、２０はＤＭＡ制御回路
、２１はアドレス拳データ・レジスタ、２２抹データ中
レジスタ、２５社コマンドΦレジスタ、２４はステータ
ス・レジスタ、２５はレシーバ、２６線ドライバ、２７
は第１デコーダ。 ２Ｂは第２デコーダ、２９はアンド・ゲート。 ５０はオア０ゲー）、３１．３２線アンド拳ゲート。 ５３はオア脅ゲート、３４はアンド中ゲート。 ３５はフリップ！フロップでおる。 特軒出願人 富士通株式会社 代理人弁理士 山 谷 晧 榮
るアドレス拡張制御部の詳細構成図、第４図、第５図は
それぞれ本発明の動作説明図、第６図社バイト信号発生
回路の１例を示す図、第７図はＤＭＡ用アドレスレジス
タの例を示す図でおる。 図中、１株チャネル制御部、２はマイクロプロセッサ、
６は０８メモリ部、４は第１メモリ、５はアドレス拡張
部、６はＤＭＡＣ，７はパネル操作部、８は第２メモリ
、９紘第６メモリ、１０はデータプロセッサ、１１はビ
ジネスグラフ・プロセラｔ、１２はプリント制御部、１
５はオーバーレイ書データ処理部、１４はメカニカル制
御部。 １５は第１バス、１６は第２バス、１７は第６バス、１
８Ｕ７０ツピ一デイスク制御部、２０はＤＭＡ制御回路
、２１はアドレス拳データ・レジスタ、２２抹データ中
レジスタ、２５社コマンドΦレジスタ、２４はステータ
ス・レジスタ、２５はレシーバ、２６線ドライバ、２７
は第１デコーダ。 ２Ｂは第２デコーダ、２９はアンド・ゲート。 ５０はオア０ゲー）、３１．３２線アンド拳ゲート。 ５３はオア脅ゲート、３４はアンド中ゲート。 ３５はフリップ！フロップでおる。 特軒出願人 富士通株式会社 代理人弁理士 山 谷 晧 榮
Claims (1)
- プロセッサとメモリと仁のメモリをダイレクトアクセス
する制御を行うダイレクトメモリアクセス制御部を有す
るデータ処理方式におりて、上記プロセッサのデータバ
ス幅よシも大きなデータ幅を有するメモリと、該メモリ
にアクセスするためのアドレス拡張手段を具備するとと
もに、前記アドレス拡張手段には下位アドレスをデコー
ドする下位アドレスデコード手段と核メモリの１ワード
がセットされる複数のデータレジスタを設け、この下位
アドレスデコード手段により指示された前記複数のデー
タレジスタの少なくとも１′：）によりリードライトデ
ータが保持されるようにしたこと’ｔ＊微とするＤＭＡ
アクセス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23197382A JPS59123913A (ja) | 1982-12-29 | 1982-12-29 | Ｄｍａアクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23197382A JPS59123913A (ja) | 1982-12-29 | 1982-12-29 | Ｄｍａアクセス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59123913A true JPS59123913A (ja) | 1984-07-17 |
Family
ID=16931946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23197382A Pending JPS59123913A (ja) | 1982-12-29 | 1982-12-29 | Ｄｍａアクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59123913A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63271652A (ja) * | 1987-04-30 | 1988-11-09 | Yokogawa Medical Syst Ltd | Ｄｍａ制御装置 |
| KR20000038686A (ko) * | 1998-12-08 | 2000-07-05 | 구자홍 | 직접 메모리 접근 제어기 |
-
1982
- 1982-12-29 JP JP23197382A patent/JPS59123913A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63271652A (ja) * | 1987-04-30 | 1988-11-09 | Yokogawa Medical Syst Ltd | Ｄｍａ制御装置 |
| KR20000038686A (ko) * | 1998-12-08 | 2000-07-05 | 구자홍 | 직접 메모리 접근 제어기 |
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