JPS58501294A - 記憶装置直接アクセス装置のための拡張アドレシング装置及び方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 記憶装置直接アクセス装置のための拡張アドレシング装置及発明の技術分野 本発明は、記憶装置のアドレシングに係り、特に複数の記憶装置直接アクセス（ ＤＭＡ　）チャネルによって記憶装置の同じ又は異なった頁のアクセスヶ制御す る装置及び方法に開本発明は、１９８１年２月５日に’ＰＡＧＥ　ＡＤＤＲＥＳ ＳＩＮＧ　ＭＥＣＨＡＮＩＳＭ”という名称で出願芒れたり、Ｊ、Ｂｒａｄｌｅ ｙ外の発明に係る米国特許出願第２ろ１６５ろ号の発明及び１９８１年２月５日 に’ＭＥＴＨＯＤ　ＦＯＲＵＳＩＮＧ　ＰＡＧＥ　ＡＤＤＲＥＳＳＩＮＧ　ＭＥ ＣＨＡＮＩ　ＳＭ　’という名称で出願きれｉＤ、Ｊ、Ｂｒａｄｌｅｙ外の発明 に係る米国特許出願第２３１６３９号の発明の改良である。

上記米国特許出願の発明は、各レジスタが頁信号として選択的に得ることのでき るデータ全記憶するために別個にプログラム可能な複数のレジスタ全役けること によって、Ｎ１ビットの情報を搬送するアト１／ス母線によってアドレスされ得 るメモリの寸法全２　個の記憶位置から２　の倍数個の記憶位置まで拡張するも のである。頁レジスタの選択は、例えば命令（２） 取出し、記憶装置露出し、又は記憶装置書込動作のような次に行われる記憶装置 動作を示す制御信号によって行われる。

しかし、上記米国特許出願のアドレシング技術は複数の記憶装置直接アクセス（ ＤＭＡ）チャネルが存在するシステムに対しては有効ではない。同時に動作可能 なりＭＡチャネルは、すべて、記憶装置アドレス・スペースの同じ拡張領域に向 けられなければならない。この結果、データ全二重にバッファする必要が生じ、 システム性能が低下し、記憶装置に対する要求が大きなものとなってしまう。

発明の要約 本発明の好ましい実施例によれば、記憶装置直接アクセス（ＤＭＡ）チャネルが 同じ又は異なった記憶頁に対して同時に動作できるようにアドレス母線のアドレ シング能力を拡張でき、この点において計算システムの記憶装置アドレシング装 置を改良できる。プロセッサ、複数の記憶装置、上記プロセッサ及び記憶装置を 相互接続するデータ母線及びアドレス母線、並びにアドレス母線及びデータ母線 への複数のＤＭＡチャネルの接続を制御するＤＭＡ装置を含む計算システムにお いて、プロセッサからロードされる頁アドレス信号を記憶する複数のアドレス・ レジスタ手段と、現在作動だれているＤＭＡチャネルに対応するアドレス・レジ スタ手段からアドレス母線へ頁アドレス信号をゲートするゲート手段とが設けら れる。

図面の簡単な説明 以下、次のような図面を参照して本発明の好寸しい実施例について説明する。

第１図はＤＭＡチャネルをシステム記憶装置にアドレシングする典型的なりＭＡ 装置を示すブロック図である。

第２図は複数のＤＭＡチャネルをシステム記憶装置の同じ又は異なった領域へア ドレシングする本発明の装置を示すブロック図である。

第６Ａ図及び第６Ｂ図は第２図の母線及びアドレシング装置を詳細に示すブロッ ク図である。これらの図は第３図に示されるように配列系れる。

第４図はＤＭＡ頁ロールオーバを示す記憶装置アドレス・スペースを示すマンピ ング図である。

好でしい実施例の説明 プロセンサ１０は、例えば、記憶装置１６の１００万個以上の記憶位置をアドレ ス、できる２０ビツト・アドレス母線１２、及び８ピッｌ−・データ母線１４を ＭするＩｎｔｅｔ８０８８マイクロプロセンサによって構成できる。記憶装置１ ６は、標準的な読取専用記憶装置及びランダム・アクセス・メモリを含むことが できる。

入出力装置１８は、ＤＭＡ制御装置２０の制御の下に記憶装置１６に関してデー タを転送するためにデータ母線１４に結合されている。ＤＭＡ制御装置２ｏは、 例えば、４つのチャネル（１つが図示されている）を８ピント−データ母線１４ に結合する能力を有するＩｎｔｅ７　ＤＭＡ８２５７又はＩｎｔｅｔ８２３７に よって構成できる。

第１図の簡略図において、線２２は母線１２及び１４の動作を制御するための多 くの制御及び状況線を示す。プロセッサ１０とＤＭＡ２０を相互接続する制御線 は、母線要求（または゛保留″と相称てれる）線２６、母線許可（または゛′保 留Ａ　”と相称される）線２４を含む。ＤＭＡを１つの入出力手段（例えば入出 力アダプタ１８に接続された複数の入出力装置）に相互接続し、チャネルの１つ の例を確立する制御線は、データ要求（ＤＲＱ）ｉ３１及びデータ承認（ｄａｔ ａａｃｋｎｏｗｌｅｄｇｅ＝　ＤＡ、ＣＫ）線６０を含む。ＤＲＱ／ＤＡＣＫ線 対は各チャネルについて存在する。

次に、動作を説明する。ＤＭＡ制御の下の１つの典型的な母線ザイタルは次のス 子ンプを含む。

（１）　プロセンサ１０はデータ母線１４及び２９を介してＤＭＡ２０にアドレ ス情報を伝送する。アドレス情報はアドレス情報線１２０４つの下位ピノ１−Ａ Ｄ、ＡＩ、Ａ２、ＡろによってアドレスされるＤＭＡ２０のアドレス・レジスタ に記憶され、データが転送されるべき記憶装置１６中の位置を示す。

（２）プロセッサ１０はデータ母線１４及び２９を介してＤＭＡに計数値情報を 伝送する。計数値情報はアドレス母線１２の４つの下位ビットＡＯ１Ａ１、Ａ２ 、Ａろによってアドレスσれる計数値レジスタに記憶され、転送されるべき文字 又はワードの数を示す。

（３）　入出力制御装＃１８は、転送の進備ができたとき、データ要求（ＤＲＱ ）線６１を高レベルにする。

（４）ＤＲＱろ１に応答して、ＤＭＡ２０は保留線２６に信号を送ってプロセッ サに母ｉ１２．１４へのアクセスを要求する。

（５）プロセンサ１０は保留線２６の信号に応動して、保留Ａ線２４に信号を送 って、Ｄ、ＭＡ２０に母線１２．１４へのアクセスを許可する。

（６）　Ｄ　Ｍ　Ａ　２０は、ここにおいてシステム母線１２及び１４を制御し ており、現在付勢芒れているチャネルのためにス子ンプ（１）においてＤＭＡ２ ０のアドレス・レジスタに記憶てれたアドレスをアドレス母線１２ヘロードする 。

（７）ＤＭＡ２０は入出力制御装置１８に向けてＤＡＣＫ緋ろ０に信号を送る。

（８）入出力制御装置１８はそのデータをデータ母線１４にロードする。

（９）　Ｄ　Ｍ　Ａ　２０は、実行てれるべき記憶装置の仕事を示すために選択 σ′ｔ′１．之制御（ＣＴＬ）線２２を制御する。

（１（！ＤＭＡ２０はシス子ム母線を解放する。

ＤＭＡ動作は、通常、複数のデータ文字（この例では８ピントのデータ母線を使 用しているので、１文字は８ピント）の転送を含み、また次のようなス子ツブを 含む。

（１）付勢チャネルに対応し７ＣＤＭＡ２０のアドレス・レジスタからアドレス 母線１２にアドレスをロード。

（６） （２）母線動作（母線１４を介したデータ転送）を実行。

（３）　Ｄ　Ｍ　Ａ　２０のアドレス・レジスタを増加（又は、等節約に、減少 ）。

（４）付勢チャネルに対応するＤＭＡ２０の計算値レジスタを減少。

（５）計数値レジスタが零に到達するまでス子ンプ（１）乃至（４）を繰返す。

（６）　動作終了通知（第６図のビンＥＯＰ参照）。

次に、第２図を参照して本発明によるアドレシング装置の実施例について説明す る。第２図に示された装置は、４つのＤＭＡチャネルを制御し、２２０すなわち 約百万個のアドレス可能記憶位置を含むアドレス・スペース内の２１６−ｒなゎ ち約６４に個のアドレス記憶位置の選択可能頁へ各ＤＭＡチャネルをページング するものである。これは単なる一例であって本発明がこれに限定されないのはも ちろんである。この特定例は、後述のように、１６本のアドレス線２８．２９及 び４ビツト頁アレイ・レジスタ４ｏに２０ピント・システム・アドレス母線１２ を組合わせた結果得られたものである。

第２図に示されているように、プロセッサ・チップ１ｏは、その入出力線の中に 、８ピント・データｉ１４．２０ピント・アドレス母線１２、複数の制御及び状 況線２２、書込制御線２３、保留承認（ｈｏｌｄ　ａｃｋｎｏｗｌｅｄｇｅ）１ ｇ２４並びに保留線２６を含む。制御及び状況線は、入出力装置読出／書込制御 及び復号モジュール６０．記憶装置１６及び゛入出力（７）　特表昭５８−５０ １２９４（３）装置アダプタ１８に接続されている。８ビツト・データ母線１４ は記憶装＃１６及び入出力装置アダプタ１８に接続されるとともに、線２９を介 してＤＭＡ２０の８個のデータ・ポー）ＤＯ乃至Ｄ７に接線はれ、また４本（Ｄ Ｏ乃至りろ）の線６２を介して頁アレイ４０のデータ入力端子Ｄ１、Ｄ２、Ｄ３ 及びＤ４に接続されている。ＤＭＡ２０からの８本の線２９は８個のデータ又は アドレスのために使用でき、後の場合、アドレス母線１２ヘアドレス・ビットＡ ８乃至Ａ１５を出力するためにＡＥＮ線５線入８ＡＤＳＴＢｉ５６によって８ビ ツト・ラッチ５０及び線５４を介してゲートされる。ＤＭＡ２０アドレス・ビッ トＡ［］乃至Ａ７は、線２８によって（第３図に示でれるバッファ５１を介して ンアドレス母＠１２に結合される。アドレス母線１２はま之制御及び復号装置６ ０、記憶装＃１６及び装置アダプタ１８に接続ε転また母線１２の低位ピン）（ ＡＤ、ＡＩ）は頁アレイ・チップ４゜のＷＡ及びＷＢ入力端子に接続されている 。

入出力装置読出／書込制御及び復号装置６０の出力は、接続された各装置のため の読出装置／書込装置線対である。

プロセンサ１０の書込制御線２ろは頁アレイ・レジスタ４０の書込端子ＷＲＴに 接続芒れている。アドレス付勢（Ａ　ＥＮ）線５８は、ＤＭＡがシステム毒腺１ ２．１４の制御を行っていること、及びこの例ではＤＭＡ２０のＡＥＮ端子がら ラッチ５０のＯＥ端子に信号が与えられ且つインバータ５２を介して頁アレイ・ レジスタの読出端子ＲＤに１言号が与えら（８） れでイルことを示す。ＤＭＡ２１］のアドレス・ス）　Ｏ−フ（ＡＤＳＴＢ）端 子は緑５６によってランチ５０のクロック端子ＣＬＫに接続でれ、線２９の情報 をランチ５ｏに保持するために付勢状態とてわる。

装置承認（ｄｅｖｉｃｅ　ａｃｋｎｏｗｌｅｄｇｅ）ＤＡＣＫ　１５ろ７、Ｄ　 Ａ　ＣＫ　２　線３８　、Ｄ　Ａ　ＣＫ　３　線３９　ハ、ｏＲアレイ４２．４ ６によって符号化畑力、て、頁アレイ４ｏのａ　出Ａ　（ＲＡ　）及び読出Ｂ　 （ＲＢ　）入力端子に供給される。装置要求ＤＲＱＯ線３２、ＤＲＱ　１線３ろ 、ＤＲＱ２線ろ４及びＤＲＱろ線３５は、線３６乃至３８とともに、ＤＲＱ、／ ＤＡＣＫ対が各Ｄ　Ｍ　Ａチヤ不・しに対応するようにＤＭＡ、２０全入出刃装 置アダプタ１８（（接続する。

［１アレ４４０の出力端子Ｑｌ乃至Ｑ４は、線４６によってアドレス母線１２の Ａ１６乃至Ａ１９ビットに接続σれている。

この１列においては、Ｕアレイ４０はＴｅｘａｓ　ＩｎｓｔｒｕｍｅｎｔＳつ標 準的ＴＴＬ回路７４ＬＳ６７０モジュールによって、う、ノチ５０は標準的Ｔ　 Ｔ　Ｌ回路Ｉ−Ｓろ７ろ（てよって、バッファ５１（第３Ａ図）Ｉ−１１標準的 ＴＴＬ回路ＬＳ２４４によって、Ｉ）　Ｍ　Ａ　２０はＩｎｔｅ１８２３７　（ 又はＩｎｔｅ７８２５７　）　ＤＭ　Ａデバイスによって−Ｃれぞれ構成をれる 。

第３Ａ図には、Ｄ？ｖｉＡ２０．頁アレイ４０．８ビツト・ラッチ５０及びバッ ファ５１の相互接続が詳細に水系れている。

バッフ７５１　ｉＺｉＩ）ＭＡ　２０から出力σれるアドレス・ビット（９） ＡＤ乃至へ７をバッファ（一時記憶）して線２８及びアドレス母線１２に与える 。第ろ図に示てれているように１．ＤＭＡチップ２０ば、４０本の端子ピン、例 えばアドレス・ビットＡＤ乃至Ａ７のためのピン、組合せデータ／アドレス・ピ ンＤＢＯ乃至ＤＢ７、データ要求ピノＤＲＥＱ０乃至ＤＲＥＱ３、データ承認ピ ンＤＡＣＫＯ乃至ＤＡＣＫ３、母線（又は保留）要求ピンＨＲＱ２６、Ａ　Ｄ　 Ｓ　Ｔ　Ｂピン５６、アドレス付勢ＡＥＮビン５８、及びプロセッサ１０からの 一群の制御ピンを含む。一群の制御ピンには、チップ選択Ｃ８、保留承認ＨＩ、 ＤＡ２４、入出力続出ピンＩＯＲ，及び人出カ書込ビンＩＯＷが陰まれる。

次に、動作を説明する。第２図校び第３図の装置（−１、各別個のＤＭＡチャネ ルについて予めプログラムでれた頁レジスタ全選択することによって、ＤＭＡ２ ０のアドレシングｔｉｆＪＪを、Ｉｎｔｅ／−８２３７ＤＭＡ千ソフによって得 られる１６ビ７′トから■ｎｔｅｔ８０８８７１りロブロセンサ・チップによっ て得ら扛る完全２０ビツト・システム・アドレス母線に拡張子もことができる。

＜　Ｉｎｔ、ｅ７８０８８については、Ａ。

Ｐ、Ｍｏｒｓｅ、Ｔｈｅ　８０８６　Ｐｒｉｍｅｒ、Ｆ（ａｙｄｅｎ　Ｂｏｏｋ 　Ｃｏ。

ＩｎｃＸｃｏｐｙｒｉｇｈｔ　１９８　ＤＸ　Ｌｉｂｒａｒｙ　ｏｆ　Ｃｏｎｇ ｒｅｓｓｎｕｍｂｅｒ　Ｑｌ７６．．８．１２９２Ｍ６７００１．６’　４’０ ４７’；’−２３９３２８ＢＮＯ−８１０４−５１６５−４に記載でれている） し友がって、同じ又は異なった６４にバ１ト・ブロック領域すなわち頁に同時に Ｄ　Ｍ　Ａ動作を行うこと（１０） ができる。

貞アレイ４０は、４つの４ビツト・レジスタを含む。各レジスタは出力・端子Ｑ １乃至Ｑ４に異なった又は同一の高位アドレス・ピントＡＩ６乃至Ｒ１９ｉ出力 するためにプロセッサ１０によって個別的にプログラム可能である。これらのア ｌ／イ４Ｄ１／ジスタの１つをプログラムするために、レジスタ・アドレス（Ｄ Ｏｌｏｌ、１０、父は１１）が端子Ｗ’Ａ、、ＷＢＶこ設定きれ、データ母線１ ４のビン）ＤＯ乃至りろがアレイ４０の端子Ｄｌ乃至Ｄ４にぞね、ぞ力、印加さ れ、線２ろに書込信号がりえられたときにアドレスされたレジスタにロードσ力 ２る。

人出カーレジ置１８がＤＲＱ線金介し、て特定のチャネル全要求したときに＆、 Ｊ１、Ｄ　ｉＶＩ　Ａ　２０は、そのチャネル（＝′Ｃ独持のＤＡＣＫ信号を送 るとともにいずれかのチャネルが付勢σれでいることを・示す付勢ＡＥＮ線５８ を作動することによってこのチャイ、ルが月勢σれていることを示す。付勢チー ヤネルが動作）−ベき記憶装置の１６頁を確立するためにアレイ４０のレジスタ の１つからアドレス・ピッｌ−Ａ　Ｉ　６乃至Ａ、１９ｉケートすべく、ＤＡＣ Ｋ線ろ７乃芋３９が付勢Ｄ　Ｍ、　Ａチャネルに対応するアト・イ４０のレジス タのアドレスをアレイ４０の読出アドレス入力端子ＲＡ、ＲＢに辱えるようにゲ ート４２．４４において符号化される。アレ１４０の読出端子が線５８の０ＭＡ ２０信号ＡＥＮによって付勢されると＠、ＲＡ及びＲＢによって選択６れ１こア レイ４０のレジスタの内容がアドレス（１１）　竹入Ｈ訪８−５０１２９４（４ ）母線１２に高位アドレス・ビン）Ａ１６乃至Ａ１　ｑ＠コロ−ドするためにア レイ４Ｑの端子Ｑｌ乃至Ｑ４に発生する。残りの低位の１６個のアドレス・ピノ ）ＡＤ乃至Ａ１５け、ＤＭＡ２０からアドレス・ビットを受けるラッチ５０（ピ ットム８乃至Ａ１５）及びバンファ５１（ピッ）Ａ［］乃ｊＡ７）によってアド レス母線１２にロードされる。

第１図に関連して説明しｆζように、ＤＭＡ２Ｏｆ／ｌ；支データ母線１４ケ介 して副脚装置１０によって１６個の低位アドレス・ピントが供給てれる。

表１には、本卵明のアドレシング技術の例ｆ　Ｄ　Ｍ　Ａページングによるロー ルオーバ防上カフ去とともに示すＩｎｔｅｔＡＳＭ−８６アセンブリ言語による ソース・コード・リストが不尽れでいる。第４図には、付勢ＤＭＡチャネルのた めのアレイ・レジスタ４０に記憶さ、１する高位アトし／ス・ビットか１１１０ す々わち１６辿戚で７、ＤＭＡ２Ｄに記［煮でれた低位アトｌ／ス・ビットが１ １１１　１１１１　１１１１　１１１０すなわち１６進数でＦＦＦＥ、データ転 送が開始きれて記憶装置１６の２つ以北の位置に書込まれるものと仮定した場合 の、ページングとロールオーバ（ｒｏｌ　１ｏｖｅｒ　）が示ちれている。記憶 位置７ＦＦＦＥ及び７ＦＦＦＦが書込まれた後、アドレス・ピノ）Ａ１５乃至Ａ ｌ１からキャリーは生じないので、データを受ける次の１６記瞳位置は通常望ま れるように７００［］０であシ８００００ではない。表１の処理′手段は第１図 に関連して説明したステップ１及び２を示し、第２図（１２） 及び第６図の装置にあてはめた場合、ＤＭＡ２１］に開始アドレス及び語数値金 供給しデータ転送を行うことに相当する。

表１の行６２４及び６２５において読出／書込モードが選択され、行６２６乃至 ６３４においてＥＳ及びＢＸレジスタから２０ビツトのシステム・アドレスが形 成でれ、行６３６乃至６６８において低位１６ビントがＩ）ＭＡ２０にロードσ ツアー、行６６９乃至６４１において高位４ビツトが頁レジスタ４０にロード芒 れ、行６６１においてロールオーバが生じないこと全保証するためにテストが行 われる。（Ｉｎｔｅｌ　８０８０に＄−いては、表２に不尽れでいるように、２ つの１６ビツトのＥＳ及びＢ　Ｘレジスタを１つの４ビツトだけすらせ、すらせ ら几た２つのレジスタ内容全加算することによってＥＳ及びＢＸレジスタから２ ０ビツト・アドレスが兄生埒れる）（１３） 行　ソース （１４） セクタ＊１２８をＡＸへ ６４８　ＰＵＳＨＡＸ と）６０　ＰＯＰ　ＡＸ ：レジスタ回復 （１５）　特表昭５８−５０１２９４　（５）表２　：　２０ビツト・アドレス 形成 ＦＩＧ、２

Claims (1)

1. 【特許請求の範囲】 第１の複数のアト１／ス信号を搬送するアドレス信号線を有するプロセンヤと、 ｒｎＩ記第１の複数よりも小をい数である第２の複数のアドレス低弓なＳ取扱い 且つり数の選択的に動作可能なチャネルによって記憶装置全アクセスする手段全 構成するｆ（めに１）１■記−ノ゛ドレス母線に接続式れた記憶装置直接アクセ ス制両手段とケ刊する。：Ｕ２憶装置アトｔ／ス制御装置において、ｊ’ｌ′ｌ Ｊ記第１の複数と第２の複数との差に等しいか又はこの差より小さい数て゛ある 第ろの複数のアドレス信号を取扱うために前記アドレス母線に揚枕〜された代数 のフ［コグラム可能レジスタと、 各動作中のチャネル（・こ対応する前記プログラム可能レジスタによって１１ｖ 扱わｆ７るアドレス信号を前記アドレス母線にゲートｆるように各動作中のヂャ 不ルのために前記記憶装置直接アクセス制御手段の動作に応動する復号手段と、 全具備する記憶装置アトし・ス制御装置。 （１）