JP3448689B2 - Ｉｏ制御方法および情報処理装置 - Google Patents
Ｉｏ制御方法および情報処理装置Info
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- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
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Description
【０００１】
【産業上の利用分野】本発明は、ＩＯ制御方法および情
報処理装置に関し、特に、多数の入出力装置を制御する
のに好適なＩＯ制御方法および情報処理装置に関する。
報処理装置に関し、特に、多数の入出力装置を制御する
のに好適なＩＯ制御方法および情報処理装置に関する。
【０００２】
【従来の技術】図８に、従来の情報処理装置の一例を示
す。この情報処理装置５００は、ＣＰＵ５１０と、その
ＣＰＵ５１０に接続されたメモリ制御部５３０と、その
メモリ制御部５３０に接続されたメモリ５２０と、さら
に前記メモリ制御部５３０に接続されたシステムバス５
０５と、そのシステムバス５０５に接続された複数のＩ
Ｏ制御部５４０，５５０，５６０と、前記ＩＯ制御部５
４０に接続されたＩＯバス５４９と、そのＩＯバス５４
９に接続されたＩＯ要素（入出力装置）２００，２０
１，２０２と、前記ＩＯ制御部５５０に接続されたＩＯ
バス５５９と、そのＩＯバス５５９に接続されたＩＯ要
素２１０，２１１，２１２と、前記ＩＯ制御部５６０に
接続されたＩＯバス５６９と、そのＩＯバス５６９に接
続されたＩＯ要素２２０，２２１，２２２とから構成さ
れている。
す。この情報処理装置５００は、ＣＰＵ５１０と、その
ＣＰＵ５１０に接続されたメモリ制御部５３０と、その
メモリ制御部５３０に接続されたメモリ５２０と、さら
に前記メモリ制御部５３０に接続されたシステムバス５
０５と、そのシステムバス５０５に接続された複数のＩ
Ｏ制御部５４０，５５０，５６０と、前記ＩＯ制御部５
４０に接続されたＩＯバス５４９と、そのＩＯバス５４
９に接続されたＩＯ要素（入出力装置）２００，２０
１，２０２と、前記ＩＯ制御部５５０に接続されたＩＯ
バス５５９と、そのＩＯバス５５９に接続されたＩＯ要
素２１０，２１１，２１２と、前記ＩＯ制御部５６０に
接続されたＩＯバス５６９と、そのＩＯバス５６９に接
続されたＩＯ要素２２０，２２１，２２２とから構成さ
れている。
【０００３】メモリ５２０は、ＩＯ制御部５４０に接続
されている各ＩＯ要素２００，２０１，２０２に対応す
るＤＭＡコマンドデータ構造７０１，７０２，７０３
と、ＩＯ制御部５４０に接続されている各ＩＯ要素２０
０，２０１，２０２から各自の状態を報告される完了リ
スト７２０と、データ転送コマンドに従ってＩＯ要素２
００，２０１，２０２から転送されたデータまたはＩＯ
要素２００，２０１，２０２へ転送するデータを保持す
るＤＭＡバッファ７３０とを持っている。また、図示し
ていないが、メモリ５２０は、ＩＯ制御部５５０，５６
０に対しても同様のＤＭＡコマンドデータ構造と，完了
リストを持っている。
されている各ＩＯ要素２００，２０１，２０２に対応す
るＤＭＡコマンドデータ構造７０１，７０２，７０３
と、ＩＯ制御部５４０に接続されている各ＩＯ要素２０
０，２０１，２０２から各自の状態を報告される完了リ
スト７２０と、データ転送コマンドに従ってＩＯ要素２
００，２０１，２０２から転送されたデータまたはＩＯ
要素２００，２０１，２０２へ転送するデータを保持す
るＤＭＡバッファ７３０とを持っている。また、図示し
ていないが、メモリ５２０は、ＩＯ制御部５５０，５６
０に対しても同様のＤＭＡコマンドデータ構造と，完了
リストを持っている。
【０００４】ＩＯ制御部５４０は、内部に、各ＩＯ要素
２００，２０１，２０２に対応したアドレスレジスタ５
４１および起動レジスタ５４２，アドレスレジスタ５４
３および起動レジスタ５４４，アドレスレジスタ５４５
および起動レジスタ５４６を持っている。アドレスレジ
スタ５４１は、メモリ５２０に置かれているＤＭＡコマ
ンドデータ構造７０１のアドレスを保持する。起動レジ
スタ５４２は、ＤＭＡコマンドデータ構造７０１を読み
出すきっかけを与えるのに使用する。アドレスレジスタ
５４３は、ＤＭＡコマンドデータ構造７０２のアドレス
を保持する。起動レジスタ５４４は、ＤＭＡコマンドデ
ータ構造７０２を読み出すきっかけを与えるのに使用す
る。アドレスレジスタ５４５は、ＤＭＡコマンドデータ
構造７０３のアドレスを保持する。起動レジスタ５４６
は、ＤＭＡコマンドデータ構造７０３を読み出すきっか
けを与えるのに使用する。また、ＩＯ制御部５５０，５
６０も同様にアドレスレジスタと起動レジスタとを持っ
ている。
２００，２０１，２０２に対応したアドレスレジスタ５
４１および起動レジスタ５４２，アドレスレジスタ５４
３および起動レジスタ５４４，アドレスレジスタ５４５
および起動レジスタ５４６を持っている。アドレスレジ
スタ５４１は、メモリ５２０に置かれているＤＭＡコマ
ンドデータ構造７０１のアドレスを保持する。起動レジ
スタ５４２は、ＤＭＡコマンドデータ構造７０１を読み
出すきっかけを与えるのに使用する。アドレスレジスタ
５４３は、ＤＭＡコマンドデータ構造７０２のアドレス
を保持する。起動レジスタ５４４は、ＤＭＡコマンドデ
ータ構造７０２を読み出すきっかけを与えるのに使用す
る。アドレスレジスタ５４５は、ＤＭＡコマンドデータ
構造７０３のアドレスを保持する。起動レジスタ５４６
は、ＤＭＡコマンドデータ構造７０３を読み出すきっか
けを与えるのに使用する。また、ＩＯ制御部５５０，５
６０も同様にアドレスレジスタと起動レジスタとを持っ
ている。
【０００５】図９は、ＩＯ制御部５４０のアドレスレジ
スタ５４１と，メモリ５２０のＤＭＡコマンドデータ構
造７０１のリンクを示す。ＩＯ制御部５４０のアドレス
レジスタ５４１は、ＤＭＡコマンドデータ構造７０１の
先頭のＤＭＡコマンドクワッド８００を指示している。
ＤＭＡコマンドデータ構造７０１は、ＤＭＡコマンドク
ワッド８００，８０１，…のチェインである。各ＤＭＡ
コマンドクワッド８００，８０１，…は、次のＤＭＡコ
マンドクワッドへのポインタと，ＤＭＡコマンドと，引
数１と，引数２とからなっている。なお、ＤＭＡコマン
ドデータ構造７０２，７０３についても同様である。
スタ５４１と，メモリ５２０のＤＭＡコマンドデータ構
造７０１のリンクを示す。ＩＯ制御部５４０のアドレス
レジスタ５４１は、ＤＭＡコマンドデータ構造７０１の
先頭のＤＭＡコマンドクワッド８００を指示している。
ＤＭＡコマンドデータ構造７０１は、ＤＭＡコマンドク
ワッド８００，８０１，…のチェインである。各ＤＭＡ
コマンドクワッド８００，８０１，…は、次のＤＭＡコ
マンドクワッドへのポインタと，ＤＭＡコマンドと，引
数１と，引数２とからなっている。なお、ＤＭＡコマン
ドデータ構造７０２，７０３についても同様である。
【０００６】図１０は、完了リスト７２０のデータ構造
を示す。完了リスト７２０は、ＩＯ要素の状態を記述し
た状態エントリ７２０２を有している。
を示す。完了リスト７２０は、ＩＯ要素の状態を記述し
た状態エントリ７２０２を有している。
【０００７】上記情報処理装置５００では、ＣＰＵ５１
０は、例えばＩＯ要素２００へのＤＭＡ要求があると
き、ＩＯ要素２００へのＤＭＡコマンドクワッド８０
０，８０１，…を作成し、ＩＯ要素２００に対応するＤ
ＭＡコマンドデータ構造７０１としてメモリ５２０に書
き込む。さらに、前記ＤＭＡコマンドデータ構造７０１
へのポインタ情報をＩＯ制御部５４０のアドレスレジス
タ５４１に書き込む。ＩＯ制御部５４０は、例えばＩＯ
要素２００が動作可能であるとき、対応するアドレスレ
ジスタ５４１を参照して、メモリ５２０上のＤＭＡコマ
ンドデータ構造７０１からＤＭＡコマンドクワッド８０
０，８０１，…を１つずつ読み出し、順にＩＯ要素２０
０にＤＭＡ処理を実行させる。そして、ＤＭＡ処理を終
了すると、ＩＯ要素２００の終了状態を記述した状態エ
ントリを、メモリ５２０の完了リスト７２０のチェイン
構造リストに挿入する。
０は、例えばＩＯ要素２００へのＤＭＡ要求があると
き、ＩＯ要素２００へのＤＭＡコマンドクワッド８０
０，８０１，…を作成し、ＩＯ要素２００に対応するＤ
ＭＡコマンドデータ構造７０１としてメモリ５２０に書
き込む。さらに、前記ＤＭＡコマンドデータ構造７０１
へのポインタ情報をＩＯ制御部５４０のアドレスレジス
タ５４１に書き込む。ＩＯ制御部５４０は、例えばＩＯ
要素２００が動作可能であるとき、対応するアドレスレ
ジスタ５４１を参照して、メモリ５２０上のＤＭＡコマ
ンドデータ構造７０１からＤＭＡコマンドクワッド８０
０，８０１，…を１つずつ読み出し、順にＩＯ要素２０
０にＤＭＡ処理を実行させる。そして、ＤＭＡ処理を終
了すると、ＩＯ要素２００の終了状態を記述した状態エ
ントリを、メモリ５２０の完了リスト７２０のチェイン
構造リストに挿入する。
【０００８】なお、上記従来技術は、１９８６年８月の
ヒューレット・パッカード・ジャーナル（ＨＥＷＬＥＴ
Ｔ−ＰＡＣＫＡＲＤ ＪＯＵＲＮＡＬ，Ａｕｇｕｓｔ １
９８６，ｐｐ２３−３０）に記載されている。
ヒューレット・パッカード・ジャーナル（ＨＥＷＬＥＴ
Ｔ−ＰＡＣＫＡＲＤ ＪＯＵＲＮＡＬ，Ａｕｇｕｓｔ １
９８６，ｐｐ２３−３０）に記載されている。
【０００９】
【発明が解決しようとする課題】上記従来技術では、Ｉ
Ｏ要素にそれぞれ対応してアドレスレジスタおよび起動
レジスタを設けている。このため、１つのＩＯ制御部に
多数のＩＯ要素を接続しようとすると、そのＩＯ要素の
数だけアドレスレジスタおよび起動レジスタを設ける必
要がある。しかし、これは次の〜の問題点を生じさ
せる。 複数のレジスタを設けると、ハードウエアコストがか
かる。 複数のレジスタをマッピングするためのアドレス空間
が必要になるため、ＩＯ制御部が持つアドレス空間の大
きさに依存して接続可能なＩＯ要素の数が制限される。 ＩＯ制御部のレジスタへのアクセスはシステムバスを
経由して行うが、システムバスのバス権の確保，プロト
コル処理などで高速処理が困難である。また、一般にデ
ータ転送に比べてＩＯ制御部のレジスタへのアクセスは
システムバスのスループット（単位時間当たりの転送デ
ータ量）を落とす傾向がある。従って、ＩＯ制御部に複
数のレジスタを設けて、ＣＰＵからそれらレジスタへの
アクセスの機会が増えると、システムの性能を落として
しまう。
Ｏ要素にそれぞれ対応してアドレスレジスタおよび起動
レジスタを設けている。このため、１つのＩＯ制御部に
多数のＩＯ要素を接続しようとすると、そのＩＯ要素の
数だけアドレスレジスタおよび起動レジスタを設ける必
要がある。しかし、これは次の〜の問題点を生じさ
せる。 複数のレジスタを設けると、ハードウエアコストがか
かる。 複数のレジスタをマッピングするためのアドレス空間
が必要になるため、ＩＯ制御部が持つアドレス空間の大
きさに依存して接続可能なＩＯ要素の数が制限される。 ＩＯ制御部のレジスタへのアクセスはシステムバスを
経由して行うが、システムバスのバス権の確保，プロト
コル処理などで高速処理が困難である。また、一般にデ
ータ転送に比べてＩＯ制御部のレジスタへのアクセスは
システムバスのスループット（単位時間当たりの転送デ
ータ量）を落とす傾向がある。従って、ＩＯ制御部に複
数のレジスタを設けて、ＣＰＵからそれらレジスタへの
アクセスの機会が増えると、システムの性能を落として
しまう。
【００１０】さらに、上記従来の技術では、ＤＭＡコマ
ンドクワッドを順に読み出してＩＯ要素に１つずつ処理
させるため、１つのＩＯ要素が複数のＤＭＡ処理を並列
に処理できる場合でも、１つずつしかＤＭＡ処理を実行
できず、ＩＯ要素の性能をフルに引き出すことができな
い問題点がある。また、上記従来の技術では、多数のＩ
Ｏ要素の終了状態が完了リストに挿入された場合、どの
ＩＯ要素の終了状態かを解析する技術に言及していな
い。
ンドクワッドを順に読み出してＩＯ要素に１つずつ処理
させるため、１つのＩＯ要素が複数のＤＭＡ処理を並列
に処理できる場合でも、１つずつしかＤＭＡ処理を実行
できず、ＩＯ要素の性能をフルに引き出すことができな
い問題点がある。また、上記従来の技術では、多数のＩ
Ｏ要素の終了状態が完了リストに挿入された場合、どの
ＩＯ要素の終了状態かを解析する技術に言及していな
い。
【００１１】そこで、本発明の第１の目的は、ＩＯ要素
にそれぞれ対応してアドレスレジスタおよび起動レジス
タを設けないでＩＯ要素を制御することが出来るＩＯ制
御方法および情報処理装置を提供することにある。ま
た、本発明の第２の目的は、ＩＯ要素が複数のＤＭＡ要
求を並列に処理できる場合には、ＤＭＡ処理を並列に実
行させるＩＯ制御方法および情報処理装置を提供するこ
とにある。さらに、本発明の第３の目的は、多数のＩＯ
要素の終了状態が完了リストに挿入された場合に、どの
ＩＯ要素の終了状態かを登録できるようにしたＩＯ制御
方法および情報処理装置を提供することにある。
にそれぞれ対応してアドレスレジスタおよび起動レジス
タを設けないでＩＯ要素を制御することが出来るＩＯ制
御方法および情報処理装置を提供することにある。ま
た、本発明の第２の目的は、ＩＯ要素が複数のＤＭＡ要
求を並列に処理できる場合には、ＤＭＡ処理を並列に実
行させるＩＯ制御方法および情報処理装置を提供するこ
とにある。さらに、本発明の第３の目的は、多数のＩＯ
要素の終了状態が完了リストに挿入された場合に、どの
ＩＯ要素の終了状態かを登録できるようにしたＩＯ制御
方法および情報処理装置を提供することにある。
【００１２】
【課題を解決するための手段】第１の観点では、本発明
は、ＣＰＵと，そのＣＰＵに接続されたメモリと，その
メモリに接続されたＩＯ制御部と，そのＩＯ制御部に接
続された複数の入出力装置とを有する情報処理装置にお
いて、入出力装置への複数のＩＯコマンド情報を入出力
装置対応のコマンドデータ構造として前記ＣＰＵが前記
メモリに書き込み，且つ，入出力装置を識別するＩＯ識
別情報とそれに対応するＩＯコマンド情報へのコマンド
ポインタ情報とを要求データ構造として前記ＣＰＵが前
記メモリに書き込み，且つ，前記要求データ構造への要
求ポインタ情報を前記ＣＰＵが前記ＩＯ制御部のアドレ
スレジスタに書き込み、そのアドレスレジスタを参照し
て前記書き込まれた前記ＩＯ識別情報と前記コマンドポ
インタ情報を前記ＩＯ制御部が前記メモリから読み出
し，且つ，前記コマンドポインタ情報を参照して前記書
き込まれた前記ＩＯコマンド情報を前記ＩＯ制御部が前
記メモリから読み出し、これによって前記ＩＯ制御部が
動作可能な入出力装置に対応するＩＯコマンドの処理を
実行させることを特徴とするＩＯ制御方法を提供する。
また、ＣＰＵと，そのＣＰＵに接続されたメモリと，そ
のメモリに接続されたＩＯ制御部と，そのＩＯ制御部に
接続された複数の入出力装置とを有する情報処理装置に
おいて、前記メモリに格納されるデータは、入出力装置
への複数のＩＯコマンド情報を前記ＣＰＵから書き込ま
れる入出力装置対応のコマンドデータ構造と，入出力装
置を識別するＩＯ識別情報とそれに対応するＩＯコマン
ド情報へのコマンドポインタ情報とを前記ＣＰＵから書
き込まれる要求データ構造とを有し、前記ＩＯ制御部
は、前記要求データ構造への要求ポインタ情報を前記Ｃ
ＰＵから書き込まれるアドレスレジスタと，解析部と，
ローカルメモリと，ＩＯ処理部とを有し、前記解析部
は、前記アドレスレジスタを参照して前記要求データ構
造からＩＯ識別情報とコマンドポインタ情報を読み出し
て前記ローカルメモリに書き込み、前記ＩＯ処理部は、
前記ローカルメモリに書き込まれた前記ＩＯ識別情報と
コマンドポインタ情報とを参照して前記コマンドデータ
構造からＩＯコマンド情報を読み出し，動作可能な入出
力装置に対応するＩＯコマンドの処理を実行させること
を特徴とする情報処理装置を提供する。
は、ＣＰＵと，そのＣＰＵに接続されたメモリと，その
メモリに接続されたＩＯ制御部と，そのＩＯ制御部に接
続された複数の入出力装置とを有する情報処理装置にお
いて、入出力装置への複数のＩＯコマンド情報を入出力
装置対応のコマンドデータ構造として前記ＣＰＵが前記
メモリに書き込み，且つ，入出力装置を識別するＩＯ識
別情報とそれに対応するＩＯコマンド情報へのコマンド
ポインタ情報とを要求データ構造として前記ＣＰＵが前
記メモリに書き込み，且つ，前記要求データ構造への要
求ポインタ情報を前記ＣＰＵが前記ＩＯ制御部のアドレ
スレジスタに書き込み、そのアドレスレジスタを参照し
て前記書き込まれた前記ＩＯ識別情報と前記コマンドポ
インタ情報を前記ＩＯ制御部が前記メモリから読み出
し，且つ，前記コマンドポインタ情報を参照して前記書
き込まれた前記ＩＯコマンド情報を前記ＩＯ制御部が前
記メモリから読み出し、これによって前記ＩＯ制御部が
動作可能な入出力装置に対応するＩＯコマンドの処理を
実行させることを特徴とするＩＯ制御方法を提供する。
また、ＣＰＵと，そのＣＰＵに接続されたメモリと，そ
のメモリに接続されたＩＯ制御部と，そのＩＯ制御部に
接続された複数の入出力装置とを有する情報処理装置に
おいて、前記メモリに格納されるデータは、入出力装置
への複数のＩＯコマンド情報を前記ＣＰＵから書き込ま
れる入出力装置対応のコマンドデータ構造と，入出力装
置を識別するＩＯ識別情報とそれに対応するＩＯコマン
ド情報へのコマンドポインタ情報とを前記ＣＰＵから書
き込まれる要求データ構造とを有し、前記ＩＯ制御部
は、前記要求データ構造への要求ポインタ情報を前記Ｃ
ＰＵから書き込まれるアドレスレジスタと，解析部と，
ローカルメモリと，ＩＯ処理部とを有し、前記解析部
は、前記アドレスレジスタを参照して前記要求データ構
造からＩＯ識別情報とコマンドポインタ情報を読み出し
て前記ローカルメモリに書き込み、前記ＩＯ処理部は、
前記ローカルメモリに書き込まれた前記ＩＯ識別情報と
コマンドポインタ情報とを参照して前記コマンドデータ
構造からＩＯコマンド情報を読み出し，動作可能な入出
力装置に対応するＩＯコマンドの処理を実行させること
を特徴とする情報処理装置を提供する。
【００１３】第２の観点では、本発明は、上記のＩＯ制
御方法において、ＩＯ制御部が動作可能な入出力装置に
対応するＩＯコマンドの処理を実行させた後，その処理
の終了前でも動作可能な入出力装置に対応する次のＩＯ
コマンド情報を読み出し，そのＩＯコマンドの処理を実
行させることを特徴とするＩＯ制御方法を提供する。ま
た、上記の情報処理装置において、前記解析部は、ロー
カルメモリに可能ならば複数のＩＯ識別情報とコマンド
ポインタ情報を読み出して書き込み、前記ＩＯ処理部
は、動作可能な入出力装置に対応するＩＯコマンドの処
理を実行させた後，その処理の終了前でも動作可能な次
の入出力装置に対応するコマンドポインタ情報を参照し
て前記コマンドデータ構造から次のＩＯコマンド情報を
読み出し，前記動作可能な入出力装置に対応するＩＯコ
マンドの処理を実行させることを特徴とする情報処理装
置を提供する。
御方法において、ＩＯ制御部が動作可能な入出力装置に
対応するＩＯコマンドの処理を実行させた後，その処理
の終了前でも動作可能な入出力装置に対応する次のＩＯ
コマンド情報を読み出し，そのＩＯコマンドの処理を実
行させることを特徴とするＩＯ制御方法を提供する。ま
た、上記の情報処理装置において、前記解析部は、ロー
カルメモリに可能ならば複数のＩＯ識別情報とコマンド
ポインタ情報を読み出して書き込み、前記ＩＯ処理部
は、動作可能な入出力装置に対応するＩＯコマンドの処
理を実行させた後，その処理の終了前でも動作可能な次
の入出力装置に対応するコマンドポインタ情報を参照し
て前記コマンドデータ構造から次のＩＯコマンド情報を
読み出し，前記動作可能な入出力装置に対応するＩＯコ
マンドの処理を実行させることを特徴とする情報処理装
置を提供する。
【００１４】第３の観点では、本発明は、ＣＰＵと，そ
のＣＰＵに接続されたメモリと，そのメモリに接続され
たＩＯ制御部と，そのＩＯ制御部に接続された複数の入
出力装置とを有する情報処理装置において、処理を終了
した入出力装置を識別するＩＯ識別情報とその入出力装
置の終了状態を表す状態情報とを前記ＩＯ制御部が前記
メモリに書き込み、その書き込まれた前記ＩＯ識別情報
と前記状態情報とを前記ＣＰＵが前記メモリから読み出
し、これによって入出力装置とその終了状態を前記ＣＰ
Ｕが認識することを特徴とするＩＯ制御方法を提供す
る。また、ＣＰＵと，そのＣＰＵに接続されたメモリ
と，そのメモリに接続されたＩＯ制御部と，そのＩＯ制
御部に接続された複数の入出力装置とを有する情報処理
装置において、前記メモリに格納されるデータは、制御
対象の入出力装置を識別するＩＯ識別情報とその入出力
装置の状態を表す状態情報とを前記ＩＯ制御部から書き
込まれるデータ構造を有することを特徴とする情報処理
装置を提供する。
のＣＰＵに接続されたメモリと，そのメモリに接続され
たＩＯ制御部と，そのＩＯ制御部に接続された複数の入
出力装置とを有する情報処理装置において、処理を終了
した入出力装置を識別するＩＯ識別情報とその入出力装
置の終了状態を表す状態情報とを前記ＩＯ制御部が前記
メモリに書き込み、その書き込まれた前記ＩＯ識別情報
と前記状態情報とを前記ＣＰＵが前記メモリから読み出
し、これによって入出力装置とその終了状態を前記ＣＰ
Ｕが認識することを特徴とするＩＯ制御方法を提供す
る。また、ＣＰＵと，そのＣＰＵに接続されたメモリ
と，そのメモリに接続されたＩＯ制御部と，そのＩＯ制
御部に接続された複数の入出力装置とを有する情報処理
装置において、前記メモリに格納されるデータは、制御
対象の入出力装置を識別するＩＯ識別情報とその入出力
装置の状態を表す状態情報とを前記ＩＯ制御部から書き
込まれるデータ構造を有することを特徴とする情報処理
装置を提供する。
【００１５】
【作用】上記第１の観点による本発明のＩＯ制御方法お
よび情報処理装置では、ＩＯ制御部に接続される入出力
装置の数に係わらず、ＩＯ制御部には、アドレスレジス
タと起動レジスタの２つのレジスタだけを設ける。さら
に、入出力装置対応のコマンドデータ構造へのポインタ
は、要求データ構造としてメモリに書き込み、その要求
データ構造のアドレスを前記ＩＯ制御部のアドレスレジ
スタに書き込む。そして、ＩＯ制御部は、メモリの要求
データ構造およびコマンドデータ構造を参照して各入出
力装置に対するＩＯ処理を実行する。このように、ＩＯ
制御部には、アドレスレジスタと起動レジスタの２つの
レジスタだけを設けるから、ハードウエアコストがかか
らない。また、２つのレジスタのアドレス空間だけでよ
いため、ＩＯ制御部が持つアドレス空間の大きさによっ
て接続可能な入出力装置の数が制限されない。さらに、
ＣＰＵからＩＯ制御部のレジスタへのアクセスの機会を
最小にでき、スループットの低下を防止することが出来
る。
よび情報処理装置では、ＩＯ制御部に接続される入出力
装置の数に係わらず、ＩＯ制御部には、アドレスレジス
タと起動レジスタの２つのレジスタだけを設ける。さら
に、入出力装置対応のコマンドデータ構造へのポインタ
は、要求データ構造としてメモリに書き込み、その要求
データ構造のアドレスを前記ＩＯ制御部のアドレスレジ
スタに書き込む。そして、ＩＯ制御部は、メモリの要求
データ構造およびコマンドデータ構造を参照して各入出
力装置に対するＩＯ処理を実行する。このように、ＩＯ
制御部には、アドレスレジスタと起動レジスタの２つの
レジスタだけを設けるから、ハードウエアコストがかか
らない。また、２つのレジスタのアドレス空間だけでよ
いため、ＩＯ制御部が持つアドレス空間の大きさによっ
て接続可能な入出力装置の数が制限されない。さらに、
ＣＰＵからＩＯ制御部のレジスタへのアクセスの機会を
最小にでき、スループットの低下を防止することが出来
る。
【００１６】上記第２の観点による本発明のＩＯ制御方
法および情報処理装置では、ＩＯ制御部は、入出力装置
にＩＯコマンドの処理を実行させた後、その処理の終了
前でも、動作可能な入出力装置に対応する次のＩＯコマ
ンド情報をメモリから読み出して、そのＩＯコマンドの
処理を実行させる。このため、入出力装置にＤＭＡ処理
を並列実行させることが可能となり、入出力装置の性能
をフルに引き出せるようになる。
法および情報処理装置では、ＩＯ制御部は、入出力装置
にＩＯコマンドの処理を実行させた後、その処理の終了
前でも、動作可能な入出力装置に対応する次のＩＯコマ
ンド情報をメモリから読み出して、そのＩＯコマンドの
処理を実行させる。このため、入出力装置にＤＭＡ処理
を並列実行させることが可能となり、入出力装置の性能
をフルに引き出せるようになる。
【００１７】上記第３の観点による本発明のＩＯ制御方
法および情報処理装置では、制御対象の入出力装置を識
別するＩＯ識別情報とその入出力装置の状態を表す状態
情報とをＩＯ制御部から書き込まれるデータ構造を、メ
モリに設けている。このため、多数の入出力装置が接続
された場合にも、どの入出力装置の処理が終了したのか
を高速に判別することが出来る。
法および情報処理装置では、制御対象の入出力装置を識
別するＩＯ識別情報とその入出力装置の状態を表す状態
情報とをＩＯ制御部から書き込まれるデータ構造を、メ
モリに設けている。このため、多数の入出力装置が接続
された場合にも、どの入出力装置の処理が終了したのか
を高速に判別することが出来る。
【００１８】
【実施例】以下、図に示す実施例により本発明を詳細に
説明する。なお、これにより本発明が限定されるもので
はない。
説明する。なお、これにより本発明が限定されるもので
はない。
【００１９】図１に、本発明の情報処理装置の一実施例
を示す。この情報処理装置１００は、ＣＰＵ１１０と、
そのＣＰＵ１１０に接続されたメモリ制御部１３０と、
そのメモリ制御部１３０に接続されたメモリ１２０と、
さらに前記メモリ制御部１３０に接続されたシステムバ
ス１０５と、そのシステムバス１０５に接続された複数
のＩＯ制御部１４０，１５０，１６０と、前記ＩＯ制御
部１４０に接続されたＩＯバス１４９と、そのＩＯバス
１４９に接続されたＩＯ要素２００，２０１，２０２
と、前記ＩＯ制御部１５０に接続されたＩＯバス１５９
と、そのＩＯバス１５９に接続されたＩＯ要素２１０，
２１１，２１２と、前記ＩＯ制御部１６０に接続された
ＩＯバス１６９と、そのＩＯバス１６９に接続されたＩ
Ｏ要素２２０，２２１，２２２とから構成されている。
を示す。この情報処理装置１００は、ＣＰＵ１１０と、
そのＣＰＵ１１０に接続されたメモリ制御部１３０と、
そのメモリ制御部１３０に接続されたメモリ１２０と、
さらに前記メモリ制御部１３０に接続されたシステムバ
ス１０５と、そのシステムバス１０５に接続された複数
のＩＯ制御部１４０，１５０，１６０と、前記ＩＯ制御
部１４０に接続されたＩＯバス１４９と、そのＩＯバス
１４９に接続されたＩＯ要素２００，２０１，２０２
と、前記ＩＯ制御部１５０に接続されたＩＯバス１５９
と、そのＩＯバス１５９に接続されたＩＯ要素２１０，
２１１，２１２と、前記ＩＯ制御部１６０に接続された
ＩＯバス１６９と、そのＩＯバス１６９に接続されたＩ
Ｏ要素２２０，２２１，２２２とから構成されている。
【００２０】ＣＰＵ１１０は、内部に、コピーバックキ
ャッシュ１１５を持っている。メモリ１２０は、ＩＯ制
御部１４０に対するＤＭＡ要求データ構造３１０と、Ｉ
Ｏ制御部１４０に接続されている各ＩＯ要素２００，２
０１，２０２に対応するＤＭＡコマンドデータ構造３０
１，３０２，３０３と、ＩＯ制御部１４０に接続されて
いる各ＩＯ要素２００，２０１，２０２から各自の終了
状態を報告される完了リスト３２０と、データ転送コマ
ンドに従ってＩＯ要素２００，２０１，２０２から転送
されたデータまたはＩＯ要素２００，２０１，２０２へ
転送するデータを保持するＤＭＡバッファ３３０とを持
っている。このＤＭＡバッファ３３０は、データ転送コ
マンドの数だけ連続した領域としてとられる。また、図
示していないが、メモリ１２０は、ＩＯ制御部１５０，
１６０に対しても同様のＤＭＡ要求データ構造と，ＤＭ
Ａコマンドデータ構造と，完了リストを持っている。
ャッシュ１１５を持っている。メモリ１２０は、ＩＯ制
御部１４０に対するＤＭＡ要求データ構造３１０と、Ｉ
Ｏ制御部１４０に接続されている各ＩＯ要素２００，２
０１，２０２に対応するＤＭＡコマンドデータ構造３０
１，３０２，３０３と、ＩＯ制御部１４０に接続されて
いる各ＩＯ要素２００，２０１，２０２から各自の終了
状態を報告される完了リスト３２０と、データ転送コマ
ンドに従ってＩＯ要素２００，２０１，２０２から転送
されたデータまたはＩＯ要素２００，２０１，２０２へ
転送するデータを保持するＤＭＡバッファ３３０とを持
っている。このＤＭＡバッファ３３０は、データ転送コ
マンドの数だけ連続した領域としてとられる。また、図
示していないが、メモリ１２０は、ＩＯ制御部１５０，
１６０に対しても同様のＤＭＡ要求データ構造と，ＤＭ
Ａコマンドデータ構造と，完了リストを持っている。
【００２１】メモリ１２０上に作られる全てのデータ構
造は、前記ＣＰＵ１１０のコピーバックキャッシュ１１
５のブロックサイズ（キャッシュミス時にまとめて読み
込まれるデータ量）の整数倍の大きさを単位にしてい
る。これにより、ＣＰＵ１１０とメモリ１２０の間のデ
ータ転送を効率的に行うことが出来る。また、システム
バス１０５上でのデータのブロック転送量も、コピーバ
ックキャッシュ１１５のブロックサイズの整数倍の大き
さを単位にしている。これにより、メモリ１２０とＩＯ
制御部１４０，１５０，１６０の間のデータ転送も効率
的に行うことが出来る。
造は、前記ＣＰＵ１１０のコピーバックキャッシュ１１
５のブロックサイズ（キャッシュミス時にまとめて読み
込まれるデータ量）の整数倍の大きさを単位にしてい
る。これにより、ＣＰＵ１１０とメモリ１２０の間のデ
ータ転送を効率的に行うことが出来る。また、システム
バス１０５上でのデータのブロック転送量も、コピーバ
ックキャッシュ１１５のブロックサイズの整数倍の大き
さを単位にしている。これにより、メモリ１２０とＩＯ
制御部１４０，１５０，１６０の間のデータ転送も効率
的に行うことが出来る。
【００２２】ＩＯ制御部１４０は、内部に、アドレスレ
ジスタ１４１および起動レジスタ１４２を持っている。
アドレスレジスタ１４１は、メモリ１２０に置かれてい
るＤＭＡ要求データ構造３１０のアドレスを保持する。
起動レジスタ１４２は、当該ＩＯ制御部１４０のＤＭＡ
処理の起動に使用する。また、ＩＯ制御部１５０，１６
０も同様にアドレスレジスタと起動レジスタを持ってい
る。
ジスタ１４１および起動レジスタ１４２を持っている。
アドレスレジスタ１４１は、メモリ１２０に置かれてい
るＤＭＡ要求データ構造３１０のアドレスを保持する。
起動レジスタ１４２は、当該ＩＯ制御部１４０のＤＭＡ
処理の起動に使用する。また、ＩＯ制御部１５０，１６
０も同様にアドレスレジスタと起動レジスタを持ってい
る。
【００２３】図２は、ＩＯ制御部１４０のアドレスレジ
スタ１４１と，メモリ１２０のＤＭＡ要求データ構造３
１０およびＤＭＡコマンドデータ構造３０１，３０２，
３０３のリンクを示す。ＩＯ制御部１４０のアドレスレ
ジスタ１４１は、メモリ１２０のＤＭＡ要求データ構造
３１０の先頭のＤＭＡ起動要求クワッド３１１を指示す
る。ＤＭＡ要求データ構造３１０は、各ＤＭＡ起動要求
に対応したＤＭＡ起動要求クワッド３１１，３１２，３
１３，…のチェインである。各ＤＭＡ起動要求クワッド
は、次のＤＭＡ起動要求クワッドへのポインタと，当該
ＤＭＡ起動要求の対象であるＩＯ要素を識別するための
ＩＯ識別情報と，対応するＤＭＡコマンドデータ構造へ
のポインタと，引数とからなっている。なお、ＩＯ要素
対応に１つずつＤＭＡ起動要求クワッドを用意し，各Ｄ
ＭＡ起動要求クワッドを連続したメモリ領域に取れば、
ＩＯ制御部は順にＤＭＡ起動要求クワッドを読み出せば
よいため、ＤＭＡ要求データ構造は、必ずしもＤＭＡ起
動要求クワッドのチェイン構造である必要はない。
スタ１４１と，メモリ１２０のＤＭＡ要求データ構造３
１０およびＤＭＡコマンドデータ構造３０１，３０２，
３０３のリンクを示す。ＩＯ制御部１４０のアドレスレ
ジスタ１４１は、メモリ１２０のＤＭＡ要求データ構造
３１０の先頭のＤＭＡ起動要求クワッド３１１を指示す
る。ＤＭＡ要求データ構造３１０は、各ＤＭＡ起動要求
に対応したＤＭＡ起動要求クワッド３１１，３１２，３
１３，…のチェインである。各ＤＭＡ起動要求クワッド
は、次のＤＭＡ起動要求クワッドへのポインタと，当該
ＤＭＡ起動要求の対象であるＩＯ要素を識別するための
ＩＯ識別情報と，対応するＤＭＡコマンドデータ構造へ
のポインタと，引数とからなっている。なお、ＩＯ要素
対応に１つずつＤＭＡ起動要求クワッドを用意し，各Ｄ
ＭＡ起動要求クワッドを連続したメモリ領域に取れば、
ＩＯ制御部は順にＤＭＡ起動要求クワッドを読み出せば
よいため、ＤＭＡ要求データ構造は、必ずしもＤＭＡ起
動要求クワッドのチェイン構造である必要はない。
【００２４】ＤＭＡコマンドデータ構造３０１は、ＤＭ
Ａコマンドクワッド４００，４０１，４０２，…のチェ
インである。各ＤＭＡコマンドクワッド４００，４０
１，…は、次のＤＭＡコマンドクワッドへのポインタ
と，ＤＭＡコマンドと，引数１と，引数２とからなって
いる。ＤＭＡコマンドデータ構造３０２，３０３，…に
ついても同様である。
Ａコマンドクワッド４００，４０１，４０２，…のチェ
インである。各ＤＭＡコマンドクワッド４００，４０
１，…は、次のＤＭＡコマンドクワッドへのポインタ
と，ＤＭＡコマンドと，引数１と，引数２とからなって
いる。ＤＭＡコマンドデータ構造３０２，３０３，…に
ついても同様である。
【００２５】図３は、完了リスト３２０のデータ構造を
示す。完了リスト３２０は、状態を報告してきたＩＯ要
素を識別するためのＩＯ識別情報を保持するＩＯ識別情
報保持エントリ３２０１と，状態を記述した状態エント
リ７２０２とを有している。
示す。完了リスト３２０は、状態を報告してきたＩＯ要
素を識別するためのＩＯ識別情報を保持するＩＯ識別情
報保持エントリ３２０１と，状態を記述した状態エント
リ７２０２とを有している。
【００２６】図４は、ＩＯ制御部１４０の構成を示す。
ＩＯ制御部１４０は、前記アドレスレジスタ１４１およ
び起動レジスタ１４２の外に、起動要求解析部１４３
と、ＩＯ要素に対するＤＭＡ制御を行うＤＭＡ処理部１
４４と、ローカルメモリ１４５とを有している。
ＩＯ制御部１４０は、前記アドレスレジスタ１４１およ
び起動レジスタ１４２の外に、起動要求解析部１４３
と、ＩＯ要素に対するＤＭＡ制御を行うＤＭＡ処理部１
４４と、ローカルメモリ１４５とを有している。
【００２７】図５は、起動要求解析部１４３の処理フロ
ー図である。起動要求解析部１４３は、アドレスレジス
タ１４１に書き込まれたアドレスをたどってメモリ１２
０のＤＭＡ要求データ構造３１０からＤＭＡ起動要求ク
ワッドを読み出す（ステップ５００１）。ＤＭＡ起動要
求クワッドがなければ、処理を終了する（ステップ５０
０２）。ＤＭＡ起動要求クワッドがあれば、それをロー
カルメモリ１４５に格納し、そのＤＭＡ起動要求クワッ
ドを解析する（５００３）。そして、そのＤＭＡ起動要
求クワッドで指定されたＩＯ要素がＤＭＡ処理を受付可
能か判定し（ステップ５００４）、受付可能ならＤＭＡ
処理部１４４にＤＭＡ処理を依頼する（ステップ５００
５）。このとき、例えばＤＭＡコマンドデータ構造を読
み出すためのアドレス情報をＤＭＡ処理部１４４に渡
す。この後、ローカルメモリ１４５に余裕があるか判定
し（ステップ５００６）、余裕があれば、前記ステップ
５００１に戻って、ＤＭＡ要求データ構造３１０から次
のＤＭＡ起動要求クワッドを先行して読み出し、ステッ
プ５００２以下を実行する。これによって、ＩＯ要素の
機能や性能をフルに引き出すことが出来る。
ー図である。起動要求解析部１４３は、アドレスレジス
タ１４１に書き込まれたアドレスをたどってメモリ１２
０のＤＭＡ要求データ構造３１０からＤＭＡ起動要求ク
ワッドを読み出す（ステップ５００１）。ＤＭＡ起動要
求クワッドがなければ、処理を終了する（ステップ５０
０２）。ＤＭＡ起動要求クワッドがあれば、それをロー
カルメモリ１４５に格納し、そのＤＭＡ起動要求クワッ
ドを解析する（５００３）。そして、そのＤＭＡ起動要
求クワッドで指定されたＩＯ要素がＤＭＡ処理を受付可
能か判定し（ステップ５００４）、受付可能ならＤＭＡ
処理部１４４にＤＭＡ処理を依頼する（ステップ５００
５）。このとき、例えばＤＭＡコマンドデータ構造を読
み出すためのアドレス情報をＤＭＡ処理部１４４に渡
す。この後、ローカルメモリ１４５に余裕があるか判定
し（ステップ５００６）、余裕があれば、前記ステップ
５００１に戻って、ＤＭＡ要求データ構造３１０から次
のＤＭＡ起動要求クワッドを先行して読み出し、ステッ
プ５００２以下を実行する。これによって、ＩＯ要素の
機能や性能をフルに引き出すことが出来る。
【００２８】図６は、ＤＭＡ処理部１４４のＤＭＡ処理
受付時の処理フロー図である。ＤＭＡ処理部１４４は、
１つのＤＭＡ処理を受け付けると、受付可能なＤＭＡ処
理の数を１つ減らす（ステップ６００１）。そして、現
在処理中のＤＭＡコマンドがあるか判定し、あれば、そ
の処理に戻り、なければ、いま受け付けたＤＭＡ処理を
実行するため、ＤＭＡ処理（図７）へと移行する（ステ
ップ６００２）。図７は、ＤＭＡ処理部１４４のＤＭＡ
処理のフロー図である。ＤＭＡ処理部１４４は、前記起
動要求解析部１４３から渡されたアドレス情報をローカ
ルポインタにコピーする（ステップ７００１）。次に、
ローカルポインタが指すＤＭＡコマンドデータ構造のＤ
ＭＡコマンドクワッドを読み出す（ステップ７００
２）。ＤＭＡ起動要求クワッドがなくなってないか判定
し、あればステップ７００４に進み、なくなっていれば
ステップ７００５に進む。ステップ７００４では、ＤＭ
Ａコマンドクワッドで指定されたＤＭＡコマンドを解析
し、指定のＩＯ要素に対してＤＭＡ処理を実行し、ロー
カルポインタを次のＤＭＡ起動要求クワッドを指すよう
に進めて、前記ステップ７００２に戻る。ステップ７０
０５では、処理したＤＭＡ起動要求クワッドをローカル
メモリ１４５からクリアすると共に、受付可能なＤＭＡ
処理の数を１つ増やす。そして、ＤＭＡ処理の依頼があ
るか判定し、あれば前記ステップ７００１に戻り、なけ
れば処理を終了する（ステップ７００６）。
受付時の処理フロー図である。ＤＭＡ処理部１４４は、
１つのＤＭＡ処理を受け付けると、受付可能なＤＭＡ処
理の数を１つ減らす（ステップ６００１）。そして、現
在処理中のＤＭＡコマンドがあるか判定し、あれば、そ
の処理に戻り、なければ、いま受け付けたＤＭＡ処理を
実行するため、ＤＭＡ処理（図７）へと移行する（ステ
ップ６００２）。図７は、ＤＭＡ処理部１４４のＤＭＡ
処理のフロー図である。ＤＭＡ処理部１４４は、前記起
動要求解析部１４３から渡されたアドレス情報をローカ
ルポインタにコピーする（ステップ７００１）。次に、
ローカルポインタが指すＤＭＡコマンドデータ構造のＤ
ＭＡコマンドクワッドを読み出す（ステップ７００
２）。ＤＭＡ起動要求クワッドがなくなってないか判定
し、あればステップ７００４に進み、なくなっていれば
ステップ７００５に進む。ステップ７００４では、ＤＭ
Ａコマンドクワッドで指定されたＤＭＡコマンドを解析
し、指定のＩＯ要素に対してＤＭＡ処理を実行し、ロー
カルポインタを次のＤＭＡ起動要求クワッドを指すよう
に進めて、前記ステップ７００２に戻る。ステップ７０
０５では、処理したＤＭＡ起動要求クワッドをローカル
メモリ１４５からクリアすると共に、受付可能なＤＭＡ
処理の数を１つ増やす。そして、ＤＭＡ処理の依頼があ
るか判定し、あれば前記ステップ７００１に戻り、なけ
れば処理を終了する（ステップ７００６）。
【００２９】次に、具体例として、ＩＯ要素２００から
ＤＭＡバッファ３３０へのＤＭＡ転送を行う動作の流れ
を説明する。ＣＰＵ１１０は、ＤＭＡバッファ３３０へ
のデータ転送を指示するＤＭＡコマンドクワッドを、メ
モリ１２０のＤＭＡコマンドデータ構造上に作成する。
また、そのＤＭＡコマンドクワッドを指すポインタとＩ
Ｏ要素２００を表わすＩＯ識別情報を持つＤＭＡ起動要
求クワッドを、メモリ１２０のＤＭＡ要求データ構造３
１０上に作成する。さらに、ＣＰＵ１１０は、ＩＯ制御
部１４０が全ての処理を終了している場合には、ＩＯ制
御部１４０を起動するために、前記作成したＤＭＡ起動
要求クワッドのアドレスをＩＯ制御部１４０のアドレス
レジスタ１４１に書き込むと共に、起動レジスタ１４２
に起動コマンドを書き込む。
ＤＭＡバッファ３３０へのＤＭＡ転送を行う動作の流れ
を説明する。ＣＰＵ１１０は、ＤＭＡバッファ３３０へ
のデータ転送を指示するＤＭＡコマンドクワッドを、メ
モリ１２０のＤＭＡコマンドデータ構造上に作成する。
また、そのＤＭＡコマンドクワッドを指すポインタとＩ
Ｏ要素２００を表わすＩＯ識別情報を持つＤＭＡ起動要
求クワッドを、メモリ１２０のＤＭＡ要求データ構造３
１０上に作成する。さらに、ＣＰＵ１１０は、ＩＯ制御
部１４０が全ての処理を終了している場合には、ＩＯ制
御部１４０を起動するために、前記作成したＤＭＡ起動
要求クワッドのアドレスをＩＯ制御部１４０のアドレス
レジスタ１４１に書き込むと共に、起動レジスタ１４２
に起動コマンドを書き込む。
【００３０】ＩＯ制御部１４０は、起動レジスタ１４２
に起動コマンドが書き込まれることで起動される。そし
て、ＩＯ制御部１４０は、アドレスレジスタ１４１に書
き込まれたアドレスを基にメモリ１２０のＤＭＡ起動要
求クワッドを読み出し、そのＤＭＡ起動要求クワッドに
書かれたＩＯ識別情報からＩＯ要素２００に対する処理
であることを認識する。また、ＩＯ制御部１４０は、Ｄ
ＭＡ起動要求クワッドに書かれたポインタの指すＤＭＡ
コマンドクワッドを読み出し、そのＤＭＡコマンドクワ
ッドに書かれたＤＭＡコマンドからＤＭＡバッファ３３
０へのデータ転送処理であることを認識する。かくし
て、ＩＯ要素２００からＤＭＡバッファ３３０へのＤＭ
Ａ転送が開始される。
に起動コマンドが書き込まれることで起動される。そし
て、ＩＯ制御部１４０は、アドレスレジスタ１４１に書
き込まれたアドレスを基にメモリ１２０のＤＭＡ起動要
求クワッドを読み出し、そのＤＭＡ起動要求クワッドに
書かれたＩＯ識別情報からＩＯ要素２００に対する処理
であることを認識する。また、ＩＯ制御部１４０は、Ｄ
ＭＡ起動要求クワッドに書かれたポインタの指すＤＭＡ
コマンドクワッドを読み出し、そのＤＭＡコマンドクワ
ッドに書かれたＤＭＡコマンドからＤＭＡバッファ３３
０へのデータ転送処理であることを認識する。かくし
て、ＩＯ要素２００からＤＭＡバッファ３３０へのＤＭ
Ａ転送が開始される。
【００３１】
【発明の効果】本発明のＩＯ制御方法および情報処理装
置によれば、ＩＯ制御部には、アドレスレジスタと起動
レジスタの２つのレジスタだけを設けるから、ハードウ
エアコストがかからない。また、２つのレジスタのアド
レス空間だけでよいため、ＩＯ制御部が持つアドレス空
間の大きさによって接続可能な入出力装置の数が制限さ
れない。さらに、ＣＰＵからＩＯ制御部のレジスタへの
アクセスの機会を最小にでき、スループットの低下を防
止することが出来る。また、本発明のＩＯ制御方法およ
び情報処理装置によれば、入出力装置にＤＭＡ処理を並
列実行させることが可能となり、入出力装置の性能をフ
ルに引き出せるようになる。さらに、本発明のＩＯ制御
方法および情報処理装置によれば、制御対象の入出力装
置を識別するＩＯ識別情報とその入出力装置の状態を表
す状態情報とをＩＯ制御部から書き込まれるデータ構造
をメモリに設けているため、多数の入出力装置が接続さ
れた場合にも、どの入出力装置の処理が終了したのかを
高速に判別することが出来る。
置によれば、ＩＯ制御部には、アドレスレジスタと起動
レジスタの２つのレジスタだけを設けるから、ハードウ
エアコストがかからない。また、２つのレジスタのアド
レス空間だけでよいため、ＩＯ制御部が持つアドレス空
間の大きさによって接続可能な入出力装置の数が制限さ
れない。さらに、ＣＰＵからＩＯ制御部のレジスタへの
アクセスの機会を最小にでき、スループットの低下を防
止することが出来る。また、本発明のＩＯ制御方法およ
び情報処理装置によれば、入出力装置にＤＭＡ処理を並
列実行させることが可能となり、入出力装置の性能をフ
ルに引き出せるようになる。さらに、本発明のＩＯ制御
方法および情報処理装置によれば、制御対象の入出力装
置を識別するＩＯ識別情報とその入出力装置の状態を表
す状態情報とをＩＯ制御部から書き込まれるデータ構造
をメモリに設けているため、多数の入出力装置が接続さ
れた場合にも、どの入出力装置の処理が終了したのかを
高速に判別することが出来る。
【図１】本発明の情報処理装置の一実施例のブロック図
である。
である。
【図２】本発明に係るＩＯ制御部のアドレスレジスタと
ＤＭＡ要求データ構造およびＤＭＡコマンドデータ構造
のリンクを示す説明図である。
ＤＭＡ要求データ構造およびＤＭＡコマンドデータ構造
のリンクを示す説明図である。
【図３】本発明に係る完了リストの説明図である。
【図４】本発明に係るＩＯ制御部のブロック図である。
【図５】起動要求解析部の処理フロー図である。
【図６】ＤＭＡ処理部の処理フロー図である。
【図７】ＤＭＡ処理部の別の処理フロー図である。
【図８】従来の情報処理装置のブロック図である。
【図９】従来のＩＯ制御部のアドレスレジスタとＤＭＡ
コマンドデータ構造のリンクを示す説明図である。
コマンドデータ構造のリンクを示す説明図である。
【図１０】従来の完了リストの説明図である。
１００…情報処理装置、１０５…システムバス、１１０
…ＣＰＵ、１１５…コピーバックキャッシュ、１２０…
メモリ、１３０…メモリ制御、１４０，１５０，１６０
…ＩＯ制御部、１４１…アドレスレジスタ、１４２…起
動レジスタ、１４３…起動要求解析部、１４４…ＤＭＡ
処理部、１４５…ローカルメモリ、２００，２１０，２
２０…ＩＯ要素、３０１，３０２，３０３…ＤＭＡコマ
ンドデータ構造、３１０…ＤＭＡ要求データ構造、３２
０…完了リスト、３１１，３１２，３１３…ＤＭＡ起動
要求クワッド３３０…ＤＭＡバッファ、４００，４０１
…ＤＭＡコマンドクワッド
…ＣＰＵ、１１５…コピーバックキャッシュ、１２０…
メモリ、１３０…メモリ制御、１４０，１５０，１６０
…ＩＯ制御部、１４１…アドレスレジスタ、１４２…起
動レジスタ、１４３…起動要求解析部、１４４…ＤＭＡ
処理部、１４５…ローカルメモリ、２００，２１０，２
２０…ＩＯ要素、３０１，３０２，３０３…ＤＭＡコマ
ンドデータ構造、３１０…ＤＭＡ要求データ構造、３２
０…完了リスト、３１１，３１２，３１３…ＤＭＡ起動
要求クワッド３３０…ＤＭＡバッファ、４００，４０１
…ＤＭＡコマンドクワッド
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 宇賀神 敦
神奈川県海老名市下今泉810番地 株式
会社日立製作所 オフィスシステム事業
部内
(72)発明者 石井 保弘
神奈川県海老名市下今泉810番地 株式
会社日立製作所 オフィスシステム事業
部内
(72)発明者 北野 昌宏
神奈川県海老名市下今泉810番地 株式
会社日立製作所 オフィスシステム事業
部内
(56)参考文献 特開 昭53−108320（ＪＰ，Ａ)
特開 平５−40582（ＪＰ，Ａ)
特開 昭57−30014（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 13/12 340
G06F 13/28 310
ＷＰＩ（ＤＩＡＬＯＧ)
Claims (7)
- 【請求項１】 ＣＰＵと，そのＣＰＵに接続されたメモ
リと，そのメモリに接続されたＩＯ制御部と，そのＩＯ
制御部に接続された複数の入出力装置とを有する情報処
理装置において、 入出力装置への複数のＩＯコマンド情報を入出力装置対
応のコマンドデータ構造として前記ＣＰＵが前記メモリ
に書き込み，且つ，入出力装置を識別するＩＯ識別情報
とそれに対応するＩＯコマンド情報へのコマンドポイン
タ情報とを要求データ構造として前記ＣＰＵが前記メモ
リに書き込み，且つ，前記要求データ構造への要求ポイ
ンタ情報を前記ＣＰＵが前記ＩＯ制御部のアドレスレジ
スタに書き込み、 そのアドレスレジスタを参照して前記書き込まれた前記
ＩＯ識別情報と前記コマンドポインタ情報を前記ＩＯ制
御部が前記メモリから読み出し，且つ，前記コマンドポ
インタ情報を参照して前記書き込まれた前記ＩＯコマン
ド情報を前記ＩＯ制御部が前記メモリから読み出し、こ
れによって前記ＩＯ制御部が動作可能な入出力装置に対
応するＩＯコマンドの処理を実行させることを特徴とす
るＩＯ制御方法。 - 【請求項２】 請求項１に記載のＩＯ制御方法におい
て、ＩＯ制御部が動作可能な入出力装置に対応するＩＯ
コマンドの処理を実行させた後，その処理の終了前でも
動作可能な入出力装置に対応する次のＩＯコマンド情報
を読み出し，そのＩＯコマンドの処理を実行させること
を特徴とするＩＯ制御方法。 - 【請求項３】 ＣＰＵと，そのＣＰＵに接続されたメモ
リと，そのメモリに接続されたＩＯ制御部と，そのＩＯ
制御部に接続された複数の入出力装置とを有する情報処
理装置において、 処理を終了した入出力装置を識別するＩＯ識別情報とそ
の入出力装置の終了状態を表す状態情報とを前記ＩＯ制
御部が前記メモリに書き込み、その書き込まれた前記Ｉ
Ｏ識別情報と前記状態情報とを前記ＣＰＵが前記メモリ
から読み出し、これによって入出力装置とその終了状態
を前記ＣＰＵが認識することを特徴とするＩＯ制御方
法。 - 【請求項４】 ＣＰＵと，そのＣＰＵに接続されたメモ
リと，そのメモリに接続されたＩＯ制御部と，そのＩＯ
制御部に接続された複数の入出力装置とを有する情報処
理装置において、 前記メモリに格納されるデータは、入出力装置への複数
のＩＯコマンド情報を前記ＣＰＵから書き込まれる入出
力装置対応のコマンドデータ構造と，入出力装置を識別
するＩＯ識別情報とそれに対応するＩＯコマンド情報へ
のコマンドポインタ情報とを前記ＣＰＵから書き込まれ
る要求データ構造とを有し、 前記ＩＯ制御部は、前記要求データ構造への要求ポイン
タ情報を前記ＣＰＵから書き込まれるアドレスレジスタ
と，解析部と，ローカルメモリと，ＩＯ処理部とを有
し、前記解析部は、前記アドレスレジスタを参照して前
記要求データ構造からＩＯ識別情報とコマンドポインタ
情報を読み出して前記ローカルメモリに書き込み、前記
ＩＯ処理部は、前記ローカルメモリに書き込まれた前記
ＩＯ識別情報とコマンドポインタ情報とを参照して前記
コマンドデータ構造からＩＯコマンド情報を読み出し，
動作可能な入出力装置に対応するＩＯコマンドの処理を
実行させることを特徴とする情報処理装置。 - 【請求項５】 請求項４に記載の情報処理装置におい
て、前記解析部は、ローカルメモリに可能ならば複数の
ＩＯ識別情報とコマンドポインタ情報を読み出して書き
込み、前記ＩＯ処理部は、動作可能な入出力装置に対応
するＩＯコマンドの処理を実行させた後，その処理の終
了前でも動作可能な次の入出力装置に対応するコマンド
ポインタ情報を参照して前記コマンドデータ構造から次
のＩＯコマンド情報を読み出し，前記動作可能な入出力
装置に対応するＩＯコマンドの処理を実行させることを
特徴とする情報処理装置。 - 【請求項６】 請求項４または請求項５に記載の情報処
理装置において、前記ＣＰＵはキャッシュメモリを有
し、前記メモリ上の前記コマンドデータ構造および前記
要求データ構造が，前記キャッシュメモリのブロックサ
イズ（キャッシュミス時にまとめて読み込まれるデータ
量）の整数倍の大きさであることを特徴とする情報処理
装置。 - 【請求項７】 ＣＰＵと，そのＣＰＵに接続されたメモ
リと，そのメモリに接続されたＩＯ制御部と，そのＩＯ
制御部に接続された複数の入出力装置とを有する情報処
理装置において、 前記メモリに格納されるデータは、制御対象の入出力装
置を識別するＩＯ識別情報とその入出力装置の状態を表
す状態情報とを前記ＩＯ制御部から書き込まれるデータ
構造を有することを特徴とする情報処理装置。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03100893A JP3448689B2 (ja) | 1993-02-22 | 1993-02-22 | Ｉｏ制御方法および情報処理装置 |
| US08/199,889 US5678062A (en) | 1993-02-22 | 1994-02-22 | Input/output control method and data processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03100893A JP3448689B2 (ja) | 1993-02-22 | 1993-02-22 | Ｉｏ制御方法および情報処理装置 |
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| JPH06243083A JPH06243083A (ja) | 1994-09-02 |
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1994
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