JPS6019269A - 高速デ−タ転送方式 - Google Patents
高速デ−タ転送方式Info
- Publication number
- JPS6019269A JPS6019269A JP58127209A JP12720983A JPS6019269A JP S6019269 A JPS6019269 A JP S6019269A JP 58127209 A JP58127209 A JP 58127209A JP 12720983 A JP12720983 A JP 12720983A JP S6019269 A JPS6019269 A JP S6019269A
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- JP
- Japan
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- dma
- bus
- data transfer
- control circuit
- transfer
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は高速データ転送方式に関し、特にｌ）ＭＡ（Ｄ
ｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ） 方式の高
速データ転送方式に関する。
ｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ） 方式の高
速データ転送方式に関する。
従来Ｄ Ｍ Ａ方式のデータ転送方式を個別部品で構成
した場合には個々の応用に応じた構成が自由にとれる反
面、実装面積等が大きくなったり、回路が複雑になって
しまう。これに対して果状回路技術を用いたＬＳＩ ｉ
使う場合には回路の複Ａ’（ｍ化や実装面積が大きくな
るといった個別部品による構成の欠点はなくなるが、回
路構成が固定されてしまい、高速ディスク装置等への応
用が困難であった。
した場合には個々の応用に応じた構成が自由にとれる反
面、実装面積等が大きくなったり、回路が複雑になって
しまう。これに対して果状回路技術を用いたＬＳＩ ｉ
使う場合には回路の複Ａ’（ｍ化や実装面積が大きくな
るといった個別部品による構成の欠点はなくなるが、回
路構成が固定されてしまい、高速ディスク装置等への応
用が困難であった。
第１図は従来のＤＭＡ転送方式の一例のプロノり図であ
る。
る。
この例はＤＭＡ用Ｌ ８ Ｉ ７ｄ−用いた方式の構成
例である。マイクロプロセッサ（以下ＭＰＵと記す）１
はバス２を介してプログラムＲＯＭ３からプログラムを
読み、それに応じてＤＭＡ制御部４．制御回路６７］ｌ
−制御して１（、ＡＭ５との間でデータ転送を行なうも
のである。ＭＰＵＩからのコマンドにより制御回路６が
動作音スタートしてデータ転送が必要になるとデータ転
送要求信号７全用いてＤＭＡ制御部４に要求？出す。Ｄ
ＭＡ制御部４はこの信号を受付けると直ちにバス要求信
号８によりＭＰＵＩにバスの使用ケ要求する。このとき
ＭＰＵＩはバス２を介してプログラムの実行全行なって
いる為に直チニはバスを放すことができず、−回のバス
の使用全終了後にバスケ放して確認信号９によりＤＭＡ
制御部４にバスの使用全許可し、これによシＤＭＡ制御
部４は制御部６とデータＲＡＭ５の間でデータ転送全行
なう。データ転送が終了するとＤＭＡ制御部４は１ｌｉ
ｌＪ御回路６に対して転送終了信号１１を出して終了音
知らせＭＰＵＩへのバス要求信号８を切る。制御回路６
は実行終了信号１０によ＃）ＭＰＵＩに転送終了全知ら
せ、データ転送を終了する。
例である。マイクロプロセッサ（以下ＭＰＵと記す）１
はバス２を介してプログラムＲＯＭ３からプログラムを
読み、それに応じてＤＭＡ制御部４．制御回路６７］ｌ
−制御して１（、ＡＭ５との間でデータ転送を行なうも
のである。ＭＰＵＩからのコマンドにより制御回路６が
動作音スタートしてデータ転送が必要になるとデータ転
送要求信号７全用いてＤＭＡ制御部４に要求？出す。Ｄ
ＭＡ制御部４はこの信号を受付けると直ちにバス要求信
号８によりＭＰＵＩにバスの使用ケ要求する。このとき
ＭＰＵＩはバス２を介してプログラムの実行全行なって
いる為に直チニはバスを放すことができず、−回のバス
の使用全終了後にバスケ放して確認信号９によりＤＭＡ
制御部４にバスの使用全許可し、これによシＤＭＡ制御
部４は制御部６とデータＲＡＭ５の間でデータ転送全行
なう。データ転送が終了するとＤＭＡ制御部４は１ｌｉ
ｌＪ御回路６に対して転送終了信号１１を出して終了音
知らせＭＰＵＩへのバス要求信号８を切る。制御回路６
は実行終了信号１０によ＃）ＭＰＵＩに転送終了全知ら
せ、データ転送を終了する。
このように、従来のデータ転送方式においては、データ
転送に入るとき、ＭＰＵＩからＤＭＡ制御部４ヘバスが
移る際に時間が無駄になるためその分だけデータ転送に
時間がかかり高速転送ができないという欠点があった。
転送に入るとき、ＭＰＵＩからＤＭＡ制御部４ヘバスが
移る際に時間が無駄になるためその分だけデータ転送に
時間がかかり高速転送ができないという欠点があった。
本発明の目的は、上記欠点を除去し、ＤＭＡ用ＬＳＩ
を用いたデータ転送方式においても高速転送が可能な高
速データ転送方式を提供することにある。
を用いたデータ転送方式においても高速転送が可能な高
速データ転送方式を提供することにある。
本発明の高速データ転送方式は、高速ディスク装置等を
制御する制御回路と、該制御回路とやりとりｔするデー
タを記憶する書込み・読出し可能なＲＡＭと、前記制御
回路と前記ＲＡＭとの間でのデータ転送音制御するため
のＬＳＩ で作られたＤＭＡ制御部と、前記制御回路と
前記ＲＡＭと前記ＤＭＡ制御部を制御するマイクロプロ
セッサと、該マイクロプロセッサからの信号によりセッ
トされてバス？切離し必要なデニタの転送が終了した時
点で前記制針回路または前記ＤＭＡ制御部から出される
実行終了信号にニジセットされるＤＭＡ要求フラグを備
える付加回路と、前記マイクロプロセッサが前記制御回
路及びＤＭＡ制御部に対してコマンドを発行後直ちにバ
ス要求信号を発生し前記ＤＭＡ要求フラグをセットする
プログラム部分子含むマイクロプロセッサ実行プログラ
ムを記憶する■ｔＯＭと會含んで構成される。
制御する制御回路と、該制御回路とやりとりｔするデー
タを記憶する書込み・読出し可能なＲＡＭと、前記制御
回路と前記ＲＡＭとの間でのデータ転送音制御するため
のＬＳＩ で作られたＤＭＡ制御部と、前記制御回路と
前記ＲＡＭと前記ＤＭＡ制御部を制御するマイクロプロ
セッサと、該マイクロプロセッサからの信号によりセッ
トされてバス？切離し必要なデニタの転送が終了した時
点で前記制針回路または前記ＤＭＡ制御部から出される
実行終了信号にニジセットされるＤＭＡ要求フラグを備
える付加回路と、前記マイクロプロセッサが前記制御回
路及びＤＭＡ制御部に対してコマンドを発行後直ちにバ
ス要求信号を発生し前記ＤＭＡ要求フラグをセットする
プログラム部分子含むマイクロプロセッサ実行プログラ
ムを記憶する■ｔＯＭと會含んで構成される。
次に本発明の実施例について図面を用いて説明する。
第２図は本発明の実施例のブロック図である。
この実施例は、高速ディスク装置環音制御する制御回路
６と、この制御回路６とやりとｐヶするデータ金記憶す
る書込み・読出し可能なＲＡ Ｍ ５と、制御回路６と
ｌ（ＡＭ５との間でのデータ転送を制御するためのＬＳ
Ｉ で作られたＤＭＡ制御部４と、制御回路６と几ＡＭ
５とＤＭＡ制御部４ 全制御するマイクロプロセッサ１
と、このマイクロプロセッサ１からのＤＭＡ要求フラグ
セント信号１３によりセットされてバス會切離し、必要
なデータの転送が終了した時点で制御回路６から出され
る実行終了信号１０によりリセットされるＤＭＡ要求フ
ラグ１４ｔ−備える付加回路１２と、マイクロプロセッ
サ１が制御回路６及びＤＭＡ制御部４に対してコマンド
七発行後直ちにバス要求信号８′を発生しＤＭＡ要求フ
ラグ１４ｔｌ−セットするプログラム部分子含むマイク
ロプロセッサ実行プログラムを記憶するプログラムＲＯ
Ｍ３とを含んで構成される。
６と、この制御回路６とやりとｐヶするデータ金記憶す
る書込み・読出し可能なＲＡ Ｍ ５と、制御回路６と
ｌ（ＡＭ５との間でのデータ転送を制御するためのＬＳ
Ｉ で作られたＤＭＡ制御部４と、制御回路６と几ＡＭ
５とＤＭＡ制御部４ 全制御するマイクロプロセッサ１
と、このマイクロプロセッサ１からのＤＭＡ要求フラグ
セント信号１３によりセットされてバス會切離し、必要
なデータの転送が終了した時点で制御回路６から出され
る実行終了信号１０によりリセットされるＤＭＡ要求フ
ラグ１４ｔ−備える付加回路１２と、マイクロプロセッ
サ１が制御回路６及びＤＭＡ制御部４に対してコマンド
七発行後直ちにバス要求信号８′を発生しＤＭＡ要求フ
ラグ１４ｔｌ−セットするプログラム部分子含むマイク
ロプロセッサ実行プログラムを記憶するプログラムＲＯ
Ｍ３とを含んで構成される。
即ち、この発明ではマイクロプロセッサ１と１）ＭＡ制
御部４との間に本発明による付加回路１２が置かれてお
シ、マイクロプロセッサ１はＩ）ＭＡ要求フラグ１４を
セットできるようになっている。
御部４との間に本発明による付加回路１２が置かれてお
シ、マイクロプロセッサ１はＩ）ＭＡ要求フラグ１４を
セットできるようになっている。
次に、この実施例の動作について説明する。
ＭＰＵ（マイクロプロセッサ）■はＤＭＡ制御部４及び
制御回路６に対してコマンド全セットした後ＭＰＵ１か
らのＤＭＡ要求フラグセット信号１３によシＤＭＡ要求
フラグ１４′（Ｉｌ−セットしＭＰＵ 自身に対するバ
ス要求信号８′七発生し、バスの使用終了後バス音数す
。この状態で制御回路６がデータ転送要求信号７により
ＤＭＡ制御部４にデータ転送を要求し、これに応じてＤ
ＭＡ制御部４がバス要求信号８忙出力すると、ＭＰＵＩ
はすでにくくス音数している為に直ちに確認信号９′が
戻されてきてｌ）ＭＡ制御部４は制御回路６とＲＡＭ５
の間でデータ転送を行なう。データ転送が終了して制御
回路６から実行終了信号１０が出力されるとＤＭＡ要求
フラグ１４がリセットされてＭＰＵＩに対するバス要求
信号８′が切れＭＰＵＩは動作？再開する。
制御回路６に対してコマンド全セットした後ＭＰＵ１か
らのＤＭＡ要求フラグセット信号１３によシＤＭＡ要求
フラグ１４′（Ｉｌ−セットしＭＰＵ 自身に対するバ
ス要求信号８′七発生し、バスの使用終了後バス音数す
。この状態で制御回路６がデータ転送要求信号７により
ＤＭＡ制御部４にデータ転送を要求し、これに応じてＤ
ＭＡ制御部４がバス要求信号８忙出力すると、ＭＰＵＩ
はすでにくくス音数している為に直ちに確認信号９′が
戻されてきてｌ）ＭＡ制御部４は制御回路６とＲＡＭ５
の間でデータ転送を行なう。データ転送が終了して制御
回路６から実行終了信号１０が出力されるとＤＭＡ要求
フラグ１４がリセットされてＭＰＵＩに対するバス要求
信号８′が切れＭＰＵＩは動作？再開する。
この様に本発明による付加回路１２を用いることで従来
の構成で問題であったバスの受渡しに伴なう時間の無駄
會なくすことができ、高速なデータ転送に対応すること
ができる。なおりＭＡ要求フラグ１４は初期化信号１５
１１′ｉｌ：より予めリセットされている。
の構成で問題であったバスの受渡しに伴なう時間の無駄
會なくすことができ、高速なデータ転送に対応すること
ができる。なおりＭＡ要求フラグ１４は初期化信号１５
１１′ｉｌ：より予めリセットされている。
第３図に本発明と従来の転送方式における転送のタイム
チャートを示す。第３図に２いてデータ転送要求２０は
一定時間毎に発生する。これに対して従来の方式ではＤ
ＭＡ制御部での遅れ２１及びＭＰＵからのバス受は渡し
による遅れ２２の後で実際のデータ転送２３が行なわれ
一回のデータ転送２４はデータ転送要求２０の時間をオ
ーバーするが本発明による転送方式を用いた場合にはバ
ス受は渡しによる遅れ２２がなくなる為に一回のデータ
転送２５はデータ転送要求２０以内に終了することがで
きる。また、ＤＭＡ要求フラグ１４をセットしなければ
従来通りの転送も可能となる。
チャートを示す。第３図に２いてデータ転送要求２０は
一定時間毎に発生する。これに対して従来の方式ではＤ
ＭＡ制御部での遅れ２１及びＭＰＵからのバス受は渡し
による遅れ２２の後で実際のデータ転送２３が行なわれ
一回のデータ転送２４はデータ転送要求２０の時間をオ
ーバーするが本発明による転送方式を用いた場合にはバ
ス受は渡しによる遅れ２２がなくなる為に一回のデータ
転送２５はデータ転送要求２０以内に終了することがで
きる。また、ＤＭＡ要求フラグ１４をセットしなければ
従来通りの転送も可能となる。
以上詳細に説明したように、本発明は、マイクロプロセ
ッサが制御回路及びＤＭＡ制御部に対してコマンドｔＳ
行後直ちにマイクロプロセッサ自身がバスの切離し全要
求するフラグをセットすることによって、ＤＭＡ ｊｔ
＋１ｌｌｆ１部がマイクロプロセッサに対してバスの切
離しを要求する前にバス全切離して２さ、ＤＭＡ制御部
からのバスの切離し要求があった時には直ちにｌ）ＭＡ
制（至）部がバス七使用できるようにしたのでＤＭＡ要
求時の待ち時間音なく丁ことができ、高速にデータ転送
全行うことができるとめう効果を有する。
ッサが制御回路及びＤＭＡ制御部に対してコマンドｔＳ
行後直ちにマイクロプロセッサ自身がバスの切離し全要
求するフラグをセットすることによって、ＤＭＡ ｊｔ
＋１ｌｌｆ１部がマイクロプロセッサに対してバスの切
離しを要求する前にバス全切離して２さ、ＤＭＡ制御部
からのバスの切離し要求があった時には直ちにｌ）ＭＡ
制（至）部がバス七使用できるようにしたのでＤＭＡ要
求時の待ち時間音なく丁ことができ、高速にデータ転送
全行うことができるとめう効果を有する。
第１図は従来のＤＭＡ転送方式の一例のブロック図、第
２因は本発明の一実施例のブロック図、第３図は本発明
及び従来のデータ転送方式に２ける転送のタイム・チャ
ートでるる。 １・−・・−・マイクロプロセッサ（ＭＰＵ）、２・・
・・・・バス、３・・・・・・プログラムＦＬｏＭ、４
・・・、・・ＤＭＡ制御部、５・・・・・・ＲＡＭ、６
・・・・・・１ム１］御回路５７・、・・・・データ転
送要求信号、８・・・・−・バス要求信号、９・・・・
・・バス要求確認信号、１０・・・・・・実行終了信号
、１１・・・・・・転送終了イ＝号、１２・・・・−・
付加回路、１３・・・・・ＤλｆＡ要求７ラグセソト信
号、１４・・・・・・ＤＭＡ 請求フラグ、１５・・・
・・・初期化１３号、２０・・・・・・データ転送要求
、２１・・・・・・ｌ）ＭＡ制御部での遅れ、２２・−
・・・・バス受渡しによる遅れ、２３・・・・・・実際
のデータ転送時間、２４・・・・・・従来方式でのデー
タ転送時間、２５・・・・・・本発明でのデータ転送時
間。 第２図 第３図
２因は本発明の一実施例のブロック図、第３図は本発明
及び従来のデータ転送方式に２ける転送のタイム・チャ
ートでるる。 １・−・・−・マイクロプロセッサ（ＭＰＵ）、２・・
・・・・バス、３・・・・・・プログラムＦＬｏＭ、４
・・・、・・ＤＭＡ制御部、５・・・・・・ＲＡＭ、６
・・・・・・１ム１］御回路５７・、・・・・データ転
送要求信号、８・・・・−・バス要求信号、９・・・・
・・バス要求確認信号、１０・・・・・・実行終了信号
、１１・・・・・・転送終了イ＝号、１２・・・・−・
付加回路、１３・・・・・ＤλｆＡ要求７ラグセソト信
号、１４・・・・・・ＤＭＡ 請求フラグ、１５・・・
・・・初期化１３号、２０・・・・・・データ転送要求
、２１・・・・・・ｌ）ＭＡ制御部での遅れ、２２・−
・・・・バス受渡しによる遅れ、２３・・・・・・実際
のデータ転送時間、２４・・・・・・従来方式でのデー
タ転送時間、２５・・・・・・本発明でのデータ転送時
間。 第２図 第３図
Claims (1)
- 高速ディスク装置等を制御する制御回路と、該制御回路
とやりとり會するデータ全記憶する書込み・読出し可能
なＲＡＭと、前記制御回路と前記ＲＡＭとの間でのデー
タ転送全制御するためのＬＳＩ で作られたＤＭＡ制御
部と、前記制御回路とＡｉｌ記ＲＡ、Ｍと前記ＤＭＡ
１ｔｉＩＪ御部全制御するマイクロプロセッサと、該マ
イクロプロセッサからの信号によりセントされてバス全
切離し必要なデータの転送が終了した時点で前記制御回
路または前記ＤＭＡ制御部から出される芙行終了信号に
ニジリセットされる請求フック會備える付加回路と％
Ａｉｌ記マイクロプロセッサが前記制御回路及びＩ）Ｍ
Ａ制御部に対してコマンドを発行後直ちにバス要求信号
を発生し前記ＤＭＡ要求フラグ會セットするプログラム
部分を含むマイクロプロセッサ実行プログラム部分憶す
るＲＯＭと奮含むことを特徴とする高速データ転送方式
。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58127209A JPS6019269A (ja) | 1983-07-13 | 1983-07-13 | 高速デ−タ転送方式 |
| US06/630,787 US4729090A (en) | 1983-07-13 | 1984-07-13 | DMA system employing plural bus request and grant signals for improving bus data transfer speed |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58127209A JPS6019269A (ja) | 1983-07-13 | 1983-07-13 | 高速デ−タ転送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6019269A true JPS6019269A (ja) | 1985-01-31 |
| JPH0133861B2 JPH0133861B2 (ja) | 1989-07-17 |
Family
ID=14954419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58127209A Granted JPS6019269A (ja) | 1983-07-13 | 1983-07-13 | 高速デ−タ転送方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4729090A (ja) |
| JP (1) | JPS6019269A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62103749A (ja) * | 1985-07-05 | 1987-05-14 | Nec Corp | Ｄｍａコントロ−ラ |
| JPH02277155A (ja) * | 1989-04-19 | 1990-11-13 | Pfu Ltd | バス管理装置 |
| JPH0330045A (ja) * | 1989-06-19 | 1991-02-08 | Internatl Business Mach Corp <Ibm> | マイクロプロセツサ用論理回路 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62226257A (ja) * | 1986-03-27 | 1987-10-05 | Toshiba Corp | 演算処理装置 |
| DE69033434T2 (de) * | 1989-07-31 | 2000-08-03 | Hitachi, Ltd. | Datenverarbeitungssystem und Datenübertragungs- und -verarbeitungsverfahren |
| EP0454605A3 (en) * | 1990-04-25 | 1992-04-22 | International Business Machines Corporation | Bus request device in a direct memory access (dma) system |
| US5136582A (en) * | 1990-05-29 | 1992-08-04 | Advanced Micro Devices, Inc. | Memory management system and method for network controller |
| US5301282A (en) * | 1991-10-15 | 1994-04-05 | International Business Machines Corp. | Controlling bus allocation using arbitration hold |
| JPH05165762A (ja) * | 1991-12-13 | 1993-07-02 | Toshiba Corp | Ｄｍａコントローラ |
| DE4213593A1 (de) * | 1992-04-24 | 1993-10-28 | Sel Alcatel Ag | Verfahren und Vorrichtung zur Übertragung von Datenpaketen |
| US5469547A (en) * | 1992-07-17 | 1995-11-21 | Digital Equipment Corporation | Asynchronous bus interface for generating individual handshake signal for each data transfer based on associated propagation delay within a transaction |
| JP3448689B2 (ja) * | 1993-02-22 | 2003-09-22 | 株式会社日立製作所 | Ｉｏ制御方法および情報処理装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US4067059A (en) * | 1976-01-29 | 1978-01-03 | Sperry Rand Corporation | Shared direct memory access controller |
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-
1983
- 1983-07-13 JP JP58127209A patent/JPS6019269A/ja active Granted
-
1984
- 1984-07-13 US US06/630,787 patent/US4729090A/en not_active Expired - Fee Related
Patent Citations (1)
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Also Published As
| Publication number | Publication date |
|---|---|
| US4729090A (en) | 1988-03-01 |
| JPH0133861B2 (ja) | 1989-07-17 |
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