JPS62103749A - Ｄｍａコントロ−ラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はダイレクトメモリアクセス（ＤＭＡ）コントロ
ーラに関し、とくに相補型電界効果トランジスタ（０Ｍ
Ｏ８）で内部回路が作成されたＤ〜ＩＡコントローラに
関する。

（従来の技術） ′ＤＮＩＡＤＭＡコントローラ理装置（ｅｐｕ）に代わ
って、メモリーメモリもしくはメモリ→１１０間等のデ
ータ転送を制御するものである。ＤＭＡコントローラは
データ転送に必要な情報（ＤＭＡ開始アドレス、データ
転送数、コマンド等）をＣＰＵから受は取り、ＤＭＡ転
送が終了すると終了信号をＣＰＵに知らせる。ＣＰＵは
Ｌｌ　Ｍ　Ａコントローラにデータ転送に必要な情報を
送った後、ＤＭＡコントローラがデータ転送を実行して
いる間、他の処理を実行することができる。従って、デ
ータ転送が必要なプログラムを処理する場合、上記ＤＭ
ＡコントローラはＣＰＵの負担を軽減し、ＣＰＵ処理の
能力を増大する手段として非常に有効なコントローラで
ある。

一方、ＣＰＵおよびＤＭＡコントローラの動作ハ基本ク
ロック（システムクロックとも叶ばれている）に基いて
制御されている。基本クロックは水晶等の発振素子を用
いて作成されたクロック発生回路から出力され、ＣＰＵ
およびＤＭＡコントローラに供給される。しかるに、Ｄ
ＭＡコントローラはＣＰＵと同様に常に処理を実行して
いるものではなく、ＣＰＵもしくは周辺装置（プリンタ
やＣＲＴ等）からＤＭＡ’Ｊｆ！求をうけた時にのみ処
理を実行するものである。従って、１）ＭＡ転送処理が
終了してから次の１）ＭＡ要求があるまでは、ｉＪＭＡ
コントーラは何ら処理を行なっていないアイドル状態に
ある。しかしながら、ＤＭＡコントローラがアイドル状
態にあるにもかかわらず、ＤＭＡコントローラには基本
クロックが常に供給されていた。これは、ｌＪＭＡコン
トローラのアイドル状態がいつ生じるかを把握できない
ため、基本クロックの制御ができないという理由による
ものである。

（本発明が解決すべき問題点） 以上に述べたように、ＤＭＡコントローラはアイドル状
態であるにもかかわらず基本クロックをうけているため
、その間余分に′電力を消費するという欠点がめった。

とくに、ＤｆｖｉＡコントローラがＣＭＯ８回路で構成
されている場合、基本クロックをうけるＣＭＯＳゲート
回路等ではクロックの立上りおよび立下りの毎に貫通電
流が流れ、これが電力消費の大きな要因となっていた。

従って、不要な期間の基本クロックの供ａｔとめること
は、低電力比に大きな効果があるわけである。

（問題点を解決するだめの手段） 本発明はアイドル状態を検出し、アイドル期間は基本ク
ロックの供給を狭止する手段をＩＪＭＡコントローラ内
部に設けたことをｔ￥ｊ徴とするものでめる。アイドル
状態はＤＭＡ開始タイミングとＤＭＡ終了タイミングと
に基いて検出することができる。後述する実施例におい
ては、前記ＤＭＡの開始および終了タイミングを非常に
簡単な回路で容易に検出できる例が示されている。さら
に、これらのタイミングとして、必要最小限の基本クロ
ックが１）ＭＡコントローラに供給されるようなタイミ
ングが検出できるように工夫されている。そして、この
ような工夫によりできる限シ小さなハードウェア回路に
よって基本クロックの制御を可能とし、ＣＰＵとＤＭＡ
コントローラとを同一半導体チップ上に集積化すること
ができるという優れた効果が得られる。

（実施例） まず、第９図に示した従来のＤＭＡコントローラおよび
これを用いたマイクロコンピュータシステムのブロック
図を参照してＤＭＡ処理の基本的動作を説明する。第９
図では、Ｃ）’Ｕ９０．ＤＭＡコントローラ９１１周辺
コントローラ９２および外部メモリ９３がアドレスバス
９８．データバス９９およびコントロールバス１００に
よって相互に接続されている。周辺コントローラ９２は
これに接続されるプリンタ９４やＣ１（Ｔ９５等の周辺
装置を制御する機能を有している。かかるシステムは基
本クロック発生回路９６から発生された基本クロックＣ
Ｋ９７に基いて動作が制御される。なお、外部メモリ９
３としてスタティックメモリを使用した場合には基本ク
ロックＣＫ９７は不要であるが、ダイナミックメモリを
用いた場合にはリフレッシュ処理のために基本クロック
ＣＫ９７が要求される。

ＤＭＡ処理は以下の手１１−に沿って実行される。

まず、Ｃ１’Ｕ９０がＤＭＡ転送に必要な情報をＤＭＡ
コントローラ９１および周辺コントローラ９２にセット
する。周辺コントローラ９２はＤＭＡ転送が必要となっ
た時、ＤＮＩＡコントローラ９１に１）ＭＡ’１７求信
号をコントロールバス１００を辿して転送する。１）Ｍ
Ａコントーラ９１はＤＭＡ要求信号をうけると、ＣＰＵ
９０に対してパス使用の許可を散水するホールド要求信
号を送る。ｅ）’（Ｊ９０はホールド要求信号をうけつ
けると、バス使用を許可するホールドアクノリッジ信号
をＤＭＡコントローラ９１に送り、バス９８〜１００を
開放する。

ＤＭＡコントローラ９１は開放されたバスを使って周辺
コントローラ９２と外部メモリ９３との間でのデータ転
送をＣＰＵ９０に代わって実行する。

以上の手順に沿ってＤＭＡ転送が終了すると、ｆ）ＭＡ
コントローラ９２はｉ）ＭＡ終了信号をＣＰＵ９０に送
る。ＣＰＵ９０はこの終了信号をうけると、開放してい
たバス９８〜１００をとり上げてプログラム処理を続行
する。

以上のように、ＤＭＡコントローラ９１はＤＭＡ処理を
実行するも、それ以外の期間は処理を停止し、アイドル
状態にあるにもかかわらず、基本クロックＣＫ９７は絶
えずＤＭＡコントローラ９１に供給され続けているので
、非処理時に無駄な電力が消費されてしまうという大き
な欠点がある。

かかる欠点を解除した本発明の一実厖例を第１図用いて
以下に説明する。第１図は本実施例によるＤＭＡコント
ローラの要部ブロック図である。

ＤＭＡコントローラはコマンドレジスタ１　、７　トレ
スカウンタ２．サイズレジスタ３．サイズカウンタ４．
比較器１２．シーケンス制御回路１４゜データコントロ
ール回路１５．パスインターフェイス回路１６を基本要
素として含み、さらに本発明の特徴である基本クロック
制御回路１７が設けられている。

コマンドレジスタ１はＣＰＬＩからＤＭ人転送のための
コマンド１９をコマンド書込信号２８に基いてうけとり
、データコントロール回路１５．バスインターフェイス
回路１６およびシーケンス制御回路１４に対して制御信
号を送る。コマンド書込信号２８はコマンド書込回路２
７にコマンドレジスタ選択アドレス２９．データストロ
ーブ信号３０およびライト信号３１が入力された時、発
生される。アドレスカウンタ２はアドレスレジスタ５、
アドレスインクリメンタ７およびゲート６゜８を有して
おｆｉ、ＤＭＡ開始アドレス２０がＣＰＵカラアドレス
レジスタ５にセットされる。セットされたアドレスはシ
ーケンス制御回路１４からのインクリメント信号１８に
従って＋１づつインクリメンタ７で史新され、アドレス
レジスタ５にフィードバックされる。アドレスレジスタ
５のアドレスはゲート６を介してパスインターフェイス
回路１６に送られるとともに、インクリメンタ７に送ら
れる。この結果、アドレスレジスタ５のアドレスによる
ＤＭＡ転送と次のアドレス作成とはオーバーラツプして
実行される。サイズレジスタ３にはＣＰＵからＤＭＡ転
送されるべきデータの数（バイト単位のときはバイト数
、ワード単位のときはワード数）を示す情報２１がセッ
トされる。

サイズカウンタ４はリセット時には１０１がセットされ
るレジスタ２４．サイズインクリメンタ１０およびゲー
ト９．ｌｌ’を含み、アドレスカウンタ２に対して出力
されるインクリメント信号１８がレジスタ２４の内容を
インクリメントするためのサイズインクリメンタ１０に
も供給される。このサイズカウンタ１０でインクリメン
トされた値はケート１１を介してレジスタ２４にフィー
ドバックされる。この結果サイズカウンタ４は１）ＭＡ
アドレスのインクリメントと同期してレジスタ２４の内
容をインクリメントする。レジスタ２４の内容はＣＰＵ
でモニタできるように信号２２として取り出すことがで
きるように設計されている。レジスタ２４の内容はまた
ゲート９を介して比較器に送られ、ここでサイズレジス
タ３の内容を比較される。両者が一致した時、一致信号
２３が出力される。すなわち、１）ＭＡ転送したデータ
の数がサイズレジスタ３にセットされた数と等しくなっ
た時、１）ＭＡ転送の終了を示すために一致信号２３が
出力される。一致信号２３は遅延回路１３で遅延された
後、終了指示信＠／２４としてシーケンス制御回路１４
と基本クロック制御回路１７に送られる。シーケンス制
御回路１４は終了指示信禍４全うけると、ＣＰＵに対し
てＤＭＡ終了官号２５を送る。シーケンス制御回路１４
はインクリメント信号１８およびＤＭＡ終了信号２５の
発生を含めて、ＩＪＭＡ処理のシーケンスを制御する各
種’＋ｔｉｌｊ御信号（必要な制御信号については後で
説明する）を発生する。データコントロール回路１５は
バッファレジスタ群およびリード／ライトコントローラ
を有し、ＣＰＵとバスインターフェイス回路１６との間
でのデータ転送の仲介を行なう。バスインターフェイス
回路１６は外部アドレスバス１８および外部データバス
１９に接続され、アドレスおよびデータのためのＩ１０
ボート機能を有する。

バスインターフェイス回路１６はＤＭＡ転送に先立って
、外部バス１８．１９に接続されているＣＰＵに対して
ホールド要求信号（）ＩＯＬＬ）１−Ｌ）　２１を送シ
、その応答してＣＰＵから送られてくるホールドアクノ
リッジ信号（ＨＯＩ、ＤＡＣＫ）２　ｏをうけとる。

ＭＯＬＬ）ＡＣ＆倍号２０をうけると、ＤＭＡコントロ
ーラはアドレスレジスタ５にセットされているＬ）　Ｎ
ｉ　Ａ開始アドレスを開放された外部アドレスバス１８
に送り実際のＤＭＡ転送を開始する。

本実施例に２いて、ＤＭＡコントローラは内部に基本タ
ロツクを必要とする回路を含んでおシ、第１図に示され
るようにＤＭＡデータコントロールａ路ｘｓ、シーケン
スｉｔ＋ＩＪ１１１１００路１４　、　ハスイノターフ
１４２回路１６およびアドレスカウンタ２゜サイズカウ
ンタ４内のゲート６．８，９．１１　　等は基本クロッ
クに従って動作を行なう回路である。

かかる回路に非ＤＭＡ処理時にクロックが印加されると
不所望な電力が消費されるので、これを避けるために基
本クロック制御回路１７が設けられている。基本クロッ
ク制御回路１７は基本クロックＣＫを入力とし、必要な
期間のみ内部クロックＣＩ、Ｋを発生する機能を有して
おり、その詳細は第２図に示されている。

第２図は基本クロック制御回路１７の詳細およびこれに
関連する回路のブロック図である。基本タロツク制御回
路１７は２つのＮＯＲゲート３３゜３４からなるフリッ
プ・フロップとＡＮＤゲート３５を含む。入力としては
、コマンド書込回路２７からコマンドレジスタ１に印加
されるコマンドｘ４４込信号２８、外部の基本クロック
発生回路（例えば第９図の９６）から発生される基本ク
ロックＣＫ。

リセット信号３２および比較器１２の一致信号２３を遅
延回路１３で遅延して得られるＤＭＡ終了を指示する信
号２４である。リセット信号３２および１）Ｍ人終了を
指示する信号２４によってフリップ・フロップはリセッ
トされ、ＮＯＲゲート３４の出力がｌＬルベルになる。

この結果、ＡＮＤゲート３５が閉じ、基本クロックＣＫ
の出力が系止される。一方、コマンド書込信号２８が発
生されると７リツプ・フロップがセットされ、ＮＯＲゲ
ート３４の出力が１Ｈルベルとなシ、ＡＮＤゲート３５
が開く。これにより、基本クロックＣＫはＡＮＬ）ゲー
ト３５を介して出力され、内部クロックＣＬ、にとして
ＤＭＡコントローラ内の各回路に供給される。

第１図および第２図を参照して本実施例のＬＩＭＡコン
トローラの動作について説明する。

ＣＰ　ＵハＤＭＡコントローラのコマンドレジスタ１．
アドレスレジスタ５およびサイズレジスタ３にＤＭＡ処
理に必要な情報を書込まなければならない。そのために
、３つのレジスタ１，５．３には夫々第３図に示すアド
レスが割り当てられている。なお、アドレスレジスタ５
およびサイズレジスタ３にセットされるデータは夫々１
６ビツトからなシ、コマンドは８ビツトからなるものと
する。

そして、ｃＰｕは８ビツトのアドレスバスおよび８ビツ
トのデータバスを介してＤＭＡコントローラにデータを
転送するものとする。第３図に示されているように、ア
ドレスレジスタ５にはアドレス「０」と「１」が、サイ
ズレジスタ３にはアドレスｒ２Ｊ、！：ｒ３Ｊが、コマ
ンドレジスタ１にはアドレス「４」が割り当てられてい
る。従って、ＣＰＵはまずアドレスｒＯＪをアドレスバ
スにのせ、アドレスレジスタ５の上位８ビツトを選択し
、そこに１）ＭＡ開始アドレスの上位８ビツトを書込む
。次に、アドレス「１」でアドレスレジスタ５の下位８
ビツトを選択し、そこにＤＭＡ開始アドレスの下位８ビ
ツトを書込む。その後、ＣＰＵはアドレスｒ２ｊｒ３Ｊ
を用いてサイズレジスタ３の上位、下位の各８ビツトを
順次選択し、夫々にサイズデータ（ＤＭＡ転送されるデ
ータの数）の上位、下位データを書込む。

第４図はサイズレジスタ３およびその書込み回路３６の
詳細を示す。サイズレジスタ３は上位しジスタ４５と下
位レジスタ４６とを有し、ＣＰＵとはデータバス４７を
介して接続されている。一方書込回路３６はＣＰＵにア
ドレスバス２９を介して接続されておシ、データストロ
ーブ信号３０とライト信号３１とをうけ、ＡＮＩ）ゲー
ト４３゜４４から書込信号を夫々出力する。すなわち、
アドレスが「２」の時はサイズアドレスデコーダ４０は
信号４１を出力する。この結果、ＡＮｉ）ゲート４３か
ら書込信号が出力され、サイズレジスタ（上位）４５に
印加され、そこにサイズデータの上位データが書込まれ
る。同様に、アドレス「３」が入力されると、デコーダ
４０は信号４２を発生し、ＡＮＬ）ゲート４４から書込
イｇ号がサイズレジスタ（下位）４６に与えられ、サイ
ズデータの下位データがそこに書込まれる。この後、Ｃ
ＰＵはアドレスバス２９全通シてコマンドレジスタ１を
選択するアドレス「４」を転送する。

第５図はコマンド書込回路２７の内部回路図である。コ
マンド書込回路はアドレスバス２９上のアドレス「４」
（０００００１００）をＮ（Ｊ几グート５゜で検出し、
データストローブ信号３０およびライト信号３１とが存
在する時、ＡＮＬ）ゲート５１からコマンド書込信号２
８を出力する。この結果、コマンドレジスタｌには８ビ
ツトのコマンドが書込まれる。第６図はコマンドレジス
タにコマンドが書込まれるときのタイミング図である。

前述したように、コマンド書込信号２８が発生すると、
基本クロック制御回路１７の７リツプ・フロップがセッ
トされ、ＡＮＩ）ゲート３５を介して内部クロックＣＬ
Ｋが出力される（内部クロックは基本クロックと同じ周
波数のクロックである）。

これが、ＤＭＡコントローラへ基本クロックの供給を開
始するタイミングである。クロック供給に基いて、Ｌ）
ＩＶＩ＆コントローラの各回路が動作を開始し、前述し
たＤＭＡ処理を開始する。すなわち、バスインターフェ
イス回路１６から外部バス１８゜１９に接続されている
ＣＰＵに対してホールド要求信号２１を送り、その応答
信号（ホールドアクノリッジ信号２０　）１にうけて、
ｉ）ＭＡ転送を開始する。

ＤＭＡ転送時は、アドレスレジスタ５にセットされたＤ
Ｍ人開始アドレスがゲート６を介してバスインターフェ
イス回路１６に転送され、ここからアドレスバス１８へ
出力される。アドレスバス１８上のアドレスによってア
クセスされた外部メモリからデータが読み出され、デー
タバス１９を介してバスインターフェイス回路１６に入
力される。入力されたデータは一時的にデータコントロ
ール回路１５−内のバッファレジスタに書込まれる。

この間、アドレスインクリメンタ７で次のアドレスが作
成され、ゲート８を介してアドレスレジスタ５にセット
される。さらに、ＤＭＡ開始時に＄　０１にリセットさ
れているサイズカウンタ４のレジスタ２４の内容がゲー
ト９を介して出力され、比較器１２に入力される。コマ
ンド書込信号２８でアクティブになされた比較器１２は
サイズレジスタ３の内容とレジスタ２４の内容とを比軟
する。一方、サイズインクリメンタ１０で＋１加算され
た値がレジスタ２４ヘフイードバツクされる。アドレス
カウンタ２とサイズカウンタ４とが同期して加算処理を
行ない、その結果に従ってＤＭＡ転送が順次災行される
。そして、サイズレジスタ３の内容とサイズカウンタ４
の内容（レジスタ２４の内容）とが一致すると、比較器
１２から一致信号２３が発生され、遅延回路１３でタイ
ミング調整のために遅延され、ＤＭＡＦ了を指示する信
号２４が出力される。この結果、基本クロック制御回路
１７の７リツプ・フロップがリセットされ、ＡＮＤゲー
ト３５が閉じられる。よって、ＤＭＡコントローラへの
基本クロックＣＫの供給がこの時点で糸上され、従って
、ｉ）ＭＡコントローラは次のコマンドがＣＰＵから送
られるまで動作を停止し、アイドル状態となる。このア
イドル期間はクロックの供給が県止されているので、ｉ
）ＭＡコントローラ内部での電力消費を抑制することが
できる。

以上のように、コマンド書込信号をクロック供給開始タ
イミングとし、ＤＭＡ終了を指示する信号をクロック供
給終了タイミングとして規定することによって、アイド
ル状態での電力消費を大幅に削減することができる。し
かも、クロックの割御ｆ　Ｄ　Ｍ　Ａコントローラ内部
で管理することができ、いかなるシステムやプログラム
にも対応できるという汎用性に優れたＤＭＡコントロー
ラを提供することができる。さらに、クロック制御回路
１７は図示するように非常に簡単な回路で構成できるの
で、第７図に示すようにＤＭＡコントローラとＣＰＵと
を同一半導体チップ上に形成することが可能である。

第７図は単一の半導体チップ７ｏ上にＣＰＬＩ７４゜Ｄ
ＭＡコントローラ７１および第１と第２のメモリ７５．
７６を集積化したマイクロコンピュータのブロック図で
ある。１）ＭＡコントローラ７１．ＣＰＵ７４、第１お
よび第２のメモｌ７７５．７６はチップ上に配設された
内部バス７７を介して相互に接続される。ＤＭＡコント
ローラ７１およびｃＰｔＪ７４にはクロック端子７８に
接続された基本クロック発生回路８０から基本クロック
ＣＫ７９が供給される。Ｄ　Ｍ　Ａコントローラ７１内
部では、基本クロックＵＫ７８は第１および２図に示す
クロック制御回路１７を介してＤＭＡ処理回路７３に転
送と第１および第２のメモ１Ｊ７５．７６との間でのデ
ータ転送がＤＭＡコントローラ７１によって制御される
。

次に、第１図のＤＭＡコントローラを内蔵する第７図の
マイクロコンピュータと外部メモリ’８０との間で行な
われるＤＭＡ転送について、第８図のタイミング図を参
照して説明する。ＤＭＡ転送時、シーケンス制御回路１
４は制御信号Ｓ１を発生シ、ハスインターフェイス回路
に送ル。バスインターフェイス回路１４は制御信号Ｓ１
をアドレスストローブ信号として入力し、ゲート６を介
して出力されるアドレスレジスタ５の内容をアドレスバ
ス１８に転送する。次にシーケンス制御回路１４は制御
信号Ｓ２を発生する。制御信号Ｓ２はバスインターフェ
イス回路に対してはコマンドレジスタ１にセットされて
いるコマンドによって指定されたり一ドモードもしくは
ライトモードのいずれかをアクティブにする信号として
働き、一方ＤＭＡデータコントロール回路１５に対して
はライトモードの時はデータバス１９上のデータの書込
みを指示し、リードモードの時にはＤＭＡデータコント
ロール回路１５内のデータを読み出す信号として慟らく
。ひき続き、シーケンス制御回路１４は制御信号５３ｔ
ｌ−発生する。制御信号Ｓ３はＳ２とともにデータ転送
の指示を行なう。ここで、データ転送に要求される時間
は外部メモリもしくは周辺コントローラによって異なる
場合がある。

従って、長いデータ転送時間を要するＤＭＡ転送の場合
は、コマンドの一部にウェイトの時間を示す情報が与え
られる。この情報はシーケンス制御回路１４に入力され
、ここで必要な時間ウェイト信号ＳＷが作成される。こ
の間ＤＭＡコントローラは外部からのデータの入力もし
くは外部へのデータの出力の待ち状態となる。ウェイト
信号ＳＷが終了するとシーケンス制御回路１４は制御信
号Ｓ４を発生する。制御信号Ｓ４に従ってアドレスイン
クリメンタ７とサイズインクリメンタ１ｏは夫々＋１加
算を実行する。サイズインクリメンタによる加算処理の
結果がサイズレジスタ３の内容と一致すると一致倍号２
３が出力される。一致信号２３は所定の期間遅蝙された
ｉ、ＤＭＡ転送の終了を指示する信号２４としてシーケ
ンス制御回路１４に入力されるとともにＡＮＤゲート３
５が閉じられ、内部クロックＣＬＫの供給が中断される
。すなわち、ＤＭＡコントローラはアイドル状態に移る
。次のＤＭＡ転送が必要な時、ＣＰＵ７４はＤＭＡ開始
アドレスとサイズデータとを大々ＤＭＡコントローラ７
１にこの順でセットし、最後にコマンドをセットする。

コマンドを書込むための書込信号２８が発生されると、
クリップ・７０ツブはリセットされＡＮＬ）ゲート３５
が開く。この結果、中断されていた内部クロックＣＬＫ
の供給が再開される。

第７凶のようにＤＭＡコントロー２７１とＣＰＵ７４と
を同一チップ上に形成することによって、１）ＭＡコン
トローラ７１が第１のメモリ７５と外部メモリとの間で
ＤＭＡ転送を行なっている期間、ＣＰＵ７４は第２のメ
モリ７６と内部バス７７を則してデータ転送を実行する
ことができる。

（発明の効果） 本発明によれば、クロック供給開始タイミングとしてコ
マンド書込信号を使用している。しかも、コマンドはＤ
ＭＡ開始アドレスおよびサイズデータをセットした後に
ＤＭＡコントローラに送るようにしているので、ＤＭＡ
転送のための準備が完了したクロックの供給が開始され
ることになる。

従って、クロック禁止期間を最大限にとることができる
ので低消費電力化に最も効果がある。さらに、コマンド
書込みにはクロックを必要としていないので、クロック
供給開始タイミングをプログラムによって任意に設定す
ることができる。また、ＤＭＡ終了を指示する信号によ
ってクロック供給停止タイミングを規定しているので、
ＣＰＵに伺ら負担をかけることな（、ＤＭＡコントロー
ラだけでクロックの制御が可能である。

ナオ、クロック供給開始タイミングをコマンド書込信号
ではなく、ホールド要求信号もしくはホールドアクノリ
ッジ信号を用いて規定するようにしてもよいが、これら
の信号はクロックに同期して発生されるので、バスイン
ターフェイス回路にはクロックを供給し続けておかなけ
ればならないこと、およびホールド要求信号もしくはホ
ールドアクノリッジ信号が発生されてからクロックがＤ
ＭＡコントローラ内部に安定に供給されるまでに数クロ
ック分の遅れがあることに留意して、設計しなけれはな
らない。さらに、基本クロック制御回路はＤＭＡコント
ローラ内部で作成される信号のみによって制御されるの
で、ＣＰＵには全く負担をかけないという大きな利点が
ある。第２図において、クリップ・フロップがリセット
信号でリセットできるようにしている理由は、システム
がリセットされてから最初にＤＭＡ転送が行なわれるま
での間クロック供給を宗主できるようにしているためで
ある。

【図面の簡単な説明】

第１図は本発明の一実施例によるＤＭＡコントローラの
内部ブロック図、第２図はその要部ブロック図、第３図
はＤＭＡコントローラ内部のレジスタに割り当てられた
アドレスを示す図、第４図はサイズレジスタおよびその
書込回路の詳細図、第５図はコマンド書込回路の回路図
、第６図はコマンド書込みのタイミング図、８ｇ７図は
本発明のＤＭＡコントローラを内置したマイクロコンピ
ュータの内部ブロック図、第８図はＤＭＡのタイミング
図、第９図は従来のマイクロコンピュータシステム図で
ある。 １・・・・・・コマンドレジスタ、２・・・・・・アド
レスカウンタ、３・・・・・・サイズレジスタ、４・・
・・・・サイズカウンタ、１２・・・・・・比較器、１
３・・・・・・遅延回路、１４・・・・・・シーケンス
制御回路ｓ　　１ｓ・・団・データコントロール回路、
１６・−・・・・バスインターフェイス回路、１７・・
・・・・基本クロック制御回路、２７・・団・コマンド
書込回路、３６・・・・・・サイズレジスタ書込回路、
４０・・・・・・サイズアドレスデコーダ、ＣＫ・・−
・−・基本クロック、ＣＬＫ・・・・・・内部クロック
。 代坪人　弁理士　　内　原　　　晋 第３（支） 躬Ｓ図 ″　　　　　　　　　　　躬乙し ’ＪＡ４ＴＸＩ フ ≧＼

Claims (1)

1. 【特許請求の範囲】 １、ＤＭＡ転送に必要な情報を入力する手段と、該情報
   に基いてＤＭＡ転送を実行する手段と、ＤＭＡ転送の開
   始を指示する手段と、ＤＭＡ転送の終了を指示する手段
   と、ＤＭＡ転送の終了から次のＤＭＡ転送の開始までの
   間、クロックの供給を禁止する手段とを内部に有するこ
   とを特徴とするＤＭＡコントローラ。 ２、前記ＤＭＡ転送の終了を指示する手段はＤＭＡ転送
   されたデータの数が前記情報の中に含まれるＤＭＡ転送
   データ数と一致したことを示す一致信号を作成する機能
   を有することを特徴とする特許請求の範囲第１項記載の
   ＤＭＡコントローラ。 ３、前記ＤＭＡ転送の開始を指示する手段は前記情報の
   中に含まれるＤＭＡ転送コマンドが前記入力手段に入力
   されることを検出する機能を有していることを特徴とす
   る特許請求の範囲第１項記載のＤＭＡコントローラ。