JPS62103749A - Dmaコントロ−ラ - Google Patents

Dmaコントロ−ラ

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JPS62103749A
JPS62103749A JP61158249A JP15824986A JPS62103749A JP S62103749 A JPS62103749 A JP S62103749A JP 61158249 A JP61158249 A JP 61158249A JP 15824986 A JP15824986 A JP 15824986A JP S62103749 A JPS62103749 A JP S62103749A
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dma
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signal
circuit
controller
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優子 高橋
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    • G06F1/32Means for saving power
    • G06F1/3203Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3206Monitoring of events, devices or parameters that trigger a change in power modality
    • G06F1/3215Monitoring of peripheral devices
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14Handling requests for interconnection or transfer
    • G06F13/20Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
    • G06F13/285Halt processor DMA

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  • General Physics & Mathematics (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (産業上の利用分野) 本発明はダイレクトメモリアクセス(DMA)コントロ
ーラに関し、とくに相補型電界効果トランジスタ(0M
O8)で内部回路が作成されたD〜IAコントローラに
関する。
(従来の技術) ′DNIADMAコントローラ理装置(epu)に代わ
って、メモリーメモリもしくはメモリ→110間等のデ
ータ転送を制御するものである。DMAコントローラは
データ転送に必要な情報(DMA開始アドレス、データ
転送数、コマンド等)をCPUから受は取り、DMA転
送が終了すると終了信号をCPUに知らせる。CPUは
Ll M Aコントローラにデータ転送に必要な情報を
送った後、DMAコントローラがデータ転送を実行して
いる間、他の処理を実行することができる。従って、デ
ータ転送が必要なプログラムを処理する場合、上記DM
AコントローラはCPUの負担を軽減し、CPU処理の
能力を増大する手段として非常に有効なコントローラで
ある。
一方、CPUおよびDMAコントローラの動作ハ基本ク
ロック(システムクロックとも叶ばれている)に基いて
制御されている。基本クロックは水晶等の発振素子を用
いて作成されたクロック発生回路から出力され、CPU
およびDMAコントローラに供給される。しかるに、D
MAコントローラはCPUと同様に常に処理を実行して
いるものではなく、CPUもしくは周辺装置(プリンタ
やCRT等)からDMA’Jf!求をうけた時にのみ処
理を実行するものである。従って、1)MA転送処理が
終了してから次の1)MA要求があるまでは、iJMA
コントーラは何ら処理を行なっていないアイドル状態に
ある。しかしながら、DMAコントローラがアイドル状
態にあるにもかかわらず、DMAコントローラには基本
クロックが常に供給されていた。これは、lJMAコン
トローラのアイドル状態がいつ生じるかを把握できない
ため、基本クロックの制御ができないという理由による
ものである。
(本発明が解決すべき問題点) 以上に述べたように、DMAコントローラはアイドル状
態であるにもかかわらず基本クロックをうけているため
、その間余分に′電力を消費するという欠点がめった。
とくに、DfviAコントローラがCMO8回路で構成
されている場合、基本クロックをうけるCMOSゲート
回路等ではクロックの立上りおよび立下りの毎に貫通電
流が流れ、これが電力消費の大きな要因となっていた。
従って、不要な期間の基本クロックの供atとめること
は、低電力比に大きな効果があるわけである。
(問題点を解決するだめの手段) 本発明はアイドル状態を検出し、アイドル期間は基本ク
ロックの供給を狭止する手段をIJMAコントローラ内
部に設けたことをt¥j徴とするものでめる。アイドル
状態はDMA開始タイミングとDMA終了タイミングと
に基いて検出することができる。後述する実施例におい
ては、前記DMAの開始および終了タイミングを非常に
簡単な回路で容易に検出できる例が示されている。さら
に、これらのタイミングとして、必要最小限の基本クロ
ックが1)MAコントローラに供給されるようなタイミ
ングが検出できるように工夫されている。そして、この
ような工夫によりできる限シ小さなハードウェア回路に
よって基本クロックの制御を可能とし、CPUとDMA
コントローラとを同一半導体チップ上に集積化すること
ができるという優れた効果が得られる。
(実施例) まず、第9図に示した従来のDMAコントローラおよび
これを用いたマイクロコンピュータシステムのブロック
図を参照してDMA処理の基本的動作を説明する。第9
図では、C)’U90.DMAコントローラ911周辺
コントローラ92および外部メモリ93がアドレスバス
98.データバス99およびコントロールバス100に
よって相互に接続されている。周辺コントローラ92は
これに接続されるプリンタ94やC1(T95等の周辺
装置を制御する機能を有している。かかるシステムは基
本クロック発生回路96から発生された基本クロックC
K97に基いて動作が制御される。なお、外部メモリ9
3としてスタティックメモリを使用した場合には基本ク
ロックCK97は不要であるが、ダイナミックメモリを
用いた場合にはリフレッシュ処理のために基本クロック
CK97が要求される。
DMA処理は以下の手11−に沿って実行される。
まず、C1’U90がDMA転送に必要な情報をDMA
コントローラ91および周辺コントローラ92にセット
する。周辺コントローラ92はDMA転送が必要となっ
た時、DNIAコントローラ91に1)MA’17求信
号をコントロールバス100を辿して転送する。1)M
Aコントーラ91はDMA要求信号をうけると、CPU
90に対してパス使用の許可を散水するホールド要求信
号を送る。e)’(J90はホールド要求信号をうけつ
けると、バス使用を許可するホールドアクノリッジ信号
をDMAコントローラ91に送り、バス98〜100を
開放する。
DMAコントローラ91は開放されたバスを使って周辺
コントローラ92と外部メモリ93との間でのデータ転
送をCPU90に代わって実行する。
以上の手順に沿ってDMA転送が終了すると、f)MA
コントローラ92はi)MA終了信号をCPU90に送
る。CPU90はこの終了信号をうけると、開放してい
たバス98〜100をとり上げてプログラム処理を続行
する。
以上のように、DMAコントローラ91はDMA処理を
実行するも、それ以外の期間は処理を停止し、アイドル
状態にあるにもかかわらず、基本クロックCK97は絶
えずDMAコントローラ91に供給され続けているので
、非処理時に無駄な電力が消費されてしまうという大き
な欠点がある。
かかる欠点を解除した本発明の一実厖例を第1図用いて
以下に説明する。第1図は本実施例によるDMAコント
ローラの要部ブロック図である。
DMAコントローラはコマンドレジスタ1 、7 トレ
スカウンタ2.サイズレジスタ3.サイズカウンタ4.
比較器12.シーケンス制御回路14゜データコントロ
ール回路15.パスインターフェイス回路16を基本要
素として含み、さらに本発明の特徴である基本クロック
制御回路17が設けられている。
コマンドレジスタ1はCPLIからDM人転送のための
コマンド19をコマンド書込信号28に基いてうけとり
、データコントロール回路15.バスインターフェイス
回路16およびシーケンス制御回路14に対して制御信
号を送る。コマンド書込信号28はコマンド書込回路2
7にコマンドレジスタ選択アドレス29.データストロ
ーブ信号30およびライト信号31が入力された時、発
生される。アドレスカウンタ2はアドレスレジスタ5、
アドレスインクリメンタ7およびゲート6゜8を有して
おfi、DMA開始アドレス20がCPUカラアドレス
レジスタ5にセットされる。セットされたアドレスはシ
ーケンス制御回路14からのインクリメント信号18に
従って+1づつインクリメンタ7で史新され、アドレス
レジスタ5にフィードバックされる。アドレスレジスタ
5のアドレスはゲート6を介してパスインターフェイス
回路16に送られるとともに、インクリメンタ7に送ら
れる。この結果、アドレスレジスタ5のアドレスによる
DMA転送と次のアドレス作成とはオーバーラツプして
実行される。サイズレジスタ3にはCPUからDMA転
送されるべきデータの数(バイト単位のときはバイト数
、ワード単位のときはワード数)を示す情報21がセッ
トされる。
サイズカウンタ4はリセット時には101がセットされ
るレジスタ24.サイズインクリメンタ10およびゲー
ト9.ll’を含み、アドレスカウンタ2に対して出力
されるインクリメント信号18がレジスタ24の内容を
インクリメントするためのサイズインクリメンタ10に
も供給される。このサイズカウンタ10でインクリメン
トされた値はケート11を介してレジスタ24にフィー
ドバックされる。この結果サイズカウンタ4は1)MA
アドレスのインクリメントと同期してレジスタ24の内
容をインクリメントする。レジスタ24の内容はCPU
でモニタできるように信号22として取り出すことがで
きるように設計されている。レジスタ24の内容はまた
ゲート9を介して比較器に送られ、ここでサイズレジス
タ3の内容を比較される。両者が一致した時、一致信号
23が出力される。すなわち、1)MA転送したデータ
の数がサイズレジスタ3にセットされた数と等しくなっ
た時、1)MA転送の終了を示すために一致信号23が
出力される。一致信号23は遅延回路13で遅延された
後、終了指示信@/24としてシーケンス制御回路14
と基本クロック制御回路17に送られる。シーケンス制
御回路14は終了指示信禍4全うけると、CPUに対し
てDMA終了官号25を送る。シーケンス制御回路14
はインクリメント信号18およびDMA終了信号25の
発生を含めて、IJMA処理のシーケンスを制御する各
種’+tilj御信号(必要な制御信号については後で
説明する)を発生する。データコントロール回路15は
バッファレジスタ群およびリード/ライトコントローラ
を有し、CPUとバスインターフェイス回路16との間
でのデータ転送の仲介を行なう。バスインターフェイス
回路16は外部アドレスバス18および外部データバス
19に接続され、アドレスおよびデータのためのI10
ボート機能を有する。
バスインターフェイス回路16はDMA転送に先立って
、外部バス18.19に接続されているCPUに対して
ホールド要求信号()IOLL)1−L) 21を送シ
、その応答してCPUから送られてくるホールドアクノ
リッジ信号(HOI、DACK)2 oをうけとる。
MOLL)AC&倍号20をうけると、DMAコントロ
ーラはアドレスレジスタ5にセットされているL) N
i A開始アドレスを開放された外部アドレスバス18
に送り実際のDMA転送を開始する。
本実施例に2いて、DMAコントローラは内部に基本タ
ロツクを必要とする回路を含んでおシ、第1図に示され
るようにDMAデータコントロールa路xs、シーケン
スit+IJ111100路14 、 ハスイノターフ
142回路16およびアドレスカウンタ2゜サイズカウ
ンタ4内のゲート6.8,9.11  等は基本クロッ
クに従って動作を行なう回路である。
かかる回路に非DMA処理時にクロックが印加されると
不所望な電力が消費されるので、これを避けるために基
本クロック制御回路17が設けられている。基本クロッ
ク制御回路17は基本クロックCKを入力とし、必要な
期間のみ内部クロックCI、Kを発生する機能を有して
おり、その詳細は第2図に示されている。
第2図は基本クロック制御回路17の詳細およびこれに
関連する回路のブロック図である。基本タロツク制御回
路17は2つのNORゲート33゜34からなるフリッ
プ・フロップとANDゲート35を含む。入力としては
、コマンド書込回路27からコマンドレジスタ1に印加
されるコマンドx44込信号28、外部の基本クロック
発生回路(例えば第9図の96)から発生される基本ク
ロックCK。
リセット信号32および比較器12の一致信号23を遅
延回路13で遅延して得られるDMA終了を指示する信
号24である。リセット信号32および1)M人終了を
指示する信号24によってフリップ・フロップはリセッ
トされ、NORゲート34の出力がlLルベルになる。
この結果、ANDゲート35が閉じ、基本クロックCK
の出力が系止される。一方、コマンド書込信号28が発
生されると7リツプ・フロップがセットされ、NORゲ
ート34の出力が1Hルベルとなシ、ANDゲート35
が開く。これにより、基本クロックCKはANL)ゲー
ト35を介して出力され、内部クロックCL、にとして
DMAコントローラ内の各回路に供給される。
第1図および第2図を参照して本実施例のLIMAコン
トローラの動作について説明する。
CP UハDMAコントローラのコマンドレジスタ1.
アドレスレジスタ5およびサイズレジスタ3にDMA処
理に必要な情報を書込まなければならない。そのために
、3つのレジスタ1,5.3には夫々第3図に示すアド
レスが割り当てられている。なお、アドレスレジスタ5
およびサイズレジスタ3にセットされるデータは夫々1
6ビツトからなシ、コマンドは8ビツトからなるものと
する。
そして、cPuは8ビツトのアドレスバスおよび8ビツ
トのデータバスを介してDMAコントローラにデータを
転送するものとする。第3図に示されているように、ア
ドレスレジスタ5にはアドレス「0」と「1」が、サイ
ズレジスタ3にはアドレスr2J、!:r3Jが、コマ
ンドレジスタ1にはアドレス「4」が割り当てられてい
る。従って、CPUはまずアドレスrOJをアドレスバ
スにのせ、アドレスレジスタ5の上位8ビツトを選択し
、そこに1)MA開始アドレスの上位8ビツトを書込む
。次に、アドレス「1」でアドレスレジスタ5の下位8
ビツトを選択し、そこにDMA開始アドレスの下位8ビ
ツトを書込む。その後、CPUはアドレスr2jr3J
を用いてサイズレジスタ3の上位、下位の各8ビツトを
順次選択し、夫々にサイズデータ(DMA転送されるデ
ータの数)の上位、下位データを書込む。
第4図はサイズレジスタ3およびその書込み回路36の
詳細を示す。サイズレジスタ3は上位しジスタ45と下
位レジスタ46とを有し、CPUとはデータバス47を
介して接続されている。一方書込回路36はCPUにア
ドレスバス29を介して接続されておシ、データストロ
ーブ信号30とライト信号31とをうけ、ANI)ゲー
ト43゜44から書込信号を夫々出力する。すなわち、
アドレスが「2」の時はサイズアドレスデコーダ40は
信号41を出力する。この結果、ANi)ゲート43か
ら書込信号が出力され、サイズレジスタ(上位)45に
印加され、そこにサイズデータの上位データが書込まれ
る。同様に、アドレス「3」が入力されると、デコーダ
40は信号42を発生し、ANL)ゲート44から書込
イg号がサイズレジスタ(下位)46に与えられ、サイ
ズデータの下位データがそこに書込まれる。この後、C
PUはアドレスバス29全通シてコマンドレジスタ1を
選択するアドレス「4」を転送する。
第5図はコマンド書込回路27の内部回路図である。コ
マンド書込回路はアドレスバス29上のアドレス「4」
(00000100)をN(J几グート5゜で検出し、
データストローブ信号30およびライト信号31とが存
在する時、ANL)ゲート51からコマンド書込信号2
8を出力する。この結果、コマンドレジスタlには8ビ
ツトのコマンドが書込まれる。第6図はコマンドレジス
タにコマンドが書込まれるときのタイミング図である。
前述したように、コマンド書込信号28が発生すると、
基本クロック制御回路17の7リツプ・フロップがセッ
トされ、ANI)ゲート35を介して内部クロックCL
Kが出力される(内部クロックは基本クロックと同じ周
波数のクロックである)。
これが、DMAコントローラへ基本クロックの供給を開
始するタイミングである。クロック供給に基いて、L)
IVI&コントローラの各回路が動作を開始し、前述し
たDMA処理を開始する。すなわち、バスインターフェ
イス回路16から外部バス18゜19に接続されている
CPUに対してホールド要求信号21を送り、その応答
信号(ホールドアクノリッジ信号20 )1にうけて、
i)MA転送を開始する。
DMA転送時は、アドレスレジスタ5にセットされたD
M人開始アドレスがゲート6を介してバスインターフェ
イス回路16に転送され、ここからアドレスバス18へ
出力される。アドレスバス18上のアドレスによってア
クセスされた外部メモリからデータが読み出され、デー
タバス19を介してバスインターフェイス回路16に入
力される。入力されたデータは一時的にデータコントロ
ール回路15−内のバッファレジスタに書込まれる。
この間、アドレスインクリメンタ7で次のアドレスが作
成され、ゲート8を介してアドレスレジスタ5にセット
される。さらに、DMA開始時に$ 01にリセットさ
れているサイズカウンタ4のレジスタ24の内容がゲー
ト9を介して出力され、比較器12に入力される。コマ
ンド書込信号28でアクティブになされた比較器12は
サイズレジスタ3の内容とレジスタ24の内容とを比軟
する。一方、サイズインクリメンタ10で+1加算され
た値がレジスタ24ヘフイードバツクされる。アドレス
カウンタ2とサイズカウンタ4とが同期して加算処理を
行ない、その結果に従ってDMA転送が順次災行される
。そして、サイズレジスタ3の内容とサイズカウンタ4
の内容(レジスタ24の内容)とが一致すると、比較器
12から一致信号23が発生され、遅延回路13でタイ
ミング調整のために遅延され、DMAF了を指示する信
号24が出力される。この結果、基本クロック制御回路
17の7リツプ・フロップがリセットされ、ANDゲー
ト35が閉じられる。よって、DMAコントローラへの
基本クロックCKの供給がこの時点で糸上され、従って
、i)MAコントローラは次のコマンドがCPUから送
られるまで動作を停止し、アイドル状態となる。このア
イドル期間はクロックの供給が県止されているので、i
)MAコントローラ内部での電力消費を抑制することが
できる。
以上のように、コマンド書込信号をクロック供給開始タ
イミングとし、DMA終了を指示する信号をクロック供
給終了タイミングとして規定することによって、アイド
ル状態での電力消費を大幅に削減することができる。し
かも、クロックの割御f D M Aコントローラ内部
で管理することができ、いかなるシステムやプログラム
にも対応できるという汎用性に優れたDMAコントロー
ラを提供することができる。さらに、クロック制御回路
17は図示するように非常に簡単な回路で構成できるの
で、第7図に示すようにDMAコントローラとCPUと
を同一半導体チップ上に形成することが可能である。
第7図は単一の半導体チップ7o上にCPLI74゜D
MAコントローラ71および第1と第2のメモリ75.
76を集積化したマイクロコンピュータのブロック図で
ある。1)MAコントローラ71.CPU74、第1お
よび第2のメモl775.76はチップ上に配設された
内部バス77を介して相互に接続される。DMAコント
ローラ71およびcPtJ74にはクロック端子78に
接続された基本クロック発生回路80から基本クロック
CK79が供給される。D M Aコントローラ71内
部では、基本クロックUK78は第1および2図に示す
クロック制御回路17を介してDMA処理回路73に転
送と第1および第2のメモ1J75.76との間でのデ
ータ転送がDMAコントローラ71によって制御される
次に、第1図のDMAコントローラを内蔵する第7図の
マイクロコンピュータと外部メモリ’80との間で行な
われるDMA転送について、第8図のタイミング図を参
照して説明する。DMA転送時、シーケンス制御回路1
4は制御信号S1を発生シ、ハスインターフェイス回路
に送ル。バスインターフェイス回路14は制御信号S1
をアドレスストローブ信号として入力し、ゲート6を介
して出力されるアドレスレジスタ5の内容をアドレスバ
ス18に転送する。次にシーケンス制御回路14は制御
信号S2を発生する。制御信号S2はバスインターフェ
イス回路に対してはコマンドレジスタ1にセットされて
いるコマンドによって指定されたり一ドモードもしくは
ライトモードのいずれかをアクティブにする信号として
働き、一方DMAデータコントロール回路15に対して
はライトモードの時はデータバス19上のデータの書込
みを指示し、リードモードの時にはDMAデータコント
ロール回路15内のデータを読み出す信号として慟らく
。ひき続き、シーケンス制御回路14は制御信号53t
l−発生する。制御信号S3はS2とともにデータ転送
の指示を行なう。ここで、データ転送に要求される時間
は外部メモリもしくは周辺コントローラによって異なる
場合がある。
従って、長いデータ転送時間を要するDMA転送の場合
は、コマンドの一部にウェイトの時間を示す情報が与え
られる。この情報はシーケンス制御回路14に入力され
、ここで必要な時間ウェイト信号SWが作成される。こ
の間DMAコントローラは外部からのデータの入力もし
くは外部へのデータの出力の待ち状態となる。ウェイト
信号SWが終了するとシーケンス制御回路14は制御信
号S4を発生する。制御信号S4に従ってアドレスイン
クリメンタ7とサイズインクリメンタ1oは夫々+1加
算を実行する。サイズインクリメンタによる加算処理の
結果がサイズレジスタ3の内容と一致すると一致倍号2
3が出力される。一致信号23は所定の期間遅蝙された
i、DMA転送の終了を指示する信号24としてシーケ
ンス制御回路14に入力されるとともにANDゲート3
5が閉じられ、内部クロックCLKの供給が中断される
。すなわち、DMAコントローラはアイドル状態に移る
。次のDMA転送が必要な時、CPU74はDMA開始
アドレスとサイズデータとを大々DMAコントローラ7
1にこの順でセットし、最後にコマンドをセットする。
コマンドを書込むための書込信号28が発生されると、
クリップ・70ツブはリセットされANL)ゲート35
が開く。この結果、中断されていた内部クロックCLK
の供給が再開される。
第7凶のようにDMAコントロー271とCPU74と
を同一チップ上に形成することによって、1)MAコン
トローラ71が第1のメモリ75と外部メモリとの間で
DMA転送を行なっている期間、CPU74は第2のメ
モリ76と内部バス77を則してデータ転送を実行する
ことができる。
(発明の効果) 本発明によれば、クロック供給開始タイミングとしてコ
マンド書込信号を使用している。しかも、コマンドはD
MA開始アドレスおよびサイズデータをセットした後に
DMAコントローラに送るようにしているので、DMA
転送のための準備が完了したクロックの供給が開始され
ることになる。
従って、クロック禁止期間を最大限にとることができる
ので低消費電力化に最も効果がある。さらに、コマンド
書込みにはクロックを必要としていないので、クロック
供給開始タイミングをプログラムによって任意に設定す
ることができる。また、DMA終了を指示する信号によ
ってクロック供給停止タイミングを規定しているので、
CPUに伺ら負担をかけることな(、DMAコントロー
ラだけでクロックの制御が可能である。
ナオ、クロック供給開始タイミングをコマンド書込信号
ではなく、ホールド要求信号もしくはホールドアクノリ
ッジ信号を用いて規定するようにしてもよいが、これら
の信号はクロックに同期して発生されるので、バスイン
ターフェイス回路にはクロックを供給し続けておかなけ
ればならないこと、およびホールド要求信号もしくはホ
ールドアクノリッジ信号が発生されてからクロックがD
MAコントローラ内部に安定に供給されるまでに数クロ
ック分の遅れがあることに留意して、設計しなけれはな
らない。さらに、基本クロック制御回路はDMAコント
ローラ内部で作成される信号のみによって制御されるの
で、CPUには全く負担をかけないという大きな利点が
ある。第2図において、クリップ・フロップがリセット
信号でリセットできるようにしている理由は、システム
がリセットされてから最初にDMA転送が行なわれるま
での間クロック供給を宗主できるようにしているためで
ある。
【図面の簡単な説明】
第1図は本発明の一実施例によるDMAコントローラの
内部ブロック図、第2図はその要部ブロック図、第3図
はDMAコントローラ内部のレジスタに割り当てられた
アドレスを示す図、第4図はサイズレジスタおよびその
書込回路の詳細図、第5図はコマンド書込回路の回路図
、第6図はコマンド書込みのタイミング図、8g7図は
本発明のDMAコントローラを内置したマイクロコンピ
ュータの内部ブロック図、第8図はDMAのタイミング
図、第9図は従来のマイクロコンピュータシステム図で
ある。 1・・・・・・コマンドレジスタ、2・・・・・・アド
レスカウンタ、3・・・・・・サイズレジスタ、4・・
・・・・サイズカウンタ、12・・・・・・比較器、1
3・・・・・・遅延回路、14・・・・・・シーケンス
制御回路s  1s・・団・データコントロール回路、
16・−・・・・バスインターフェイス回路、17・・
・・・・基本クロック制御回路、27・・団・コマンド
書込回路、36・・・・・・サイズレジスタ書込回路、
40・・・・・・サイズアドレスデコーダ、CK・・−
・−・基本クロック、CLK・・・・・・内部クロック
。 代坪人 弁理士  内 原   晋 第3(支) 躬S図 ″           躬乙し ’JA4TXI フ ≧\

Claims (1)

  1. 【特許請求の範囲】 1、DMA転送に必要な情報を入力する手段と、該情報
    に基いてDMA転送を実行する手段と、DMA転送の開
    始を指示する手段と、DMA転送の終了を指示する手段
    と、DMA転送の終了から次のDMA転送の開始までの
    間、クロックの供給を禁止する手段とを内部に有するこ
    とを特徴とするDMAコントローラ。 2、前記DMA転送の終了を指示する手段はDMA転送
    されたデータの数が前記情報の中に含まれるDMA転送
    データ数と一致したことを示す一致信号を作成する機能
    を有することを特徴とする特許請求の範囲第1項記載の
    DMAコントローラ。 3、前記DMA転送の開始を指示する手段は前記情報の
    中に含まれるDMA転送コマンドが前記入力手段に入力
    されることを検出する機能を有していることを特徴とす
    る特許請求の範囲第1項記載のDMAコントローラ。
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