JPH01130615A

JPH01130615A - パルス出力装置

Info

Publication number: JPH01130615A
Application number: JP62291135A
Authority: JP
Inventors: Tsuyoshi Katayose; 片寄　強
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1987-11-17
Filing date: 1987-11-17
Publication date: 1989-05-23
Anticipated expiration: 2010-04-19
Also published as: JPH0736512B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、パルスモータ、自動車エンジン、などの機器
制御を行うパルス出力装置に関する。

〔従来の技術〕

今日、マイクロコンピュータは、ＬＳＩ技術の進歩によ
り高集積化が進み、各種の周辺ハードウェアをワンチッ
プに搭載するようになってきた。

この様な周辺ハードウェアのなかでも、パルス出力装置
は、モータ、自動車エンジンなどの機器の制御には不可
欠なものである。

特に、自動車エンジンの燃料噴射制御を行うには、エン
ジンの始動時と通常の使用時では、燃料噴射の時間レン
ジが異なるため、非常に幅の広いレンジに対応したパル
ス出力装置が必要になる。

こうしたパルス出力装置は、通常幅広いレンジに対応す
るために長いビット長のカウンタと比較レジスタを備え
ている。

以下では、第６図、第７図を参照して従来の技術を説明
する。

第６図は従来のパルス出力装置のブロック図で、パルス
出力装置００３は、プログラムの実行／演算を行う中央
処理装置（以下ＣＰＵと記す）０１０、外部機器の制御
信号を出力するタイマ／カウンタユニット０２２、タイ
マ／カウンタユニット０２２と中央処理装置０．１０と
各周辺ハードウェア間のデータのやりとりをするバス０
３０から成る。

尚、以下でぼ説明を具体化するためにバス０３０の幅は
、１６ビツトとして説明する。

タイマ／カウンタユニット０２２は、カウントクロック
をカウントするフリーランニングカウンタ１００、前記
フリーランニングカウンタ１００のカウンタクロックφ
、前記フリーランニングカウンタ１００と比較動作を行
い、一致信号を出力する比較レジスタ２２０，２２１、
比較レジスタ２２０．２２１が一致信号を出力する為の
アクティブロウの一致信号線２５０，２５１．前記−致
信号線２５０及び一致信号線２５１がアクティブになる
と出力値をセット／リセットする出力ラッチ４００、Ｃ
ＰＵ０ＩＯが比較レジスタに書込む値を一時保持し、ま
たＣＰＵ０１０が比較レジスタから読み出した値の一時
保持を行うリード・ライトラッチ３００、及び本パルス
出力装置の出力信号線４５０からなる。

フリーランニングカウンタ１００は、カウントクロック
φがアクティブ（“１”）になる度にカウント動作を行
うカウンタで、広いレンジのカウント動作に対応するた
めに長いビット長のカウンタで構成される。ここでは説
明を具体的にするためにフリーランニングカウンタ１０
０のビット長は１８ビツトとして説明する。

比較レジスタ２２０は、カウントクロックφがインアク
ティブ（“０°′）になる度にフリーランニングカウン
タ１００と比較動作を行う１８ビツトの比較レジスタで
、ＣＰＵ０ＩＯによりリード／ライト動作が可能である
。比較レジスタ２２０は、前記フリーランニングカウン
タ１００の値と比較レジスタ２２０の値が一致した場合
に、一致信号線２５０をアクティブ（“０”）にして出
力ラッチ４００をセットする。

比較レジスタ２２１は、カウントクロックφがインアク
ティブ（“０パ）になる度にフリーランニングカウンタ
１００と比較動作を行う１８ビツトの比較レジスタで、
ＣＰＵ０１０によりリード／ライト動作が可能である。

比較レジスタ２２１は、前記フリーランニングカウンタ
１００の値と比較レジスタ２１１の値が一致した場合に
、一致信号線２５１をアクティブ（“０″）にして出力
ラッチ４００をリセットする。

出力ラッチ４００は、比較レジスタ値とフリーランニン
グカウンタ値の比較タイミングに一致信号線２５０がア
クティブ（“０”）になるとセットし、一致信号線２５
１がアクティブ（“０”）になるとリセットする。出力
ラッチ４００の値は外部の制御信号として出力信号線４
５０に出力される。

リード／ライトラッチ３００は、ＣＰＵ０１０が１６ビ
ツトのバス０３０を介して１８ビット比較レジスタ２２
０，２２１の値の更新、及び読み出しの際の同期を取る
ためにデータの一時保持を行う。

次に第７図のタイミングチャートを参照してパルス出力
製値００３の動作を説明する。

システムリセット後、前述のフリーランニングカウンタ
１００はカウントクロックφが入力する度にカウント動
作を行う。

フリーランニングカウンタ１００が動作を行って、ｔｌ
のタイミングで比較レジスタ２２０の保持値と一致する
と、比較レジスタ２２０は一致信号線２５０をアクティ
ブにして出力ラッチ４００をセットする。

フリーランニングカウンタ１００が更にカウント動作を
行って、ｔ２のタイミングで比較レジスタ２２１の保持
値と一致すると、比較レジスタ２２１は一致信号線２５
１をアクティブにして出力ラッチ４００をリセットする
。

以上によりパルス出力装置００３は比較レジスタ２２０
と比較レジスタ２２１に設定した値の差分に相当する幅
の第一のパルスを出力信号４５０から出力する。

次にパルス出力装置００３は第二のパルスを出力するた
めにＣＰＵ０１０よりバス０３０を介して比較レジスタ
２２０，２２１の値を更新する必要がある。

比較レジスタ２２０，２２１は、１８ビツトのビット長
を有し、バス０３０は、１６ビツトのビット長であるた
め、以下に説明するようにＣＰＵ０ＩＯの計算した更新
値の書込みは、各２回、計４回の書込サイクルによって
行われる。

すなわち、まずＣＰＵ０１０は比較レジスタ２２０．２
２１に書き込む値が゛既設定値＋Δｔ／φ′°（Δｔ＝
出力パルスの周期）となるように１８ビツトデータの演
算処理を実行する。

次にＣＰＵ０１０は、比較レジスタ２２０の更新値の下
位１６ビツト値を比較レジスタ２２０に対して出力し、
続いて比較レジスタ２２０の上位２ビツトデータを出力
する。さらにＣＰＵ０１０は、比較レジスタ２２０の更
新値の下位１６ビツト値を比較レジスタ２２０に対して
出力し、続いて比較レジスタ２２０の上位２ビツトデー
タを出力する。

このようにして、バス０３０のビット幅以下の比較しか
必要でない場合であっても本パルス出力装置においては
カウンタは最大比較値の１８ビツトカウンタとなってい
るので比較レジスタ値も１８ビツトを更新する必要があ
り常に各２回、計４回の書込みサイクルを必要とする。

従って、本パルス出力装置の連続パルス発生可能な最短
周期はＣＰＵの４書込みサイクル以上の周期に制限され
る。

以下同様の動作を繰り返し、パルス出力装置００３は比
較レジスタ２２０に設定した値と比較レジスタ２２１に
制定した値の差分に相当する幅のパルスを周期Δｔごと
に出力信号線４５０から出力する。

〔発明が解決しようとする問題点〕

従来のパルス出力装置は、幅広いカウントレンジに対応
する目的でバス幅より長いビット長のカウンタ、比較レ
ジスタを備えると、比較レジスタの更新のため複数回の
ライト操作を必要とするのでソフトウェアの処理時間が
増加する。

一方、連続パルス発生可能な最短周期はＣＰＵの演算処
理と比較レジスタ更新処理に必要とする処理時間により
制限されるため、バス幅より長いビット長のカウンタ、
比較レジスタを備えると短周期のパルスを出力すること
の実現が難しくなる、その結果、実際には多くの場合カ
ウントレンジの幅が狭くなり、別に短周期のパルス発生
用カウンタ、比較レジスタを設けるといったハードウェ
ア負担が必要となる、といった問題点がある。

〔発明の従来技術に対する相違点〕

本発明は、カウンタの値と比較を行うレジスタの任意ビ
ットに対して比較動作をマスクするためのマスクレジス
タを設けることにより、中央処理装置が比較レジスタの
更新を行う際に必要な比較レジスタの一部分のみを更新
することにより、長いビット長のカウンタ、比較レジス
タを用いてもパルス出力可能な最短周期を下げることな
く幅広いカウントレンジに対応できるという相違点があ
る。

〔問題点を解決するための手段〕

本発明のパルス出力装置は、前述の従来技術の問題点を
解決するために中央処理装置と、単一のカウントクロッ
クをカウントするカウンタと、前記カウンタの値と比較
動作を行い、カウンタの値と保持値が一致すると一致信
号を出力するＭビットの比較レジスタと２前記比較時の
比較動作の禁止、許可を各ビット毎に制御するＮビット
のマスクレジスタとを有し、前記マスクレジスタにより
許可されたビットについてのみ前記比較レジスタの保持
値と前記カウンタの値との比較動作を行い、カウンタの
値と保持値が一致すると一致信号を出力する手段を有す
る。

〔実施例１〕次に、本発明の第１の実施例について第１図を参照にし
て説明する。

第１図は、本発明の一実施例で、パルス出力装置００１
は、ＣＰＵ０１０．タイマ／カウンタユニット０２０，
１６ビツト幅のバス０３０からなる。

タイマ力ウソタユニット０２０は、カウントクロックφ
、カウントクロックφをカウントする１８ビツトフリー
ランニングカウンタ１００．フリーランニングカウンタ
１００との比較値を保持するとともに比較動作を行う比
較レジスタ２００．２０１、比較レジスタ２００，２０
１がフリーランニングカウンタ１００との一致信号を出
力するたやのアクティブロウの一致信号線２５０．２５
１．比較レジスタ２００の各ビット毎のカウンタ値との
比較動作を禁止／許可制御するマスクレジスタ５００、
比較レジスタ２０１の各ビット毎のカウンタ値との比較
動作を禁止／許可制御するマスクレジスタ５０１、一致
信号線２５０の信号レベルによってセットし、一致信号
線２５１の信号レベルによってリセットする出力ラッチ
４００、ＣＰＵ０ＩＯが比較レジスタに書込む値を一時
保一持し、またＣＰＵ０ＩＯが比較レジスタから読み出
した値の一時保持を行うリード・ライトラッチ３００、
及び本パルス出力装置の出力信号線４５０からなる。

本実施例では、前記フリーランニングカウンタ１００、
比較レジスタ２００，２０１マスクレジスタ５００，５
０１のビット長は１８ビツト、バス０３０のビット長は
１６ビツトとしているが、上記以外のビット長でも同様
の構成をとることができることは言うまでもない。

次にパルス出力装置００１の各部の動作を説明する。

前記フリーランニングカウンタ１００は、カラ・ントク
ロックφが入力する度にカウント動作を行う。

比較レジスタ２００は、カウントクロックφがインアク
ティブ（“０”）になる度にフリーランニングカウンタ
１００と比較動作を行う１８ビツトの比較レジスタで、
ＣＰＵ０１０によりリード／ライト動作が可能である。

比較レジスタ２００は、マスクレジスタ５００により比
較動作が許可されたビットについてのみ、前記フリーラ
ンニングカウンタ１００の値と比較を行い、一致した場
合に、一致信号線２５０をアクティブ（“０”）にして
出力ラッチ４００をセットする。

比較レジスタ２０１は、カウントクロックφがインアク
ティブ（“°０″）になる度にフリーランニングカウン
タ１００と比較動作を行う１８ビツトの比較レジスタで
、ＣＰＵ０１０によりリード／ライト動作が可能である
。比較レジスタ２０１は、マスクレジスタ５００により
比較動作が許可されたビットについてのみ、前記フリー
ランニングカウンタ１００の値と比較を行い、一致した
場合に、一致信号線２５１をアクティブ（“０″）にし
て出力ラッチ４００をリセットする。

マスクレジスタ５００，５０１は、ＣＰＵ０１０により
リード／ライト動作が可能で、マスクレジスタの各ビッ
トは同一ビット位置にある比較レジスタの各ビットの比
較動作を“ｌ”の時に禁止、“０”の時に許可する。

出力ラッチ４００は、比較レジスタ値とフリーランニン
グカウンタ値の比較タイミングに一致信号線２５０がア
クティブ（“０”）になるとセットし、一致信号線２５
１がアクティブ（“０″）になるとリセットする。出力
ラッチ４００の値は外部の制御信号として出力信号線４
５０に出力される。

次に本実施例のハードウェアの実際の動作を第１図、第
２図を参照して説明する。

フリーランニングカウンタ１００がカウント動作を行っ
て、ｔｌのタイミングでマスクレジスタ５００によりビ
ット毎に選択的に比較動作が許可された比較レジスタ２
００の保持値と一致すると、比較レジスタ２００は一致
信号線２５０をアクティブにして出力ラッチ４００をセ
ットする。

フリーランニングカウンタ１００が更にカウント動作を
行って、ｔ２のタイミングでマスクレジスタ５０１によ
りビット毎に選択的に比較動作が許可された比較レジス
タ２０１の保持値と一致すると、比較レジスタ２０１は
一致信号線２５１をアクティブにして出力ラッチ４００
をリセットする。

以上によりパルス出力装置００１は比較レジスタ２００
と比較レジスタ２０１に設定した値の差分に相当する幅
の第一のパルスを出力信号線４５０から出力する。

次にパルス出力装置００１は第二のパルスを出力するた
めにＣＰＵ０　Ｉ　Ｏよりバス０３０を介して比較レジ
スタ２００，２０１の値を更新する必要がある。

比較レジスタ２００，２０１は、１８ビツトのビット長
を有し、バス０３０は、１６ビツトのビット長であるの
で、必要とするパルスの周期がカウンタの最大レンジに
近い場合、つまり比較レジスタの全ビットをカウンタと
の比較動作に使用する場合には比較レジスタ２００，２
０１の更新処理は、各２回、計４回の書込サイクルによ
って行う。

即ち、まずＣＰＵ０１０は比較レジスタ２００、’２０
１に書き込む値が“既設定値＋Δｔ／φ”　（Δｔ＝出
力パルスの周期）となるように１８ビツトデータの演算
処理を実行し、次にＣＰＵ０１０は、比較レジスタの更
新値の下位１６ビツト値を比較レジスタに対して出力し
、さらに比較レジスタの更新値の上位１６ビツトデータ
な出力する。

しかし短周期のパルスが必要な場合にはＣＰＵ０１０に
おける１８ビツト演算処理は不要となり、比較レジスタ
２００，２０１の更新も各々１回の書込みサイクルで終
了する。

例えば上記の“Δｔ／φ”が８ビット程度の値であれば
マスクレジスタのビット１７〜ビツト８に“ｌ”を書込
んでおくことで比較レジスタのピッ）１７〜ビツト８は
フリーランニングカウンタのビット１７〜ビツト８と比
較動作を行わせないで使用する。

つまりビット７〜ビツトＯのみを用い、８ビツト長のフ
リーランニングカウンタと比較レジスタとして扱うこと
ができる。これによりＣＰＵ０１０は常に８ビツトデー
タの演算処理のみを扱えばよく、更新値の書込みも比較
レジスタ２００．２０１の下位１６ビツトに対して各１
回の書込みサイクルで終了することができる。

以下同様の動作を繰り返し、パルス出力装置００１は比
較レジスタ２００に設定した値と比較レジスタ２０１に
設定した値の差分に相当する幅のパルスを周期Δｔごと
に出力信号線４５０から出力する。

次に第１図の比較レジスタ２００，２０１とマスクレジ
スタ５００，５０１について第３図を参照して説明する
。

第３図は比較レジスタとマスクレジスタの１ビツトの構
成についての詳細を示したもので、比較レジスタの対応
するビット位置のカウンタの値と比較するデータを記憶
するメモリ部を構成するインバータ１０００．１００１
及びＮチャネルトランジスタ（以下Ｎ−Ｔｒと略す）１
１００゜１１０１と、比較動作を行い、結果を一致信号
線９１０に伝えるための論理回路を構成するＰチャネル
トランジスタ（以下Ｐ−Ｔｒと略す）１２００．１２０
１，１２０２．１２０３と、マスクレジスタのマスクビ
ットを構成するインバー　２り１００２，１００３及び
Ｎ−Ｔｒｌ１０２゜１１０３と、比較レジスタの比較動
作を禁止するための論理回路を構成するＰ−Ｔｒ１２１
０と、からなっている。

データ信号線Ｑ９２０．データ信号線画９２１は第１図
のＣＰＵ０１０からのライト動作時にはリード・ライト
ラッチ３００のデータが、リード動作時にはインバータ
１０００．１００１のデータ、またはインバータ１００
２．１００３のデータが各々伝えられる、またカウンタ
との比較動作時には対応するビット位置のカウンタの値
が伝えられる。ＣＰＵのアクセスタイミングと、カウン
タ値との比較動作タイミングにはデータ信号線Ｑ９２０
、データ信号線蚕９２１には論理的に反対の信号が同時
に伝えられ、いずれのタイミングでもない時にはプリチ
ャージレベル（“１”）となっている。

一致信号線９１０は他のビット位置にある比較レジスタ
の一致信号線とワイアードされており、カウンタ値との
比較動作タイミング以外の時には常にプリチャージレベ
ル（“０”）となっている。

まずＣＰＵの書込み処理、読み出し処理時の動作につい
て簡単に説明する。

ＣＰＵより本回路の比較レジスタＱビットに“ｌ”を書
込む際にはデータ信号線Ｑ９２０が°“１′”、データ
信号線Ｑ９２１が“０”になり、ワードライン９０１が
アクティブ“１″となって比較レジス°りが選択される
とＮ−Ｔｒｌｌｏｏ。

１１０１がオンしインバータ１０００の出力が“１°゛
、インバータ１００１の出力が“０”となる。続いてワ
ードライン９０１がインアクティブｕ　Ｏ＋＋になると
Ｎ−Ｔｒｌｌｏｏ、１１０１がオフしＣＰＵからの書込
みが終了する、この時インバータ１０００の出力は“１
”、インバータ１ｏｏｔの出力は“０”に保持される。

またＣＰＵより“０”を書込む際にはデータ信号Ｑ９２
０がＱ　Ｉ＋１データ信号線Ｑ９２１が“ｌ”になり、
ワードライン９０１がアクティブ“１′′となって比較
レジスタが選択されるとＮ−Ｔｒｌｌｏｏ、１１０１が
オンしインバータ１０００の出力が“０”、インバータ
１００１の出力が“１”となる。続いてワードライン９
０１がインアクティブ“０”になるとＮ　−Ｔ　ｒｌｌ
ｏｏ、１１０１がオフしＣＰＵからの書込みが終了する
、この時インバータ１０００の出力は“０”、インバー
タ１００１の出力は“１”に保持される。

ＣＰＵより読み出しが行われる時にはワードライン９０
１がアクティブ１″となってＮ−Ｔｒｌｌｏｏ、１１０
１がオンしインバータ１０００の出力がデータ信号線Ｑ
９２０に、インバータ１００１の出力がデータ信号線す
９２１に伝えられ、ＣＰＵに読取られる。

以上比較レジスタのビットに対する書込み、読み出し動
作について説明したがマスクレジスタのビットに対する
書込み、読み出し動作についても同様である。

次に、カウンタ値との比較動作について説明する。

この時対応するビット位置のカウンタの値がデータ信号
線９２０，９２１に読み出されるが、ワードラインライ
ン９０１，９０２はインアクティブ０”になっておりＮ
−ＴｒｌｌＯｏ。

１１０１．１１０２．１１０３が共にオフとなって、デ
ータ信号線９２０，９２１のレベルによりインバータ１
０００．ｔｏｏｌ、１００２゜１００３が影響を受ける
ことはない。

まずインバータ１００２の出力が“０”で、インバータ
１０００の出力が“ｌ”インバータ１００１の出力が“
０”になっており、カウンタの値が読み出されたデータ
信号線Ｑ９２０が“０”、データ信号線亘９２１が“１
”になっている場合、すなわちマスクレジスタにより比
較動作が許可状態にある時に比較レジスタ値とカウンタ
値が不一致となっている場合について説明する。

このときには、Ｐ−Ｔｒ１２００，１２０１がオフとな
るが、Ｐ−Ｔｒ１２１０，１２０２゜１２０３がオンし
ており正電源（Ｖｄｄ）レベル（＝”ｌ”）が一致信号
線９１０に伝えられる。

次にインバータ１０００の出力が“ｌ”、インバータ１
００１の出力が“Ｏ”になっており、カウンタの値が読
み出されたデータ信号線Ｑ９２０が“ｌ”、データ信号
線す９２１が“θ″になっている場合、すなわちマスク
レジスタにより比較動作が許可状態にある時に比較レジ
スタ値とカウンタ値が一致している場合について説明す
る。

このときには、Ｐ−Ｔｒ１２００，１２０２゜１２１０
がオンとなるが、Ｐ−Ｔｒ１２０１゜１２０３がともに
オフしており一致信号線９１０のレベルに影響を与えな
い。

次にインバータ１００２の出力が“１″の場合、すなわ
ちマスクレジスタにより比較動作が禁止状態にある時の
動作について説明する。

このときには、比較レジスタのインバータ１０００．１
００１の出力が“Ｉｌｏ”いずれの値になっていても、
Ｐ−Ｔｒ１２１０がオフしているので一致信号線９１０
のレベルに影響を与えない。

従って、比較レジスタ値とカウンタ値との比較タイミン
グにおいて、マスクレジスタによりマスクされていない
比較レジスタと、カウンタの対応するビット位置のデー
タが１ビツトでも一致していない時には一致信号線はイ
ンアクティブレベル（１”）となり、全てのデータが一
致した時には一致信号線はプリチャージレベルが保持さ
れ、アクティブレベル（“０”）となって第１図の出力
ラッチ４００に伝えられる。

なおＣＰＵからの比較レジスタへの書込み処理時とプリ
チャージのタイミングには必ず一致信号線９１０はアク
ティブレベル“０”となるが、カウンタ値との比較タイ
ミング以外のときには出力ラッチが変化することはない
。

上記はインバータ１０００の出力が“１″、インバータ
１００１の出力が“０″の場合について説明したがイン
バータ出力が論理的に反対の時の動作も同様となること
はもちろんである。またマスクレジスタのビット長は比
較レジスタのビット長と同一として説明したが、マスク
機能が必要な比較レジスタのビットにのみマスクレジス
タのビットを設けても効果は同一である。

〔実施例２〕次に、本発明の第２の実施例を、第４図、第５図を参照
して説明する。

本実施例では、マスクレジスタによる比較レジスタのマ
スク動作を、マスクイネーブル信号により制御する本発
明の実施例について述べる。

本実施例に於いてマスクレジスタは、単に比較レジスタ
の比較動作のマスクを行うだけでなくマスクイネーブル
信号がインアクティブのときには外部からのトリガ信号
によりカウンタ値を捕獲する周知のキャプチャレジスタ
としての機能を備えている。

第４図は、本実施例の構成を示すブロック図で、パルス
出力装置００２は、ＣＰＵ０１０．タイマ／カウンタユ
ニット０２１，１６ビツト幅のバス０３０からなる。

タイマ／カウンタユニット０２１は、第１の実施例にお
けるタイマカウンタユニット０２０に加えてマスクレジ
スタ５１０，５１１のマスク機能を一律に禁止／許可制
御するマスク制御回路６００と、制御信号を伝えるマス
クイネーブル信号６５０，６５１を備えている。

このマスク制御回路６００によりマスクレジスタが、マ
スク許可状態に指定されている時のパルス出力装置の動
作は１の実施例と同様であり、マスクレジスタにより比
較レジスタの任意のビットをマスクすることによって短
周期パルスの出力機能を低下させることなくダイナミッ
クレンジの広いタイマ／カウンタのパルス出力装置とし
て用いることが可能となる。

またマスク制御回路６００によりマスクレジスタが、マ
スク禁止状態に指定されている時には、マスクレジスタ
は外部からのトリガ信号、例えば本ブロック図には示し
ていないが外部割り込み入力端子への割り込み信号の入
力等、によりカウンタ値を捕獲する周囲のキャプチャレ
ジスタとして機能する。

従って、フリーランニングカウンタ１００の最大カウン
トレンジに近い周期でパルス出力を行うため、比較レジ
スタ２１０，２１１の全ビットをカウンタ値との比較に
利用しており、マスクレジスタ５１０，５１１による比
較レジスタのマスク機能を必要としない場合には、マス
クレジスタ５１０．５１１をキャプチャレジスタとして
もちい、外部トリガ信号の周期計測等に応用することが
できる。

第５図に本実施例の比較レジスタとマスクレジスタの１
ビツト分の構成を示す。

第５図は本実施例に於ける比較レジスタとマスクレジス
タの１ビツトの構成についての詳細を示したもので、本
回路は第１の実施例における第３図に示した比較レジス
タとマスクレジスタの１ビツトの構成回路に加えて、マ
スクイネーブル信号線９１０がアクティブ（“１″）の
場合にはマスクレジスタの値により比較レジスタの比較
動作を禁止／許可制御し、インアクティブ（“０”）の
場合にはマスクレジスタの値にかかわらず比較レジスタ
の比較動作を許可する論理回路を構成するＰ−Ｔｒ１２
２０、とからなっている。

データ信号線Ｑ９２０．データ信号線互９２１、インバ
ータ１０００〜１００３．Ｎ−Ｔｒｌｌｏｏ　〜１１０
３、及びワードライ”／９０１゜９０２０ＣＰＵの書込
み処理、読み出し処理時の動作については第３図の第１
の実施例と同一なので説明を省略する。

次に、カウンタ値との比較動作について説明する。

この時対応するビット位置のカウンタ値がデータ信号線
９２０，９２１に読み出されるが、ワードライン９０１
，９０２は通常インアクティブ”　ｏ　”になっており
Ｎ−Ｔｒ　１１００，１１０１゜１１０２．１１０３が
共にオフとなって、データ信号線９２０，９２１のレベ
ルによりインバータ１０００．１００１，１００２．１
００３が影響を受けることはない。

まず第一にマスクイネーブル信号線９１０がアクティブ
（“１”）の場合にインバータ１００２の出力が“０″
で、インバータ１０００の出力が“１”、インバータ１
００１の出力が“０”になっており、カウンタの値が読
み出されたデータ信号線Ｑ９２０が“０”、データ信号
線画９２１が“１”になっている場合、すなわちマスク
イネーブル信号線９１０によりマスクレジスタにより比
較動作の禁止／許可制御が実行可能状態にある時に比較
レジスタ値とカウンタ値が不一致となっている場合につ
いて説明する。

このときには、Ｐ−Ｔｒ１２００，１２０１がオフとな
るが、Ｐ−Ｔｒ１２１０，１２０２゜１２０３がオンし
ており正電源（Ｖｄｄ）レベル（＝″ｌ”）が一致信号
線９１０に伝えられる。

次にインバータ１０００の出力が“１”、インバータ１
００１の出力が“０”になっており、カウンタの値が読
み出されたデータ信号線Ｑ９２０が“１″、データ信号
線す９２１が“０”になっている場合、すなわちマスク
レジスタにより比較動作が許可状態にある時に比較レジ
スタ値とカウンタ値が一致している場合について説明す
る。

第二にマスクイネーブル信号線９１０がアクティブ（“
１”）の場合にインバータ１００２の出力が１”の場合
、すなわちマスクレジスタにより比較動作が禁止状態に
ある時の動作について説明する。

このときには、比較レジスタのインバータ１０００．１
００１の出力が“１１０”いずれの値になっていても、
Ｐ−Ｔｒ１２１０ごオフしているので一致信号線９１０
のレベルに影響を与えない。

第三にマスクイネーブル信号線９１０がインアクティブ
（“０”）の場合について説明する。この場合にはＰ−
Ｔｒ１２２０が常にオンとなりＰ−Ｔｒ１２１０のオン
／オフ状態にかかわらずＰ−Ｔｒ１２００，１２０３の
ソース側に正電源レベルが供給される、従ってマスクレ
ジスタのビットを構成するインバータ１００２．１００
３の値にかかわらず比較レジスタはカウンタとの比較タ
イミングにおいて常に比較動作を行う。

また、マスクレジスタの値にがかわらず比較動作が行え
ることを利用してマスクレジスタは別の機能をもったレ
ジスタとして利用する。っまりカウンタとの比較タイミ
ングにおいて外部トリガ信号によりワードライン９０２
をアクティブにしＮ−Ｔｒｌ１０２，１１０３をオンし
データ信号線９２０．９２１に伝えられるカウンタ値を
捕獲（キャプチャ）する。続いてＣＰＵはマスクレジス
タの値を読み出し、ＣＰＵの内部レジスタに記憶する、
再び、カウンタとの比較タイミングに前述の動作と同様
外部トリガ信号によりカウンタ値を捕獲（キャプチャ）
し、ｃＰＵはマスクレジスタの値を読み出し、内部レジ
スタ記憶していた値と比較、差分を演算する。以上の処
理によりＣＰ゛Ｕは２回の外部トリガ信号発生の時間差
を求める、といった周知のキャプチャレジスタとして前
記マスクレジスタを使用する。

〔発明の効果〕

以上説明したように、パルス出力装置の、比較レジスタ
の任意のビットをマスクする機能をもつマスクレジスタ
を有することにより、以下の効果が得られる。

（１）本発明のパルス出力装置は、マスクレジスタによ
り比較レジスタの任意のビットをマスクすることで、比
較レジスタを任意ビット長として扱うことが可能である
。このため幅広いカウントレンジに対応する目的でカウ
ンタ及び比較レジスタのビット長を長く必要とする場合
でも、バス幅以下のカウンタ、レジスタとして使用する
場合には比較レジスタの全ビットを更新する必要が無く
、比較レジスタの一部分のみを変更可能である、また、
比較レジスタ更新値の演算も必要とするビットに対して
のみ厳密に実行すれば良い。

従って比較レジスタの更新処理実行時間が短縮ができ、
従来例のように短縮期のパルス発生機能を低下させる事
はない。

（２）本発明のパルス出力装置は、比較レジスタの任意
ビットをマスクするマスクレジスタを使用しない時には
、マスクレジスタを周知のキャプチャレジスタとして使
用できる。応用装置においては一つのカウンタに複数の
比較レジスタと複数のキャプチャレジスタを設は組合せ
て機能させることが通常であり、マスクレジスタを特殊
な機能レジスタとして新たに設ける必要はない。

以上説明したように、本発明により、最小限のハードウ
ェアで比較レジスタの更新操作のソフトウェア処理時間
を短縮し、任意の出力パルスを出力できるとともにマス
クレジスタ機能を使用しない時にはキャプチャレジスタ
として使用できるパルス出力装置提供することができる
。

【図面の簡単な説明】

第１図は、本発明の第１の実施例のパルス出力装置のブ
ロック図。第２図は、同パルス出力装置の動作タイミング図。第３図は、同パルス出力装置の比較レジスタとマスクレ
ジスタの１ビツトの構成図。第４図は、本発明の第２の実施例のパルス出力装置のブ
ロック図。第５図は、同パルス出力装置の比較レジスタとマスクレ
ジスタの１ビツトの構成図。第６図は、従来のパルス出力装置のブロック図。第７図は、同パルス出力装置の動作タイミング図。００１．００２，００３・・・・・・パルス出力装置、
０１０・・・・・・中央処理装置、０２０，０２１゜０
２２・・・・・・タイマ／カウンタ、０３０・・・・・
・バス、１００・・・・・・フリーランニングカウンタ
、２００゜２０１．２１０，２１１・・・・・・比較レ
ジスタ、２２０．２２１・・・・・・比較レジスタ、２
５０゜２５１．９１０・・・・・・一致信号線、３００
・・・・・・リード・ライトラッチ、４σ０・・・・・
・出力ラッチ、４５０・・・・・・出−力信号線、５０
０，５０１゜５１０．５１１・・・・・・マスクレジス
タ、６００・・・・・・マスク制御回路、６５０，６５
１，９３０・・・・・・マスクイネーブル信号線、９０
１，９０２・・・・・・ワード信号線、９２０・・・・
・・データ信号線Ｑ、９２１・・・・・・データ信号線
寛、１０００〜１００３・・・・・・インバータ、１１
００〜１１０３・・・・・・Ｎチャネルトランジスタ（
Ｎ−Ｔ’ｒ）、１２００〜１２０３・・・・・・Ｐチャ
ネルトランジスタ（Ｐ−Ｔｒ）、１２１０．１２２０・
・・・・・Ｐチャネルトランジスタ（Ｐ−Ｔｒ）。代理人　弁理士　　内　原　　　晋第３回第５図

Claims

【特許請求の範囲】

（１）少なくとも中央処理装置と、単一のカウントクロ
ックをカウントするカウンタと、前記カウンタの値と比
較動作を行い、カウンタの値と保持値が一致すると一致
信号を出力するＭビットの比較レジスタと、前記比較レ
ジスタの比較動作の禁止、許可を各ビット毎に制御する
Ｎビットのマスクレジスタとを有し、前記マスクレジス
タにより許可されたビットについてのみ前記比較レジス
タの保持と前記カウンタの値との比較動作を行い、カウ
ンタの値と保持値が一致すると一致信号を出力すること
を特徴とするパルス出力装置。
（２）前記マスクレジスタは前記比較時のマスク機能を
備えるとともに、キャプチャレジスタとしても機能する
ように構成されている、特許請求の範囲第１項に記載の
パルス出力装置。