JPH11143819A - バスサイズ回路 - Google Patents

Abstract

(57)【要約】 【課題】 異なるデータバス幅やデバイスのｗａｉｔ期
間を持つデバイス間でのデータ転送に対応を可能とする
バスサイズ回路を提供することを目的とする。 【解決手段】 データバス幅変換に伴うアクセスサイク
ル数を判断する手段と、データ転送制御回路クロック毎
にデバイスからのｗａｉｔ信号の前状態を保持する手段
と、現ｗａｉｔ状態と前状態とを比較する手段と、前状
態と現状態の変化を計測する手段とを備えることで、接
続されたＣＰＵデータバス幅と異なるデータバス幅をも
つデバイス間のデータバス変換に伴うｗａｉｔ生成をハ
ードウェアで実現する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＰＵのデータバ
スと異なるデータバス幅を持つデバイス間のデータ転送
を実現するバスサイズ回路に関するものである。

【０００２】

【従来の技術】ＣＰＵ（中央処理装置）と複数のデバイ
スが、データバスラインで接続された電子回路におい
て、ＣＰＵとデバイス間でのデータ転送を実行する以下
のような回路ブロックシステムが開発されている。

【０００３】図５は、従来のバスサイズ回路を組み込ん
だシステムの機能ブロック図、図６は同バスサイズ時の
デバイスｗａｉｔとＣＰＵｗａｉｔのタイミングチャー
トである。図５において、１１はＣＰＵ、１２はバスサ
イズ回路、１３はデバイスでる。このなかで、ＣＰＵ１
１とそれぞれのデータ幅が異なるデバイス１３の相互の
データ転送を実行するには、転送先のデバイス１３のデ
ータバス幅にバス幅を変換するバスサイズ回路１２にて
実現していた。

【０００４】このデータバス幅変換実行時、例えば、図
６に示すような、３２ｂｉｔデータバス幅のＣＰＵ１１
から８ｂｉｔデータ幅のデバイスに対してのデータ転送
を行う時は、８ｂｉｔづつ４ブロックに分割して８ｂｉ
ｔデバイスは、サイクル数４回のアクセスを行う。この
時にバスサイズ回路１２からは次のデータが出力されな
いようにＣＰＵ１１に対してｗａｉｔを与える。

【０００５】上記のようにデータバス幅の変換を行うに
は、ＣＰＵに対するｗａｉｔ信号生成が必要となってく
る。ＣＰＵに対するｗａｉｔの生成法としては、ＣＰＵ
に接続されるデバイスのデータバス幅によって生成する
ｗａｉｔ幅を固定長とする方法が考えられるが、複数の
デバイス接続時にそれぞれのデバイスのデータバス幅及
びデバイスからのｗａｉｔ量を統一する必要があり、回
路開発の自由度を狭くする。そこで、個々のデバイスに
与えられたアドレスをアクセスするときにアクセスする
アドレスからデバイスのデータ幅及びバス幅をあらかじ
め持っていたテーブルより判断し、ｗａｉｔ量を生成す
る方法が考えられる。

【０００６】

【発明が解決しようとする課題】しかしながら上記のよ
うな処理を行う上においては、テーブルを持つ必要性
や、デバイスからのｗａｉｔ期間がアクセス中に変化し
た場合に正確なｗａｉｔ生成が出来ないなどの問題点が
あった。

【０００７】したがって本発明は、異なるデータバス幅
やデバイスのｗａｉｔ期間を持つデバイス間でのデータ
転送に対応を可能とするバスサイズ回路を提供すること
を目的とする。

【０００８】

【課題を解決するための手段】上記課題を解決するため
に本発明は、データバスラインで接続され、ＣＰＵとデ
ータバス幅が異なるデバイス間でデータバス幅変換によ
って相互のデータ転送を実現するバスサイズ回路であっ
て、バスサイズを実現する電子回路において、データバ
ス幅変換に伴うアクセスサイクル数を判断する手段と、
データ転送制御回路クロック毎にデバイスからのｗａｉ
ｔ信号の前状態を保持する手段と、現ｗａｉｔ状態と前
状態とを比較する手段と、前状態と現状態の変化を計測
する手段とを備えることで、接続されたＣＰＵデータバ
ス幅と異なるデータバス幅をもつデバイス間のデータバ
ス変換に伴うｗａｉｔ生成をハードウェアで実現するこ
とを可能としたバスサイズ回路。

【０００９】この構成により、異なるデータバス幅やデ
バイスのｗａｉｔ期間を持つデバイス間でのデータ転送
に対応を可能とするバスサイズ回路を実現できる。

【００１０】

【発明の実施の形態】請求項１の発明は、データバスラ
インで接続され、ＣＰＵとデータバス幅が異なるデバイ
ス間でデータバス幅変換によって相互のデータ転送を実
現するバスサイズ回路であって、データバス幅変換に伴
うアクセスサイクル数を判断する手段と、データ転送制
御回路クロック毎にデバイスからのｗａｉｔ信号の前状
態を保持する手段と、現ｗａｉｔ状態と前状態とを比較
する手段と、前状態と現状態の変化を計測する手段とを
備えることで、接続されたＣＰＵデータバス幅と異なる
データバス幅をもつデバイス間のデータバス変換に伴う
ｗａｉｔ生成をハードウェアで実現する。

【００１１】この構成により、ＣＰＵｗａｉｔ期間を制
御することでデバイスからの多様なｗａｉｔ幅に対応し
たｗａｉｔ生成が可能となる。

【００１２】請求項２の発明は、デバイスからのｗａｉ
ｔ信号期間を計測する手段と、その測定量に応じてバス
サイズｗａｉｔ期間を制御する手段とを備えることで、
デバイスからのｗａｉｔ期間がアクセスに応じて変化し
ても正確なバスサイズｗａｉｔ信号を生成することをハ
ードウェアで実現する。

【００１３】この構成により、デバイスからのｗａｉｔ
期間がアクセスに応じて変化しても正確なバスサイズｗ
ａｉｔ信号を生成することが可能となる。

【００１４】（実施の形態１）図１は、本発明の実施の
形態１のｗａｉｔ信号発生回路の機能ブロック図、図２
は同ＣＰＵｗａｉｔ生成タイミングチャートである。

【００１５】３１はｗａｉｔ生成に必要なｗａｉｔ期間
を出力するアクセスサイクル数判定回路で、ＣＰＵがア
クセス毎に出力するデータバス幅を示す信号とアクセス
されたデバイスより出力されたバス幅を示すデータバス
信号より、バスサイズ回路がＣＰＵデータとデバイスデ
ータ間でのバス幅の変換を幾つのブロックに分割して行
うかのアクセスサイクル数を求め出力する。例えば、Ｃ
ＰＵデータバス幅とデバイスのデータバス幅が同じであ
れば、データバス幅の変換を行わないので”０”，２倍
であれば２つのデータバスに分割するからアクセスサイ
クル数”２”と現されるようなＣＰＵデータバス幅とデ
バイスのデータバス幅の比を数値化し、出力する。

【００１６】求められたサイクル数を示す信号は、ｗａ
ｉｔ生成回路３２に送られる。ｗａｉｔ生成回路３２
は、内部にＣＰＵクロック毎にデバイスからのｗａｉｔ
信号の前状態を保持する手段と、現ｗａｉｔ状態と前状
態とを比較する手段と、前状態と現状態の変化の数を観
察する手段とを備えることで、サイクル数の値と観察に
よってカウントされた変化の数が一致するまでＣＰＵに
対するｗａｉｔ信号ＣＰＵｗａｉｔを出力する。

【００１７】次にタイミングチャート図２を用いてｗａ
ｉｔ生成の実行について説明する。ここでＣＰＵの仕様
によるが、便宜上、ｗａｉｔ信号のアクティブ極性
は、”Lレベル”，データの取り込みはクロックの立ち
上がりエッジとし、３２ｂｉｔデータバスから８ｂｉｔ
データバス変換へのＣＰＵｗａｉｔ生成をモデルとし、
求められるサイクル数値は、”４”とする。

【００１８】デバイスから出力されたデバイスｗａｉｔ
信号４３は、ＣＰＵクロック４１によって前状態を保持
され、前状態ｗａｉｔ信号４４が生成され、信号４３と
４４は比較器に送られる。比較器にて４３が”Lレベ
ル”、４４が”Hレベル”の部分（ア），（イ），
（ウ），（エ）の検出を行い、次回路に順次出力する。
一方、サイクル数は、”０”より大きいので、内部ｗａ
ｉｔ信号４５を”Lレベル”に設定する。次に順次出力
された（ア），（イ），（ウ），（エ）部をカウンター
にてカウンタし、カウント値とサイクル数の値４２が一
致もしく超えた時には、前述の内部ｗａｉｔ信号４５
を”Hレベル”に設定する。これらの処理によってバス
サイズに必要なｗａｉｔ信号が生成されるが、このｗａ
ｉｔ信号４５には、デバイスのｗａｉｔ情報が考慮され
ていない。よって、４３のデバイスからのｗａｉｔ信号
と論理ＡＮＤを行うことによってＣＰＵｗａｉｔ信号４
６を生成する。

【００１９】以上のようにデバイスからのｗａｉｔ信号
とデバイスからの前状態のｗａｉｔ信号を保持してｗａ
ｉｔの変化をカウントし、サイクル数の値と比較するこ
とによってデバイスからの多様なｗａｉｔ幅に対応した
ｗａｉｔ生成が可能となった。

【００２０】（実施の形態２）図３は、本発明の実施の
形態２のｗａｉｔ信号発生回路の機能ブロック図、図４
は同カウンタのカウント増加数設定関係図である。便宜
上、ｗａｉｔ信号のアクティブ極性は、”Lレベル”，
データの取り込みはクロックの立ち上がりエッジとす
る。

【００２１】デバイスからのｗａｉｔ信号nｗａｉｔ
は、レジスタ５１によってＣＰＵクロック毎に１クロッ
ク分データ保持され、次段の比較器５２にｄｎｗａｉｔ
信号として出力される。比較器５２では、クロックの現
状態のｗａｉｔ信号と１クロック前のｗａｉｔ状態を出
力する。比較器５２からのｗａｉｔ変化状態を受けてカ
ウンタ５４では、nｗａｉｔとｄｎｗａｉｔがともに”H
レベル”の時カウントイネーブルし、カウントデータ
は、１づつ増加する。結果の信号ｎｏ＿ｗａｉｔ＿ｃｏ
ｕｎｔは、カウンタ５３に送られる。カウンタ５３で
は、ｎｏ＿ｗａｉｔ＿ｃｏｕｎｔ信号とnｗａｉｔとｄ
ｎｗａｉｔの状態とバスサイズサイクル数から図４に示
す状態時にカウンタイネーブルし、またそれぞれ状態時
でカウンタの増加ステップを変更し、カウントを行う。
この部分にて、デバイスからのｗａｉｔ信号nｗａｉｔ
が無い状態つまり”Hレベル”とnｗａｉｔ期間の変動と
多様なバスサイズサイクル数に対応している。

【００２２】カウンタ５３でのカウント結果は、比較器
５５にてバスサイズサイクル数と比較され、その結果、
スイッチ５６を制御する。スイッチ５６では、バスサイ
ズサイクル数が”０”もしくは、カウンタ５３のカウン
ト値がバスサイズサイクル数以上になるときに出力を”
Hレベル”を選択し、出力する。出力されたレベルは、
ビット演算子５７でnｗａｉｔ信号とＡＮＤ処理し、Ｃ
ＰＵｗａｉｔとして出力する。バスサイズサイクル数
が”０”もしくは、ＣＰＵｎｗａｉｔが、”Hレベル”
を論理演算子５８でＯＲ処理しカウンタクリア信号とし
てカウンタ５３、カウンタ５４に与えられる。この処理
は、ＣＰＵｗａｉｔが必要ないときのｗａｉｔ生成を防
ぐことと、１回のＣＰＵｗａｉｔ生成終了ごとに処理シ
ーケンスを初期化するためである。

【００２３】

【発明の効果】以上のように本発明は、データ転送制御
回路クロック毎にデバイスからのｗａｉｔ信号の前状態
を保持し、現ｗａｉｔ状態と前状態とを比較して、前状
態と現状態の変化を計測するによってその結果とデータ
バス幅変換に伴うアクセスサイクル数を比較し、ＣＰＵ
ｗａｉｔ期間を制御することでデバイスからの多様なｗ
ａｉｔ幅に対応したｗａｉｔ生成が可能となる。

【００２４】またデバイスからのｗａｉｔ信号期間を計
測し、その測定量に応じてバスサイズｗａｉｔ期間を制
御を行うことによって、デバイスからのｗａｉｔ期間が
アクセスに応じて変化しても正確なバスサイズｗａｉｔ
信号を生成することが可能とる。

【図面の簡単な説明】

【図１】本発明の実施の形態１のｗａｉｔ信号発生回路
の機能ブロック図

【図２】本発明の実施の形態１のＣＰＵｗａｉｔ生成タ
イミングチャート

【図３】本発明の実施の形態２のｗａｉｔ信号発生回路
の機能ブロック図

【図４】本発明の実施の形態２のカウンタのカウント増
加数設定関係図

【図５】従来のバスサイズ回路を組み込んだシステムの
機能ブロック図

【図６】従来のバスサイズ時のデバイスｗａｉｔとＣＰ
Ｕｗａｉｔのタイミングチャート

【符号の説明】

１１ ＣＰＵ １２ バスサイズ回路 １３ デバイス ３１ アクセスサイクル数判定回路 ３２ ｗａｉｔ生成回路 ４１ ＣＰＵクロック ４２ バスサイズサイクル数 ４３ デバイスからのｗａｉｔ信号 ４４ ＣＰＵクロックで保持されたデバイスからのｗａ
ｉｔ信号 ４５ 内部ｗａｉｔ信号 ４６ ＣＰＵｗａｉｔ信号 ５１ レジスタ ５２ 比較器 ５３ カウンタ ５４ カウンタ ５５ 比較器 ５６ スイッチ ５７ ビット演算子 ５８ 論理演算子

Claims (2)

【特許請求の範囲】
1. 【請求項１】データバスラインで接続され、ＣＰＵとデ
   ータバス幅が異なるデバイス間でデータバス幅変換によ
   って相互のデータ転送を実現するバスサイズ回路であっ
   て、データバス幅変換に伴うアクセスサイクル数を判断
   する手段と、データ転送制御回路クロック毎にデバイス
   からのｗａｉｔ信号の前状態を保持する手段と、現ｗａ
   ｉｔ状態と前状態とを比較する手段と、前状態と現状態
   の変化を計測する手段とを備えることで、接続されたＣ
   ＰＵデータバス幅と異なるデータバス幅をもつデバイス
   間のデータバス変換に伴うｗａｉｔ生成をハードウェア
   で実現することを特徴とするバスサイズ回路。
2. 【請求項２】請求項１に記載のバスサイズ回路におい
   て、デバイスからのｗａｉｔ信号期間を計測する手段
   と、その測定量に応じてバスサイズｗａｉｔ期間を制御
   する手段とを備えることで、デバイスからのｗａｉｔ期
   間がアクセスに応じて変化しても正確なバスサイズｗａ
   ｉｔ信号を生成することをハードウェアで実現すること
   を特徴とする請求項１記載のバスサイズ回路。