JP3449156B2 - モジュール装置 - Google Patents
モジュール装置Info
- Publication number
- JP3449156B2 JP3449156B2 JP05271497A JP5271497A JP3449156B2 JP 3449156 B2 JP3449156 B2 JP 3449156B2 JP 05271497 A JP05271497 A JP 05271497A JP 5271497 A JP5271497 A JP 5271497A JP 3449156 B2 JP3449156 B2 JP 3449156B2
- Authority
- JP
- Japan
- Prior art keywords
- request
- request signal
- module
- bus
- functional module
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Control By Computers (AREA)
- Programmable Controllers (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、工作機械等の制御
を行うのに好適なモジュール装置に関し、特に演算結果
を参照しながらデバッグするのに好適な改良に関する。
を行うのに好適なモジュール装置に関し、特に演算結果
を参照しながらデバッグするのに好適な改良に関する。
【０００２】
【従来の技術】本出願人は、例えば特開平３−２３７５
０２号公報等でプログラマブル・コントローラ（ＰＬ
Ｃ）等のモジュール装置を提案している。図３は、従来
のモジュール装置の構成ブロック図である。図におい
て、ＣＰＵモジュール１０は、内部にμプロセッサ１１
やＲＡＭ、ＲＯＭ等のメモリ１３が設けられたもので、
モジュール装置の中核的機能を司る。機能モジュール２
０は、アナログ信号やディジタル信号の入出力を行う入
出力モジュールや、上位の管理用コンピョータとの通信
を担当する通信モジュール等、各別の機能を有するモジ
ュールである。データ転送バス３０は、ＣＰＵモジュー
ル１０や各種の機能モジュール２０との間を接続する信
号線の束である。
０２号公報等でプログラマブル・コントローラ（ＰＬ
Ｃ）等のモジュール装置を提案している。図３は、従来
のモジュール装置の構成ブロック図である。図におい
て、ＣＰＵモジュール１０は、内部にμプロセッサ１１
やＲＡＭ、ＲＯＭ等のメモリ１３が設けられたもので、
モジュール装置の中核的機能を司る。機能モジュール２
０は、アナログ信号やディジタル信号の入出力を行う入
出力モジュールや、上位の管理用コンピョータとの通信
を担当する通信モジュール等、各別の機能を有するモジ
ュールである。データ転送バス３０は、ＣＰＵモジュー
ル１０や各種の機能モジュール２０との間を接続する信
号線の束である。
【０００３】このように構成された装置において、機能
モジュール２０からＣＰＵモジュール１０に対して発生
する要求は、割り込み要求、ＤＭＡ転送要求等がある。
この要求信号は、データ転送バス３０とは独立に、且つ
割り込み要求、ＤＭＡ転送要求等の要求種類毎に設けら
れている。また、同一の要求信号であっても、優先順位
をＣＰＵモジュール１０が認識できるように、複数の信
号線が容易されることが多い。
モジュール２０からＣＰＵモジュール１０に対して発生
する要求は、割り込み要求、ＤＭＡ転送要求等がある。
この要求信号は、データ転送バス３０とは独立に、且つ
割り込み要求、ＤＭＡ転送要求等の要求種類毎に設けら
れている。また、同一の要求信号であっても、優先順位
をＣＰＵモジュール１０が認識できるように、複数の信
号線が容易されることが多い。
【０００４】
【発明が解決しようとする課題】しかし、各機能モジュ
ール２０から要求信号の種類毎に複数の信号線を設ける
と、データ転送バス３０以外に各モジュールに接続しな
ければならない信号線が増えてしまう。すると、各モジ
ュールがバックボード等を介して接続されるような構造
になっている場合には、バックボードを通す信号線の増
加によって、バックボード基板の大きさ、バックボード
と各モジュールを接続するコネクタの形状が大型化し
て、全体として小さいシステムを作るのが難しくなると
いう課題があった。本発明は上述の課題を解決したもの
で、各モジュール間を接続する信号線の本数が少なくて
すみ、バックボード基板が小型化されるモジュール装置
を提供することを目的とする。
ール２０から要求信号の種類毎に複数の信号線を設ける
と、データ転送バス３０以外に各モジュールに接続しな
ければならない信号線が増えてしまう。すると、各モジ
ュールがバックボード等を介して接続されるような構造
になっている場合には、バックボードを通す信号線の増
加によって、バックボード基板の大きさ、バックボード
と各モジュールを接続するコネクタの形状が大型化し
て、全体として小さいシステムを作るのが難しくなると
いう課題があった。本発明は上述の課題を解決したもの
で、各モジュール間を接続する信号線の本数が少なくて
すみ、バックボード基板が小型化されるモジュール装置
を提供することを目的とする。
【０００５】
【課題を解決するための手段】上記の目的を達成する本
発明は、ＣＰＵモジュール１０と、入出力や通信等の各
種機能を有する機能モジュール２０と、このＣＰＵモジ
ュールと機能モジュールとの間を接続するデータ転送バ
ス３０と、各機能モジュールから前記ＣＰＵモジュール
に対して要求信号を伝送する要求信号線４０を有するモ
ジュール装置であって、前記データ転送バスのビットと
前記機能モジュールの各要求信号との対応関係を予め定
義する要求信号バス対応定義部１２、前記要求信号線が
アサートされたときは前記機能モジュールの要求信号の
何れが今回有効になったかを捜す要求読み取り処理部１
４、この要求読み取り処理部で読取った要求信号に対応
する処理を行う要求処理部１６を有する前記ＣＰＵモジ
ュールと、前記ＣＰＵモジュールに対して前記要求信号
が発生したときは、前記要求信号線をアサートする要求
信号線アサート部２２、前記要求読み取り処理部からの
許可があったときは要求信号バス対応定義部に従って、
自モジュールの要求信号の種別に対応するデータ転送バ
スのビットの信号線をアサートする要求信号ビットアサ
ート部２４を有する機能モジュールとを具備することを
特徴としている。
発明は、ＣＰＵモジュール１０と、入出力や通信等の各
種機能を有する機能モジュール２０と、このＣＰＵモジ
ュールと機能モジュールとの間を接続するデータ転送バ
ス３０と、各機能モジュールから前記ＣＰＵモジュール
に対して要求信号を伝送する要求信号線４０を有するモ
ジュール装置であって、前記データ転送バスのビットと
前記機能モジュールの各要求信号との対応関係を予め定
義する要求信号バス対応定義部１２、前記要求信号線が
アサートされたときは前記機能モジュールの要求信号の
何れが今回有効になったかを捜す要求読み取り処理部１
４、この要求読み取り処理部で読取った要求信号に対応
する処理を行う要求処理部１６を有する前記ＣＰＵモジ
ュールと、前記ＣＰＵモジュールに対して前記要求信号
が発生したときは、前記要求信号線をアサートする要求
信号線アサート部２２、前記要求読み取り処理部からの
許可があったときは要求信号バス対応定義部に従って、
自モジュールの要求信号の種別に対応するデータ転送バ
スのビットの信号線をアサートする要求信号ビットアサ
ート部２４を有する機能モジュールとを具備することを
特徴としている。
【０００６】本発明の構成によれば、要求信号線は、機
能モジュールからＣＰＵモジュールに対して要求の発生
を知らせるもので、単一の信号線で足りる。要求信号バ
ス対応定義部１２は、要求読み取り処理でデータ転送バ
スを一時的に占有して、ＣＰＵモジュールが何れの機能
モジュールの何れの要求が発生したのかを探索するのを
容易にしている。即ち、個別機能モジュールで要求の発
生があると、要求信号線アサート部２２が動作する。す
ると、ＣＰＵモジュールでは、要求読み取り処理部１４
が動作し、これに応答して要求信号線をアサートした機
能モジュールが要求信号の種類に応じたデータ転送バス
の信号線をアサートする。これによりＣＰＵモジュール
では何れの機能モジュールの何れの要求が発生したのか
を認識して、要求処理部１６により適切な処理がなされ
る。
能モジュールからＣＰＵモジュールに対して要求の発生
を知らせるもので、単一の信号線で足りる。要求信号バ
ス対応定義部１２は、要求読み取り処理でデータ転送バ
スを一時的に占有して、ＣＰＵモジュールが何れの機能
モジュールの何れの要求が発生したのかを探索するのを
容易にしている。即ち、個別機能モジュールで要求の発
生があると、要求信号線アサート部２２が動作する。す
ると、ＣＰＵモジュールでは、要求読み取り処理部１４
が動作し、これに応答して要求信号線をアサートした機
能モジュールが要求信号の種類に応じたデータ転送バス
の信号線をアサートする。これによりＣＰＵモジュール
では何れの機能モジュールの何れの要求が発生したのか
を認識して、要求処理部１６により適切な処理がなされ
る。
【０００７】
【発明の実施の形態】以下図面を用いて、本発明を説明
する。図１は本発明の一実施例を示す構成ブロック図で
ある。図において、データ転送バス３０は、ＣＰＵモジ
ュール１０と機能モジュール２０との間を接続するもの
で、例えば３２ビットや６４ビットの信号線が用いられ
ている。要求信号線４０は、各機能モジュール２０から
ＣＰＵモジュール１０に対して要求信号の発生を伝送す
るもので、ここでは単一の信号線が用いられている。
する。図１は本発明の一実施例を示す構成ブロック図で
ある。図において、データ転送バス３０は、ＣＰＵモジ
ュール１０と機能モジュール２０との間を接続するもの
で、例えば３２ビットや６４ビットの信号線が用いられ
ている。要求信号線４０は、各機能モジュール２０から
ＣＰＵモジュール１０に対して要求信号の発生を伝送す
るもので、ここでは単一の信号線が用いられている。
【０００８】ＣＰＵモジュール１０では、要求信号バス
対応定義部１２、要求読み取り処理部１４、及び要求処
理部１６が設けられている。要求信号バス対応定義部１
２は、データ転送バス３０のビットと機能モジュール１
０の各要求信号との対応関係を予め定義するもので、好
ましくはビットと各要求信号とは一対一に対応させると
よい。要求読み取り処理部１４は、要求信号線４０がア
サートされたときは機能モジュール１０の要求信号の何
れが今回有効になったかを捜すものである。要求処理部
１６は、要求読み取り処理部１４で読取った要求信号に
対応する処理を行う。
対応定義部１２、要求読み取り処理部１４、及び要求処
理部１６が設けられている。要求信号バス対応定義部１
２は、データ転送バス３０のビットと機能モジュール１
０の各要求信号との対応関係を予め定義するもので、好
ましくはビットと各要求信号とは一対一に対応させると
よい。要求読み取り処理部１４は、要求信号線４０がア
サートされたときは機能モジュール１０の要求信号の何
れが今回有効になったかを捜すものである。要求処理部
１６は、要求読み取り処理部１４で読取った要求信号に
対応する処理を行う。
【０００９】機能モジュール２０は、要求信号線アサー
ト部２２と要求信号ビットアサート部２４を有してい
る。要求信号線アサート部２２は、割り込み要求、バス
要求等の要求が発生したときは、要求信号線４０をアサ
ートする。要求信号ビットアサート部２４は、要求読み
取り処理部１４からの許可があったときは要求信号バス
対応定義部１２に従って、自モジュールの要求信号の種
別に対応するデータ転送バス３０のビットの信号線をア
サートする。
ト部２２と要求信号ビットアサート部２４を有してい
る。要求信号線アサート部２２は、割り込み要求、バス
要求等の要求が発生したときは、要求信号線４０をアサ
ートする。要求信号ビットアサート部２４は、要求読み
取り処理部１４からの許可があったときは要求信号バス
対応定義部１２に従って、自モジュールの要求信号の種
別に対応するデータ転送バス３０のビットの信号線をア
サートする。
【００１０】図２は、要求信号バス対応定義部１２の説
明図で、（Ａ）は各機能モジュールとビット０〜３１の
対応関係、（Ｂ）は個別モジュールに対するＭＳＢから
ＬＳＢまでの個別ビットと各種要求との対応関係を表し
ている。ここでは、データ転送バス３０は３２ビット
で、このデータ転送バス３０に接続されるスロット数は
８モジュール分とする。そこで、１モジュール当たり４
ビットが割り当てられている。各機能モジュール２０で
は、４つの要求信号を取り扱うことができ、ここではＭ
ＳＢは優先バス要求とし、以下ＤＭＡ要求、割り込み要
求の順で、ＬＳＢはバス要求とする。
明図で、（Ａ）は各機能モジュールとビット０〜３１の
対応関係、（Ｂ）は個別モジュールに対するＭＳＢから
ＬＳＢまでの個別ビットと各種要求との対応関係を表し
ている。ここでは、データ転送バス３０は３２ビット
で、このデータ転送バス３０に接続されるスロット数は
８モジュール分とする。そこで、１モジュール当たり４
ビットが割り当てられている。各機能モジュール２０で
は、４つの要求信号を取り扱うことができ、ここではＭ
ＳＢは優先バス要求とし、以下ＤＭＡ要求、割り込み要
求の順で、ＬＳＢはバス要求とする。
【００１１】このように構成された装置の動作を次に説
明する。今、機能モジュール２０から割り込み要求とＤ
ＭＡ要求の二つがＣＰＵモジュール１０に対してなされ
たとする。この場合、二つの要求の何れに対しても、要
求信号線アサート部２２により要求信号線４０をアサー
トする。ＣＰＵモジュール１０は、要求信号線４０がア
サートされると、要求読み取り処理部１４を起動する。
明する。今、機能モジュール２０から割り込み要求とＤ
ＭＡ要求の二つがＣＰＵモジュール１０に対してなされ
たとする。この場合、二つの要求の何れに対しても、要
求信号線アサート部２２により要求信号線４０をアサー
トする。ＣＰＵモジュール１０は、要求信号線４０がア
サートされると、要求読み取り処理部１４を起動する。
【００１２】要求読み取り処理部１４は、データ転送バ
ス３０を使用して機能モジュール１０の要求信号の何れ
が今回有効になったかを捜す。対応関係は、要求信号バ
ス対応定義部１２で定義されている。この定義に従っ
て、要求信号ビットアサート部２４により、図２で例示
されるような、自モジュールの要求信号に対応するデー
タ転送バス３０のビットをアサートする。そこで、要求
読み取り処理部１４は、データ転送バス３０のアサート
されたビットを解読して、機能モジュール２０の何れの
要求信号が有効になったかを知る。
ス３０を使用して機能モジュール１０の要求信号の何れ
が今回有効になったかを捜す。対応関係は、要求信号バ
ス対応定義部１２で定義されている。この定義に従っ
て、要求信号ビットアサート部２４により、図２で例示
されるような、自モジュールの要求信号に対応するデー
タ転送バス３０のビットをアサートする。そこで、要求
読み取り処理部１４は、データ転送バス３０のアサート
されたビットを解読して、機能モジュール２０の何れの
要求信号が有効になったかを知る。
【００１３】続いて、要求処理部１６により、読取った
要求信号に対応する処理を行う。尚、要求信号に競合が
生じているときは、予め定められた優先順位に従って順
次処理を行う。例えば、割り込み要求にレベルがある場
合には、割り込みレベル読み込みサイクルを実行し、要
求読み取り処理部１４と同様に、データ転送バス３０の
各ビットに各レベルを割り当てる。そして、要求のある
機能モジュール２０は、該当するビットをアサートする
ことによって、要求レベルをＣＰＵモジュール１０に知
らせる。ＣＰＵモジュール１０は、一連の要求処理のサ
イクルで集めた情報に従い、自モジュールの割り込みコ
ントローラ、ＤＭＡコントローラ等の各部分に要求を伝
える。
要求信号に対応する処理を行う。尚、要求信号に競合が
生じているときは、予め定められた優先順位に従って順
次処理を行う。例えば、割り込み要求にレベルがある場
合には、割り込みレベル読み込みサイクルを実行し、要
求読み取り処理部１４と同様に、データ転送バス３０の
各ビットに各レベルを割り当てる。そして、要求のある
機能モジュール２０は、該当するビットをアサートする
ことによって、要求レベルをＣＰＵモジュール１０に知
らせる。ＣＰＵモジュール１０は、一連の要求処理のサ
イクルで集めた情報に従い、自モジュールの割り込みコ
ントローラ、ＤＭＡコントローラ等の各部分に要求を伝
える。
【００１４】
【発明の効果】以上説明したように本発明によれば、機
能モジュール２０から各種の要求信号が発生したとき、
先ず要求信号線４０をアサートしてＣＰＵモジュールに
抽象的な要求信号の発生を知らせ、次にデータ転送バス
３０のビット情報を用いて具体的な機能モジュールと要
求信号の種類を知らせるようにしたので、制御用信号線
の本数が少なくてすむという効果がある。そこで、各モ
ジュールを収容するスロットのバックボードにデータ転
送バス３０を設けている場合には、バックボードの小型
化にも寄与するという効果がある。
能モジュール２０から各種の要求信号が発生したとき、
先ず要求信号線４０をアサートしてＣＰＵモジュールに
抽象的な要求信号の発生を知らせ、次にデータ転送バス
３０のビット情報を用いて具体的な機能モジュールと要
求信号の種類を知らせるようにしたので、制御用信号線
の本数が少なくてすむという効果がある。そこで、各モ
ジュールを収容するスロットのバックボードにデータ転
送バス３０を設けている場合には、バックボードの小型
化にも寄与するという効果がある。
【図１】本発明の一実施例を示す構成ブロック図であ
る。
る。
【図２】要求信号バス対応定義部１２の説明図である。
【図３】従来のモジュール装置の構成ブロック図であ
る。
る。
１０ ＣＰＵモジュール
２０ 機能モジュール
３０ データ転送バス
４０ 要求信号線
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G05B 19/02
G05B 19/04 - 19/05
G05B 15/02
Claims (4)
- 【請求項１】ＣＰＵモジュール（１０）と、入出力や通
信等の各種機能を有する機能モジュール（２０）と、こ
のＣＰＵモジュールと機能モジュールとの間を接続する
データ転送バス（３０）と、各機能モジュールから前記
ＣＰＵモジュールに対して要求信号を伝送する要求信号
線（４０）を有するモジュール装置であって、 前記データ転送バスのビットと前記機能モジュールの各
要求信号との対応関係を予め定義する要求信号バス対応
定義部（１２）、前記要求信号線がアサートされたとき
は前記機能モジュールの要求信号の何れが今回有効にな
ったかを捜す要求読み取り処理部（１４）、この要求読
み取り処理部で読取った要求信号に対応する処理を行う
要求処理部（１６）を有する前記ＣＰＵモジュールと、前記ＣＰＵモジュールに対して前記要求信号 が発生した
ときは、前記要求信号線をアサートする要求信号線アサ
ート部（２２）、前記要求読み取り処理部からの許可が
あったときは要求信号バス対応定義部に従って、自モジ
ュールの要求信号の種別に対応するデータ転送バスのビ
ットの信号線をアサートする要求信号ビットアサート部
（２４）を有する前記機能モジュールと、を具備するこ
とを特徴とするモジュール装置。 - 【請求項２】前記要求信号バス対応定義部は、前記デー
タ転送バスの各信号線を接続される機能モジュールのス
ロット数に応じて均等に割り当てることを特徴とする請
求項１記載のモジュール装置。 - 【請求項３】前記機能モジュールのスロット数に応じて
割り当てられた信号線に、自モジュールで取り扱う要求
信号を個別に割り当てることを特徴とする請求項２記載
のモジュール装置。 - 【請求項４】前前記要求信号バス対応定義部は、前記要
求信号として優先バス要求、ＤＭＡ要求、割り込み要
求、バス要求の少なくとも４種類を有することを特徴と
する請求項３記載のモジュール装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05271497A JP3449156B2 (ja) | 1997-03-07 | 1997-03-07 | モジュール装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05271497A JP3449156B2 (ja) | 1997-03-07 | 1997-03-07 | モジュール装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10254511A JPH10254511A (ja) | 1998-09-25 |
| JP3449156B2 true JP3449156B2 (ja) | 2003-09-22 |
Family
ID=12922583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05271497A Expired - Fee Related JP3449156B2 (ja) | 1997-03-07 | 1997-03-07 | モジュール装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3449156B2 (ja) |
-
1997
- 1997-03-07 JP JP05271497A patent/JP3449156B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10254511A (ja) | 1998-09-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0087367B1 (en) | Interchangeable interface circuitry arrangements for use with a data processing system | |
| US4777591A (en) | Microprocessor with integrated CPU, RAM, timer, and bus arbiter for data communications systems | |
| EP0102242A2 (en) | Data processing apparatus | |
| EP0094728A1 (en) | Computer system comprising a data, address and control signal bus which comprises a left bus and a right bus | |
| JP2654281B2 (ja) | 共通バスの単独競合モジュール・アービトレーション機構 | |
| EP0619547A1 (en) | A method of requesting data and apparatus therefor | |
| JP3449156B2 (ja) | モジュール装置 | |
| US5414866A (en) | One-chip microcomputer with parallel operating load and unload data buses | |
| US5602994A (en) | Method and apparatus for high speed data acquisition and processing | |
| EP0929847B1 (en) | Universal operator station module for a distributed process control system | |
| JPS60207918A (ja) | プログラマブルコントロ−ラ | |
| JPH03238539A (ja) | メモリアクセス制御装置 | |
| SU1624449A1 (ru) | Устройство дл подключени источников информации к общей магистрали | |
| JPH0562384B2 (ja) | ||
| JPS61255456A (ja) | Ｄｍａ転送方式 | |
| SU1532949A1 (ru) | Процессор обработки изображений | |
| JP2792141B2 (ja) | ミスアラインメント制御装置 | |
| JPH05128279A (ja) | ワンチツプマイクロコンピユータ | |
| JPH0553966A (ja) | 電子計算機システム | |
| JP2567833B2 (ja) | 割込み検出方式 | |
| JP2576934B2 (ja) | メモリ−マップド割込み方式 | |
| JPH09305530A (ja) | Ｄｍａコントローラ | |
| JP2566139B2 (ja) | バスインタフエ−ス回路 | |
| SU1176341A1 (ru) | Устройство дл сопр жени внешних устройств с электронной вычислительной машиной | |
| JPH0773162A (ja) | 情報処理装置の性能モニタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080711 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090711 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |