JP2566139B2 - バスインタフエ−ス回路 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はバスインタフェース回路，殊にビット長の異
なるデータでアクセスするスレーブ・プロセッサユニッ
ト等の機能ブロックとこれに接続されたバスラインとの
インタフェース回路に関する。

（従来技術） 近年，コンピュータの高速処理をはかるためにデータ
の単位ビット長が拡大される傾向にある。例えばデータ
の１単位長としては従来８ビットが主流であったものが
近年16ビットに移行しつつあるが，さ程高速を要求しな
い機能ブロックにあっては回路構成が簡単な８ビットシ
ステムとするのが一般的である。このため周辺装置の制
御用IC等の機能素子としては８ビット,16ビットのいず
れのシステムでも使用できる汎用品が多く市販されてい
る。しかし，このような汎用のICは初期の動作モードが
８ビットシステム用に設定されていることが多く，この
ようなICに対しては16ビットシステムで使用する場合で
も最初のアクセス時には８ビット単位にて行なわなけれ
ばならない。

従来，このような複数のデータ長を扱う機能素子を特
定のデータ長を有するバスと接続するのに例えば第２図
の如く回路を構成するのが一般的であった。

即ち，第２図は従来のバスインターフェース回路であ
ってシステムの制御指示を与えるマイクロプロセッサ
（Micro Processor Unit以下MPUと略す）１と，制御対
象となる機能ユニット２をアドレスライン３及び16ビッ
トのデータ長を有するデータライン4,制御ライン５を介
して接続すると共に，該機能ユニット２に属する８ビッ
ト,16ビット両者のアクセスモードを備えた機能素子６
に対してデータライン４のデータ幅を上位８ビットライ
ン７と下位ビットライン８に分離すると共に夫々ゲート
９とゲート10を介して上位バイト11と下位バイト12とし
て供給し，更に機能素子６の８ビットアクセスモードに
対応するために下位バイト12へ上位バイト11若しくは上
位バイト11へ下位バイト12のデータを転送するためのゲ
ート13及びゲート制御部14,上位バイト／下位バイト識
別信号15を付加した如く構成したものである。

しかしながら，上述したような従来の構成では８ビッ
トアクセスモードに対応するために新たなゲート13及び
これを制御する回路の追加が必要になるためシステムが
複雑になるという欠点があった。

即ち，前記第２図に示した従来の方法では機能素子６
を８ビットモードでアクセスするために，まずゲート10
のみを開いて下位バイトデータを転送し，次にゲート９
及び13を開いて上位バイトのデータを転送させるという
動作を繰返すので制御回路14が複雑になること及び，上
位バイト間に新たに８ビット幅のゲート13を設けるので
配線量も増大していた。

（発明の目的） 本発明は以上説明したような従来のバスインタフェー
ス方法における欠点を除去するためになされたものであ
って，複数の基本ビット長を有する機能素子とバスライ
ンとのインタフェースを単純化したバスインタフェース
回路を提供することを目的とする。

（発明の概要） 本発明はこの目的を達成するために次のような構成を
とる。

即ち，基本ビット長及びその整数倍のビット長をアク
セス単位とする複数のアクセスモードを備えた機能ブロ
ックとこれに接続されたバスラインとのインタフェース
に於いて，該機能ブロックを基本ビット長のアクセスモ
ードで動作させるのに基本ビット長毎に設けた入出力ポ
ートのうち最下位基本ビット長に対する入出力ポートの
みを用いてアクセスすると共に該アクセス数を計数し，
その結果によって前記基本ビット長単位のアドレスを生
成し前記機能ブロックに入力するように構成する。

（発明の実施例） 以下図示した実施例に基づいて本発明を詳細に説明す
る。

第１図は本発明のバスインタフェース回路の一実施例
を示すグロック図である。

同図に於いて16は制御対象となる機能ブロックであっ
て，該機能ブロック16は制御指示を与えるMPU17とアド
レスライン18,16ビットのデータ長を有するデータライ
ン19及び制御ライン20を介して接続し，該機能ブロック
16に属する８ビット,16ビット両者のアクセスモードを
備えた機能素子21とデータライン１とは，該データライ
ン19を上位８ビットライン22と下位８ビットライン23と
に分離し，夫々ゲート24,ゲート25を介して機能素子21
側の上位バイト26及び下位バイト27夫々の入出力端と接
続される。更に機能素子21の８ビットアクセスモードに
対応するためのゲート制御部28,アクセスの回数を計数
するための１ビットのカウンタ29を設け，該カウンタ29
の計数結果によって上位バイト／下位バイトを識別する
信号30を機能素子21に供給するように構成したものであ
る。

以下，その動作について説明する。

先づ機能素子21が８ビットアクセスモードである場
合,MPU17は16ビット幅のデータライン19の下位８ビット
ライン23のみを使用してゲート25及び下位バイト27を介
して最初のデータ転送動作を行う。この時カウンタ29の
内容は「φ」とし，その出力信号30によって機能素子21
にアドレス情報として下位バイトの転送であることを知
らせ，転送動作完了時にカウンタ29の内容を「１」に増
加させる。次に同じ下位８ビットライン23,ゲート25及
び下位バイト27の各ラインを介して上位バイトのデータ
転送動作を行う。この時カウンタ29の内容は前記更新操
作によって「１」になっており，この信号30によって機
能素子21にアドレス情報として上位バイトの転送動作で
あることを通知し，転送動作完了時にカウンタ29の内容
を再び「φ」に更新する。尚，カウンタ29は１ビットの
カウンタであるので，転送動作を完了する毎に「φ」と
「１」の間で変化し，上位バイトか下位バイトの動作か
を識別するアドレス情報の生成部として機能する。

次に機能素子21が16ビットアクセスモードである場合
を説明すれば,MPU17は16ビット幅のデータライン19の全
てのビットを使用し，ゲート24,25及び上位バイト26,下
位バイト27を介して機能素子21と16ビット単位のデータ
転送動作を行う。この時，カウンタ29の内容は「φ」に
初期化しておく。このように初期化しておくことによっ
て次に８ビットアクセスモードへ移行した場合，カウン
タ29は正しく機能する。

このように８ビット,16ビット両者のアクセスモード
を備えた機能素子を８ビットアクセスモードで動作させ
る場合，データの転送ルートを下位バイトラインに限定
することによって機能ブロック側で上位バイトと下位バ
イトの切替え制御や余分なゲート類を必要とせず，上位
バイトか下位バイトかを判定するための１ビットのカウ
ンタを設けるのみでよく，バスインタフェース回路が単
純化できる。

本発明は以下の如く変形してもよい。

即ち，例えば機能素子のアクセスモードが８ビット,1
6ビット,32ビットである場合,8ビット毎の入出力ゲート
を設ける以外は前記アドレス情報生成用のカウンタのビ
ット幅を２ビット拡張するのみで前述した如きバスイン
タフェース回路を構成できること容易に理解できよう。

（発明の効果） 本発明は以上説明したように構成し且つ機能せしめる
ものであるから複数のデータ長モードを有する機能素子
と定まったデータ長のバスラインとの接続を単純化する
上で著効を奏する。

【図面の簡単な説明】

第１図は本発明のバスインタフェース回路の一実施例を
示すブロック図，第２図は従来のバスインタフェース回
路の構成を示すブロック図である。 6,21……機能素子,3,18……アドレスライン,4,19……デ
ータライン,5,20……制御ライン,9,10,13,24,25……入
出力ゲート,29……カウンタ,14,28……制御部,15,30…
…上位／下位バイト識別信号ライン。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】基本ビット長とその整数倍等複数の異なっ
   たデータ長夫々でアクセスし得る機能素子とこれに接続
   されたバスラインとのインタフェースに於いて，該機能
   素子を基本ビット長単位の動作モードとした場合基本ビ
   ット長毎に設けた入出力ゲートのうち最下位基本ビット
   長に対する入出力ゲートのみを用いて該機能素子にアク
   セスすると共に該アクセス数を計数しその結果によって
   前記基本ビット長単位のアドレスを生成したことを特徴
   とするバスインタフェース回路。
2. 【請求項２】前記基本ビット長が８ビットであり，又前
   記機能素子が８ビットと16ビットの両者でアクセスする
   ものであり，かつ前記機能素子とバスラインとの接続が
   上位８ビットと下位８ビットに対する２つのゲートをも
   つものに於いて，前記下位８ビットに対するゲートのみ
   を用いて該機能ブロックにアクセスすると共に,8ビット
   毎に所定信号を発生するカウンタ出力に基づいて各８ビ
   ットデータのアドレスを指定する如く構成したことを特
   徴とする特許請求の範囲第１項記載のバスインタフェー
   ス回路。