JP2792141B2

JP2792141B2 - ミスアラインメント制御装置

Info

Publication number: JP2792141B2
Application number: JP25624389A
Authority: JP
Inventors: 誠一冨田
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 1989-09-29
Filing date: 1989-09-29
Publication date: 1998-08-27
Anticipated expiration: 2013-08-27
Also published as: JPH03118651A

Description

【発明の詳細な説明】＜産業上の利用分野＞本発明は、32ビット・データ・バスを備えたコンピュ
ータ・システムにおいて、32ビットより小さいデータ・
ビット幅を取り扱う入出力装置とメモリ間でDMA転送
（ダイレクト・メモリ・アクセス転送）する場合に発生
する、ミスアラインメントをサポートするミスアライン
メント制御装置に関するものである。

＜従来の技術＞中央処理装置CPU、主メモリ、例えばディスク制御
部，通信制御部等の各種入出力装置が32ビット・データ
・バスに接続されるコンピュータ・システムにおいて、
８ビット・データを取り扱うディスク制御部と主メモリ
間でDMA転送する場合を想定する。

この場合、データ・バスのビット幅は32ビットであ
り、ディスク制御部のビット幅（８ビット）とは異なる
ため、第４図（ａ）に示すような制御を行う。

即ち、第４図（ａ）はDMA転送先メモリ・アドレスの
下位２ビットA1,A0と、DMA転送するデータ・バイト数Ｔ
（１〜４）であり、例えば、転送先メモリ・アドレスA
1,A0（0,0）で転送バイト数Ｔ＝１の時はデータ・バスD
31〜D24（１バイト）が有効、転送バイト数Ｔ＝２の時
はデータ・バスD31〜D61（２バイト）が有効、そして、
転送先メモリ・アドレスA1,A0（0,1）で転送バイト数Ｔ
＝１の時はデータ・バスD23〜D15が有効、以下、転送先
メモリ・アドレスA1,A0に応じてデータ・バスの有効部
分の先頭が指定され、転送バイト数Ｔに応じて転送する
バイト数が指定される。

以上のような制御をデータ・バスと制御線を用いて行
っている。

＜発明が解決しようとする課題＞しかしながら、上記のような従来のDMA転送制御にお
いては、転送バイト数が多いと、転送開始バイトが必ず
しもD31〜D24から始まることは少なく、また、転送終了
バイトが必ずしもD7〜D0で終わることは少なく、第４図
（ｂ）のような転送形式（転送先メモリ・アドレス1005
番地でA1,A0（1,0）で転送バイト数Ｔ＝14）、即ち転送
開始時及び転送終了時にミスアラインメント（非整列転
送）が発生することが多い。

このような場合には、データ・バス及び制御線のタイ
ミング制御により、計14バイトの転送を行うように制御
しているが、メモリ側は32ビット単位で処理速度が速
く、入出力装置側は例えば８ビット単位で処理速度が遅
く、この速度調整の問題があり、複雑な制御をすること
が必要であった。

本発明は、以上のような複雑な制御なしにミスアライ
ンメントの制御を円滑にできるようにすることを課題と
し、DMA転送にあってDMA転送開始メモリ・アドレス、DM
A転送バイト数にかかわらず、ミスアラインメント制御
を行える装置を実現することを目的とする。

＜課題を解決するための手段＞上記課題を解決した本発明は、今回バス・サイクルの
DMA転送開始アドレスの値、DMA転送バイト数の値、残り
の転送バイト数等のビット情報を用いて、次回バス・サ
イクルで使用する各値を決定するようにしたものであ
り、その構成は次の通りである。

即ち、取り扱うデータ・ビット数が異なるものどうし
でDMA転送する際に発生するミスアラインメントをサポ
ートするミスアラインメント制御装置において、今回バ
ス・サイクルにおける、DMA転送先アドレスの下位２ビ
ット、DMA転送バイト数を表わすビット情報の下位２バ
ット、前記DMA転送バイト数を表わすビット情報の下位
２ビット以外のビット情報より今回バス・サイクルでDM
A転送終了か否かを示す１ビット情報の計５ビット情報
を用いて、次回バス・サイクルにおける、DMA転送先ア
ドレスの下位２ビット、DMA転送バイト数を表わすビッ
ト情報の下位２ビット、DMA転送バイト数，データ・バ
スの有効部を決定する論理演算部を備えることを特徴と
するミスアラインメント制御装置である。

＜作用＞本発明のミスアラインメント制御装置は、今回バス・
サイクルのDMA転送開始アドレスの下位２ビット、DMA転
送バイト数の下位２ビット、DMA転送終了か否かを表わ
す１ビットの計５ビットについて論理演算を施し、次回
バス・サイクルのDMA転送バイト数、DMA転送開始アドレ
スの下位２ビット、DMA転送バイト数の下位２ビット・
データ・バスの有効部を決定し、転送動作を実行する。

＜実施例＞第１図は本発明を実施したミスアラインメント制御装
置の構成ブロック図である。

この図で、アドレス・カウンタ１は、キャリ信号ACCA
が与えられてDMA転送開始アドレスの内A31〜A2について
カウント・アップするカウンタであり、トランスファ・
カウンタ２は、キャリ信号TCCAが与えられてDMA転送バ
イト数Ｔを表わすビット情報の内Tn〜T2についてカウン
タ・ダウンするカウンタである。

オア回路３は、トランスファ・カウンタ２のカウンタ
値であるTn〜T2についてオア演算し、ビット情報Tn〜T2
全てが“0"の場合にTC＝“1"を出力する。即ち、このオ
ア回路３は、DMA転送バイト数Ｔの下位２ビットT1,T0以
外のビット情報Tn〜T2をみて、今回バス・サイクルがDM
A転送終了か否かを示すビット情報TCを出力するもので
ある。

論理回路４は、今回バス・サイクルにおける、オア回
路３のオア出力TCと、DMA転送開始アドレスの下位２ビ
ットA1,A0と、DMA転送バイト数Ｔを表わすビット情報の
下位２ビットT1,T0の５ビット情報より、次回バス・サ
イクルの転送バイト数Ｔ、転送開始アドレスの下位２ビ
ットNA1,NA0、転送バイト数の下位２ビットNT1,NT0、デ
ータ・バスの有効部B0〜B3を演算する。そして、その論
理演算の進行により、アドレス・カウンタ１にキャリ信
号ACCA及びトランスファ・カウンタ２にキャリ信号TCCA
を与える。

フリップ・フロップ回路５は、論理回路４の出力であ
る次回バス・サイクルのDMA転送開始アドレスの下位２
ビットNA1,NA0、転送バイト数NT1,NT0を保持し、更新す
る。

尚、アドレス・カウンタ１、トランスファ・カウンタ
２、フリップ・フロップ回路５にはカウント・クロック
CLを与える。

第２図（ａ），（ｂ）は、論理回路４に設定される論
理演算を表わす表であり、この表中、（ｂ）で示される
部分（NT2,NT1,NT0）は、第２図（ｂ）の論理演算の結
果により決定する。

また、“X"は“Don′t care"であり、“0".“1"いず
れの値でも構わない。

即ち、論理回路４における、次回バス・サイクルの各
値NA1,NA0,NT1,NT0,B0〜B3及びキャリ信号ACCA（表中の
＋１）,TCCA（表中の−１）は、今回バス・サイクルの
各値A1,A0,T1,T0,TCを用いて、以下のような演算式で表
わすことができる。

NA1＝▲▼・▲▼・▲▼・T1・▲▼＋
▲▼・▲▼・▲▼・T1・T0 ＋▲▼・A0・▲▼・▲▼・T0・A1・▲
▼・▲▼・▲▼・T0 NA0＝▲▼・▲▼・▲▼・▲▼・T0＋
▲▼・▲▼・▲▼・T1・T0 ＋▲▼・A0・▲▼・T1・▲▼＋A1・▲
▼・▲▼・▲▼・T0 NT1＝▲▼・▲▼・TC・T1＋▲▼・A0・TC
・▲▼・T0 ＋▲▼・A0・TC・T1・▲▼＋A1・▲▼
・TC・▲▼・▲▼ ＋A1・▲▼・TC・▲▼・T0＋A1・A0・▲
▼・T1・T0 ＋A1・A0・TC・▲▼・▲▼＋A1・A0・TC・T
1・T0 NT0＝▲▼・▲▼・TC・T0＋▲▼・A0・TC
・▲▼・▲▼ ＋▲▼・A0・TC・T1・▲▼A1・▲▼・
▲▼・T1・T0 ＋A1・▲▼・TC・▲▼・T0＋A1・▲▼
・TC・T1・T0 ＋A1・A0・▲▼・T1・▲▼＋A1・A0・TC・
▲▼・▲▼ A1・A0・TC・T1・▲▼ B0＝▲▼・▲▼・TC＋▲▼・▲▼・T1
＋▲▼・▲▼・T0 B1＝▲▼・▲▼・▲▼・T1＋▲▼・▲
▼・TC・▲▼・A0・TC ＋▲▼・A0・T1＋▲▼・A0・T0 B2＝▲▼・▲▼・▲▼・T1・T0＋▲▼
・▲▼・T1 ＋▲▼・A0・TC＋A1・▲▼・TC＋A1・▲
▼・T1 ＋A1・▲▼・T0 B3＝▲▼・▲▼・TC＋▲▼・A0・▲▼
・T1・T0 ＋▲▼・A0・TC＋A1・▲▼・T1＋A1・▲
▼・TC ＋A1・A0・TC＋A1・A0・T1＋A1・A0・T0 ACCA＝▲▼・▲▼・TC・▲▼・A0・▲
▼・T1・T0 ＋▲▼・A0・TC・▲▼・▲▼＋▲
▼・A0・TC・▲▼・T0 ＋▲▼・A0・TC・T1・▲▼＋▲▼・A0
・TC・T1・T0 ＋A1・▲▼・▲▼・T1・▲▼＋A1・▲
▼・▲▼・T1・T0 A1・▲▼・TC＋A1・A0・▲▼・▲▼・
T0 A1・A0・▲▼・T1・▲▼＋A1・A0・▲
▼・T1・T0 ＋A1・A0・TC TCCA＝▲▼・▲▼・TC＋▲▼・A0・TC・▲
▼・▲▼ ▲▼・A0・TC・▲▼・T0＋▲▼・A0・
TC・T1・▲▼ A1・▲▼・TC・▲▼・▲▼＋A1・▲
▼・TC・▲▼・T0 A1・A0・TC・▲▼・▲▼ 尚、転送バイト数Ｔについて、転送アドレス下位２ビ
ットA1,A0、転送バイト数下位２ビットT1,T0により、一
意的に対応するように予め定めておく。

次に、このような本発明装置を用いてDMA転送する場
合を第３図（ａ），（ｂ）を用いて説明する。

第３図（ａ）は、メモリ・アドレス1005番地から14バ
イトのデータをDMA転送する例であり、DMA転送開始時、
DMA転送終了時のバス・サイクルにおいて、ミスアライ
ンメント操作が必要である。

この場合について、第３図（ｂ）に示す、論理回路４
の入出力結果を表わす表を参照して説明する。

はじめに、DMA転送開始アドレス1005番地が与えられ
ると、転送開始アドレス下位２ビットA1,A0は0,1、転送
バイト数Ｔ＝14（00001110）ではじめのサイクルではＴ
＝３、T1,T0は1,0、データのアクティブ・バイトB0,B1,
B2,B3は0,1,1,1となり、これによりはじめのサイクルの
ミスアラインメント操作が実現し、３バイトの転送が実
行される。

尚、この時、オア回路３の出力TC＝１でなる。

また、論理回路４はこれらのビット情報A1,A0、T1,T
0、TCの５ビット情報を入力して上記の論理演算を実行
し、第２図（ａ）（及び第２図（ｂ）の表）に従い、次
回バス・サイクルの各値NA1,NA0、NT1,NT0、TC、B0,B1,
B2,B3を出力する。この時、論理回路３は、キャリ信号A
CCA及びキャリ信号TCCAを出力する。

これに従って、次のバス・サイクルにおいては、A1,A
0は0,0、T1,T0は1,1,Tは４となり、データのアクティブ
・バイトB0,B1,B2,B3は1,1,1,1となり、1008番地から４
バイト転送が実行できる。

次のバス・サイクルにあっても同様に、1012番地から
４バイト転送を実行する。

そして、このようにして、順次、次回のバス・サイク
ルにおける各値を論理演算してDMA転送を繰り返してい
き、最後に、1016番地から３バイト転送が実行されてミ
スアラインメント操作が行われ、この時の次回バス・サ
イクルの転送バイト数NT1,NT0“0,0"により、この14バ
イトのDMA転送は終了する。

このようにして、複雑な制御線を必要とせずに、論理
回路を用いて高速に、DMA転送におけるミスアラインメ
ント操作を実現できる。

＜発明の効果＞以上述べたように、本発明のミスアラインメント制御
装置によれば、４バイト単位以外のデータ転送が可能と
なり、データの境界を意識せずに、DMA転送開始アドレ
ス、DMA転送バイト数を自由に設定することができる。

【図面の簡単な説明】第１図は本発明を実施したミスアラインメント制御装置
の構成ブロック図、第２図（ａ），（ｂ）は本発明装置
における論理回路４に設定される論理演算入出力結果を
表わす表、第３図（ａ），（ｂ）は本発明装置を用いた
際のミスアラインメント操作を説明するための図、第４
図（ａ），（ｂ）はDMA転送時に発生するミスアライン
メントを表わす図である。１……アドレス・カウンタ、２……トランスファ・カウンタ、３……オア回路、４……論理回路、５……フリップ・フロップ回路。

Claims

(57)【特許請求の範囲】

【請求項１】取り扱うデータ・ビット数が異なるものど
うしでDMA転送する際に発生するミスアラインメントを
サポートするミスアラインメント制御装置において、今
回バス・サイクルにおける、DMA転送先アドレスの下位
２ビット、DMA転送バイト数を表わすビット情報の下位
２ビット、前記DMA転送バイト数を表わすビット情報の
下位２ビット以外のビット情報より今回バス・サイクル
でDMA転送終了か否かを示す１ビット情報の計５ビット
情報を用いて、次回バス・サイクルにおける、DMA転送
先アドレスの下位２ビット、DMA転送バイト数を表わす
ビット情報の下位２ビット、DMA転送バイト数，データ
・バスの有効部を決定する論理演算部を備えることを特
徴とするミスアラインメント制御装置。