JP2000003304A - データ処理装置とデータアライン装置 - Google Patents
データ処理装置とデータアライン装置Info
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- JP2000003304A JP2000003304A JP10165304A JP16530498A JP2000003304A JP 2000003304 A JP2000003304 A JP 2000003304A JP 10165304 A JP10165304 A JP 10165304A JP 16530498 A JP16530498 A JP 16530498A JP 2000003304 A JP2000003304 A JP 2000003304A
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Abstract
(57)【要約】
【課題】 データのサイズ／アライン／エンディアンに
関係なく、同一の動作を行うことが可能なデータ処理装
置を提供することを課題とする。 【解決手段】 複数のビットサイズを有してデータを処
理するデータ処理装置において、実行ユニットと、アク
セスアドレスを転送するアクセスアドレスバスと、アク
セスのサイズを示すアクセスサイズ信号線と、ストアデ
ータを転送するストアデータバスと、アクセスアドレス
と前記サイズに基づいて前記ストアデータを変換するス
トアアライナと、ストアアライナが出力するデータを転
送する内部データバスと、アクセスアドレスバス内のエ
ンディアンの情報を保持するエンディアン制御機構と、
外部装置とのインタフェースを司るバスコントローラ
と、前記アドレスのインクリメントを行うインクリメン
タと、外部アドレスバスと、外部データバスと、バイト
イネーブル信号線と、外部装置とを備えていることを特
徴とする。
関係なく、同一の動作を行うことが可能なデータ処理装
置を提供することを課題とする。 【解決手段】 複数のビットサイズを有してデータを処
理するデータ処理装置において、実行ユニットと、アク
セスアドレスを転送するアクセスアドレスバスと、アク
セスのサイズを示すアクセスサイズ信号線と、ストアデ
ータを転送するストアデータバスと、アクセスアドレス
と前記サイズに基づいて前記ストアデータを変換するス
トアアライナと、ストアアライナが出力するデータを転
送する内部データバスと、アクセスアドレスバス内のエ
ンディアンの情報を保持するエンディアン制御機構と、
外部装置とのインタフェースを司るバスコントローラ
と、前記アドレスのインクリメントを行うインクリメン
タと、外部アドレスバスと、外部データバスと、バイト
イネーブル信号線と、外部装置とを備えていることを特
徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、データ処理装置及
びデータアライン装置に関し、データのサイズ／アライ
ン／エンディアンに関係なく、同一の動作を行うことが
可能なストアアライナおよび実行ユニットとバスコント
ローラ間のインタフェースを有するデータ処理装置及び
データアライン装置に関する。
びデータアライン装置に関し、データのサイズ／アライ
ン／エンディアンに関係なく、同一の動作を行うことが
可能なストアアライナおよび実行ユニットとバスコント
ローラ間のインタフェースを有するデータ処理装置及び
データアライン装置に関する。
【０００２】
【従来の技術】従来、マイクロプロセッサの外部メモリ
のアクセスに際し、データ・アライン（Aligne：整列）
されていないデータバスのビット幅に足りないデータを
転送する際に、外部メモリに割り当てられたアドレスと
データのビット幅に従い、マイクロプロセッサのデータ
端子を制御するマイクロプロセッサのデータ・アライン
装置が知られている。
のアクセスに際し、データ・アライン（Aligne：整列）
されていないデータバスのビット幅に足りないデータを
転送する際に、外部メモリに割り当てられたアドレスと
データのビット幅に従い、マイクロプロセッサのデータ
端子を制御するマイクロプロセッサのデータ・アライン
装置が知られている。
【０００３】マイクロプロセッサを用いた情報処理シス
テムでは、マイクロプロセッサと命令コードやオペラン
ド・データを格納する外部メモリの間でデータ転送する
データバスのビット幅が、処理性能に対して影響を与え
る。現在では高性能マイクロプロセッサの大半は、３２
ビット幅のデータバスを用いている。一方、更に高性能
マイクロプロセッサは６４ビット幅のデータバスもあ
り、さらに１６ビット幅や８ビット幅のデータバスも存
在している。
テムでは、マイクロプロセッサと命令コードやオペラン
ド・データを格納する外部メモリの間でデータ転送する
データバスのビット幅が、処理性能に対して影響を与え
る。現在では高性能マイクロプロセッサの大半は、３２
ビット幅のデータバスを用いている。一方、更に高性能
マイクロプロセッサは６４ビット幅のデータバスもあ
り、さらに１６ビット幅や８ビット幅のデータバスも存
在している。
【０００４】ここで、図３を用いて、従来例の構成を示
すブロック図について説明する。図において、マイクロ
プロセッサでもある実行ユニット３０１には、演算処理
を行う演算ユニット３０２と、データバスのビット幅の
不整合のために制御するミスアライン制御機構３０３
と、逐次的にカウントアップするインクリメンタ３０４
から構成される。また、実行ユニット３０１の制御の下
で外部記憶装置のデータバスラインとビット幅の整合を
行うストアアライナ３０５と、実行ユニット３０１から
のデータバスと、アドレスバス、及びストアアライナか
らのバスラインを制御するバスコントローラ３０６と、
実行ユニット３０１からのデータの読み出し・書き込み
・消去等を行う外部記憶装置３０８と、バスコントロー
ラ３０６と外部記憶装置３０８間のデータバス及びアド
レスバスを総括する外部バス３０７とから構成されてい
る。
すブロック図について説明する。図において、マイクロ
プロセッサでもある実行ユニット３０１には、演算処理
を行う演算ユニット３０２と、データバスのビット幅の
不整合のために制御するミスアライン制御機構３０３
と、逐次的にカウントアップするインクリメンタ３０４
から構成される。また、実行ユニット３０１の制御の下
で外部記憶装置のデータバスラインとビット幅の整合を
行うストアアライナ３０５と、実行ユニット３０１から
のデータバスと、アドレスバス、及びストアアライナか
らのバスラインを制御するバスコントローラ３０６と、
実行ユニット３０１からのデータの読み出し・書き込み
・消去等を行う外部記憶装置３０８と、バスコントロー
ラ３０６と外部記憶装置３０８間のデータバス及びアド
レスバスを総括する外部バス３０７とから構成されてい
る。
【０００５】ここで、図３の太線と細線及び各線方向
は、実行ユニット３０１による非アラインアクセス時
に、実行ユニット３０１内で複数の処理に分割されて、
アクセスされる場合の過程を示している。また、表４は
この時のアクセスの分割におけるミスアライン制御を示
している。表１は演算ユニット３０２の出力アドレスが
Ａの場合の出力アドレスと変換後のアクセスサイズを示
している。
は、実行ユニット３０１による非アラインアクセス時
に、実行ユニット３０１内で複数の処理に分割されて、
アクセスされる場合の過程を示している。また、表４は
この時のアクセスの分割におけるミスアライン制御を示
している。表１は演算ユニット３０２の出力アドレスが
Ａの場合の出力アドレスと変換後のアクセスサイズを示
している。
【０００６】
【表１】 表１において、サイズ８ビットの場合は、アドレスが偶
数及び奇数とで同一であり、アドレスＡでビットサイズ
は８ビットである。一方、サイズが１６ビットの場合、
偶数アドレスではアドレスＡで１６ビットを扱え、奇数
アドレスではアドレスＡとアドレスＡ＋１とで各８ビッ
トを扱っている。
数及び奇数とで同一であり、アドレスＡでビットサイズ
は８ビットである。一方、サイズが１６ビットの場合、
偶数アドレスではアドレスＡで１６ビットを扱え、奇数
アドレスではアドレスＡとアドレスＡ＋１とで各８ビッ
トを扱っている。
【０００７】図３において、実行ユニット３０１内でス
トア処理が実行されると、演算ユニット３０２によって
アドレスが計算される。ミスアライン制御機構３０３は
このアドレスの出力を監視し、ミスアラインが発生する
と必要に応じてインクリメンタ３０４を使用し、複数の
アラインアクセスに、表１にしたがって変換して生成す
る。ストアアライナ３０５はこの変換されたアクセス情
報に応じて、表２のようにデータを変換する。
トア処理が実行されると、演算ユニット３０２によって
アドレスが計算される。ミスアライン制御機構３０３は
このアドレスの出力を監視し、ミスアラインが発生する
と必要に応じてインクリメンタ３０４を使用し、複数の
アラインアクセスに、表１にしたがって変換して生成す
る。ストアアライナ３０５はこの変換されたアクセス情
報に応じて、表２のようにデータを変換する。
【０００８】
【表２】 即ち、実行ユニット３０１から”３２１０”が入力され
ると、サイズ１６ビットの場合は無変換で”３２１０”
を出力し、サイズ８ビットの場合は”１０１０”に変換
される。バスコントローラ３０６はこの出力を受けて、
外部バス３０７にサイクルを発行し、外部記憶装置３０
８にデータを書き込む。
ると、サイズ１６ビットの場合は無変換で”３２１０”
を出力し、サイズ８ビットの場合は”１０１０”に変換
される。バスコントローラ３０６はこの出力を受けて、
外部バス３０７にサイクルを発行し、外部記憶装置３０
８にデータを書き込む。
【０００９】
【発明が解決しようとする課題】しかしながら、サイズ
のミスマッチなどの非アラインアクセスの場合、複数の
ストア操作を実行ユニットで行う必要があり、実行時間
の増加や割り込み応答の遅延が生じるという問題点があ
る。また、データの種類によっては、８ビットサイズや
１６ビットサイズ、浮動小数点の場合には数十ビットを
要する等のデータのエンディアンによって、データの順
序またはアドレスの出力順を変更する必要があり、実行
ユニットの構成が複雑となる。また、このデータ及びア
ドレスの変更は、アドレス計算と同時に行う必要がある
ため、アドレス毎に動的にデータ形式を切り替えること
が困難であるという問題点がある。
のミスマッチなどの非アラインアクセスの場合、複数の
ストア操作を実行ユニットで行う必要があり、実行時間
の増加や割り込み応答の遅延が生じるという問題点があ
る。また、データの種類によっては、８ビットサイズや
１６ビットサイズ、浮動小数点の場合には数十ビットを
要する等のデータのエンディアンによって、データの順
序またはアドレスの出力順を変更する必要があり、実行
ユニットの構成が複雑となる。また、このデータ及びア
ドレスの変更は、アドレス計算と同時に行う必要がある
ため、アドレス毎に動的にデータ形式を切り替えること
が困難であるという問題点がある。
【００１０】これらの問題点は、データのアラインをデ
ータサイズのみによって制御し、非アライン時のアドレ
ス及びデータ処理を、実行ユニット内でアドレス生成と
同時に検出し、実行ユニット自体で複数の処理に分割し
て実行しているためである。
ータサイズのみによって制御し、非アライン時のアドレ
ス及びデータ処理を、実行ユニット内でアドレス生成と
同時に検出し、実行ユニット自体で複数の処理に分割し
て実行しているためである。
【００１１】そこで、本発明は、データのサイズ／アラ
イン／エンディアンに関係なく、同一の動作を行うこと
が可能なストアアライナと、および実行ユニットと、バ
スコントローラ間のインタフェースとを具備するデータ
処理装置を提供することを目的とする。
イン／エンディアンに関係なく、同一の動作を行うこと
が可能なストアアライナと、および実行ユニットと、バ
スコントローラ間のインタフェースとを具備するデータ
処理装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明は、複数のビット
サイズを有してデータを処理するデータ処理装置におい
て、データの演算処理やアドレス計算などを行う実行ユ
ニットと、前記実行ユニットからのアクセスアドレスを
転送するアクセスアドレスバスと、前記実行ユニットか
らのアクセスのサイズを示すアクセスサイズ信号線と、
前記実行ユニットからのストアデータを転送するストア
データバスと、前記アクセスアドレスと前記サイズに基
づいて前記ストアデータを変換するストアアライナと、
前記ストアアライナが出力するデータを転送する内部デ
ータバスと、前記アクセスアドレスバス内のエンディア
ンの情報を保持するエンディアン制御機構と、前記エン
ディアン制御機構によって生成されるエンディアン情報
を示すエンディアン制御信号線と、前記アクセスアドレ
スバスと前記ストアデータバスと前記アクセスサイズ信
号線と外部装置とのインタフェースを司るバスコントロ
ーラと、前記バスコントローラ内の前記アドレスのイン
クリメントを行うインクリメンタと、前記外部装置にア
ドレスを転送する外部アドレスバスと、前記外部装置と
の間でデータを転送する外部データバスと、前記バスコ
ントローラから生成されたデータ転送時の有効バイトを
示すバイトイネーブル信号線と、外部装置とを備えてい
ることを特徴とする。
サイズを有してデータを処理するデータ処理装置におい
て、データの演算処理やアドレス計算などを行う実行ユ
ニットと、前記実行ユニットからのアクセスアドレスを
転送するアクセスアドレスバスと、前記実行ユニットか
らのアクセスのサイズを示すアクセスサイズ信号線と、
前記実行ユニットからのストアデータを転送するストア
データバスと、前記アクセスアドレスと前記サイズに基
づいて前記ストアデータを変換するストアアライナと、
前記ストアアライナが出力するデータを転送する内部デ
ータバスと、前記アクセスアドレスバス内のエンディア
ンの情報を保持するエンディアン制御機構と、前記エン
ディアン制御機構によって生成されるエンディアン情報
を示すエンディアン制御信号線と、前記アクセスアドレ
スバスと前記ストアデータバスと前記アクセスサイズ信
号線と外部装置とのインタフェースを司るバスコントロ
ーラと、前記バスコントローラ内の前記アドレスのイン
クリメントを行うインクリメンタと、前記外部装置にア
ドレスを転送する外部アドレスバスと、前記外部装置と
の間でデータを転送する外部データバスと、前記バスコ
ントローラから生成されたデータ転送時の有効バイトを
示すバイトイネーブル信号線と、外部装置とを備えてい
ることを特徴とする。
【００１３】又、本発明は、データの演算処理やアドレ
ス計算などを行う実行ユニットと、前記実行ユニットか
らのアクセスアドレスを転送するアクセスアドレスバス
と、前記実行ユニットからのアクセスのサイズを示すア
クセスサイズ信号線と、前記実行ユニットからのストア
データを転送するストアデータバスと、前記アクセスア
ドレスと前記サイズに基づいて前記ストアデータを変換
するストアアライナと、前記ストアアライナが出力する
データを転送する内部データバスと、前記アクセスアド
レスバス内のエンディアンの情報を保持するエンディア
ン制御機構と、前記エンディアン制御機構によって生成
されるエンディアン情報を示すエンディアン制御信号線
と、前記アクセスアドレスバスと前記ストアデータバス
と前記アクセスサイズ信号線と外部装置とのインタフェ
ースを司るバスコントローラと、前記バスコントローラ
内の前記アドレスのインクリメントを行うインクリメン
タと、前記外部装置にアドレスを転送する外部アドレス
バスと、前記外部装置との間でデータを転送する外部デ
ータバスと、前記バスコントローラから生成されたデー
タ転送時の有効バイトを示すバイトイネーブル信号線
と、外部装置とを備えたデータアライン装置において、
前記エンディアン制御機構は前記アクセスアドレスバス
からのアクセスアドレスに基づいて、エンディアンを決
定して前記エンディアン制御信号線に出力し、前記バス
コントローラは前記エンディアン制御信号線出力と前記
アクセスアドレスバス及びアクセスサイズ信号線からイ
ンクリメンタをインクリメントすることを特徴とする。
ス計算などを行う実行ユニットと、前記実行ユニットか
らのアクセスアドレスを転送するアクセスアドレスバス
と、前記実行ユニットからのアクセスのサイズを示すア
クセスサイズ信号線と、前記実行ユニットからのストア
データを転送するストアデータバスと、前記アクセスア
ドレスと前記サイズに基づいて前記ストアデータを変換
するストアアライナと、前記ストアアライナが出力する
データを転送する内部データバスと、前記アクセスアド
レスバス内のエンディアンの情報を保持するエンディア
ン制御機構と、前記エンディアン制御機構によって生成
されるエンディアン情報を示すエンディアン制御信号線
と、前記アクセスアドレスバスと前記ストアデータバス
と前記アクセスサイズ信号線と外部装置とのインタフェ
ースを司るバスコントローラと、前記バスコントローラ
内の前記アドレスのインクリメントを行うインクリメン
タと、前記外部装置にアドレスを転送する外部アドレス
バスと、前記外部装置との間でデータを転送する外部デ
ータバスと、前記バスコントローラから生成されたデー
タ転送時の有効バイトを示すバイトイネーブル信号線
と、外部装置とを備えたデータアライン装置において、
前記エンディアン制御機構は前記アクセスアドレスバス
からのアクセスアドレスに基づいて、エンディアンを決
定して前記エンディアン制御信号線に出力し、前記バス
コントローラは前記エンディアン制御信号線出力と前記
アクセスアドレスバス及びアクセスサイズ信号線からイ
ンクリメンタをインクリメントすることを特徴とする。
【００１４】さらに、本発明は、複数のビットサイズを
有してデータを処理するデータ処理装置は、データの演
算処理やアドレス計算などを行う実行ユニットと、前記
実行ユニットで生成されたアクセスアドレスを転送する
アクセスアドレスバスと、前記実行ユニットで生成され
たアクセスのサイズを示すアクセスサイズ信号線と、前
記実行ユニットで生成されたストアデータを転送するス
トアデータバスと、前記アクセスアドレスと前記サイズ
をもとに前記ストアデータを変換するストアアライナ
と、前記ストアアライナの出力するデータを転送する内
部データバスと、エンディアンの情報を保持するエンデ
ィアン制御機構と、前記エンディアン情報を伝送するエ
ンディアン制御信号線と、前記アクセスアドレスバスと
前記ストアデータバスと前記アクセスサイズ信号線と外
部装置とのインタフェースを司るバスコントローラと、
前記外部装置にアドレスを転送する外部アドレスバス
と、前記外部装置と前記バスコントローラの間でデータ
を転送する外部データバスと、前記バスコントローラか
ら生成されたデータ転送時の有効バイトを示すバイトイ
ネーブル信号線と、前記外部装置へのアクセス回数をカ
ウントアップするアクセス回数信号線と、前記外部装置
と、前記外部装置内に備えられたアドレスインクリメン
トとを備えていることを特徴とする。
有してデータを処理するデータ処理装置は、データの演
算処理やアドレス計算などを行う実行ユニットと、前記
実行ユニットで生成されたアクセスアドレスを転送する
アクセスアドレスバスと、前記実行ユニットで生成され
たアクセスのサイズを示すアクセスサイズ信号線と、前
記実行ユニットで生成されたストアデータを転送するス
トアデータバスと、前記アクセスアドレスと前記サイズ
をもとに前記ストアデータを変換するストアアライナ
と、前記ストアアライナの出力するデータを転送する内
部データバスと、エンディアンの情報を保持するエンデ
ィアン制御機構と、前記エンディアン情報を伝送するエ
ンディアン制御信号線と、前記アクセスアドレスバスと
前記ストアデータバスと前記アクセスサイズ信号線と外
部装置とのインタフェースを司るバスコントローラと、
前記外部装置にアドレスを転送する外部アドレスバス
と、前記外部装置と前記バスコントローラの間でデータ
を転送する外部データバスと、前記バスコントローラか
ら生成されたデータ転送時の有効バイトを示すバイトイ
ネーブル信号線と、前記外部装置へのアクセス回数をカ
ウントアップするアクセス回数信号線と、前記外部装置
と、前記外部装置内に備えられたアドレスインクリメン
トとを備えていることを特徴とする。
【００１５】
【発明の実施の形態】本発明による実施形態について、
図面を参照しつつ詳細に説明する。
図面を参照しつつ詳細に説明する。
【００１６】［第１の実施形態］図１は本発明の実施形
態の構成を示すブロック図であり、実行ユニット１０１
内から出力されるアクセスアドレス／サイズによって、
ストアデータがストアアライナ１０５で変換され、バス
コントローラ１０９を介して外部記憶装置１１４に書き
込まれる過程を示している。また、表３はこの時のスト
アアライナの変換方法を示し、表４はバスコントローラ
１０９の制御を示している。
態の構成を示すブロック図であり、実行ユニット１０１
内から出力されるアクセスアドレス／サイズによって、
ストアデータがストアアライナ１０５で変換され、バス
コントローラ１０９を介して外部記憶装置１１４に書き
込まれる過程を示している。また、表３はこの時のスト
アアライナの変換方法を示し、表４はバスコントローラ
１０９の制御を示している。
【００１７】
【表３】
【００１８】
【表４】 なお、表３および表４では、１６ｂｉｔバスの場合の例
を示しているが、３２ｂｉｔや６４ｂｉｔバス等の場合
においても同様に適用可能である。
を示しているが、３２ｂｉｔや６４ｂｉｔバス等の場合
においても同様に適用可能である。
【００１９】［本実施形態の構成］本実施形態のデータ
処理装置は、データの演算処理やアドレス計算などを行
う実行ユニット１０１と、アクセスアドレスを転送する
アクセスアドレスバス１０２と、アクセスのサイズを示
すアクセスサイズ信号１０３と、ストアデータを転送す
るストアデータバス１０４と、アクセスアドレスとサイ
ズをもとにストアデータを変換するストアアライナ１０
５と、ストアアライナ１０５の出力するデータを転送す
る内部データバス１０６と、エンディアンの情報を保持
するエンディアン制御機構１０７と、エンディアン情報
を示すエンディアン制御信号１０８と、外部とのインタ
フェースを司るバスコントローラ１０９と、アドレスの
インクリメントを行うインクリメンタ１１０と、外部装
置にアドレスを転送する外部アドレスバス１１１と、外
部装置との間でデータを転送する外部データバス１１２
と、データ転送時の有効バイトを示すバイトイネーブル
信号１１３と、外部記憶装置１１４とを備えている。
処理装置は、データの演算処理やアドレス計算などを行
う実行ユニット１０１と、アクセスアドレスを転送する
アクセスアドレスバス１０２と、アクセスのサイズを示
すアクセスサイズ信号１０３と、ストアデータを転送す
るストアデータバス１０４と、アクセスアドレスとサイ
ズをもとにストアデータを変換するストアアライナ１０
５と、ストアアライナ１０５の出力するデータを転送す
る内部データバス１０６と、エンディアンの情報を保持
するエンディアン制御機構１０７と、エンディアン情報
を示すエンディアン制御信号１０８と、外部とのインタ
フェースを司るバスコントローラ１０９と、アドレスの
インクリメントを行うインクリメンタ１１０と、外部装
置にアドレスを転送する外部アドレスバス１１１と、外
部装置との間でデータを転送する外部データバス１１２
と、データ転送時の有効バイトを示すバイトイネーブル
信号１１３と、外部記憶装置１１４とを備えている。
【００２０】ここで、実行ユニット１０１には、アドレ
ス生成及びデータの生成等のため演算処理を行う演算ユ
ニットと、アクセスアドレスバス１０２及びアクセスデ
ータバス１０４、データサイズを指標するアクセスサイ
ズ信号を出力及び入力するインターフェースが備えられ
ている。
ス生成及びデータの生成等のため演算処理を行う演算ユ
ニットと、アクセスアドレスバス１０２及びアクセスデ
ータバス１０４、データサイズを指標するアクセスサイ
ズ信号を出力及び入力するインターフェースが備えられ
ている。
【００２１】［本実施形態の動作］図１において、実行
ユニット１０１はデータを書き込むアドレスおよびその
データのサイズをアクセスアドレスバス１０２およびア
クセスサイズ信号１０３に出力し、同時にストアデータ
バス１０４にストアデータを出力する。ストアアライナ
１０５はこのアドレス／サイズを下に、表３にしたがっ
てデータを変換し、内部データバス１０６に出力する。
ユニット１０１はデータを書き込むアドレスおよびその
データのサイズをアクセスアドレスバス１０２およびア
クセスサイズ信号１０３に出力し、同時にストアデータ
バス１０４にストアデータを出力する。ストアアライナ
１０５はこのアドレス／サイズを下に、表３にしたがっ
てデータを変換し、内部データバス１０６に出力する。
【００２２】エンディアン制御機構１０７はアクセスア
ドレスバス１０２からのアクセスアドレスをもとに、エ
ンディアンを決定し、エンディアン制御信号１０８を出
力する。バスコントローラ１０９は前記エンディアン制
御信号１０８と前記アクセスアドレス／サイズからイン
クリメンタ１１０を必要に応じて使用して、表４にした
がってアドレスを計算し、外部アドレスバス１１１に出
力する。同時に前記ストアデータを外部データバス１１
２に出力する。また前記エンディアン制御信号１０８と
前記アクセスアドレス／サイズから、表４にしたがって
有効バイト位置を検出し、バイトイネーブル信号１１３
を出力する。これらの信号を受けて外部記憶装置１１４
にデータが書き込まれる。
ドレスバス１０２からのアクセスアドレスをもとに、エ
ンディアンを決定し、エンディアン制御信号１０８を出
力する。バスコントローラ１０９は前記エンディアン制
御信号１０８と前記アクセスアドレス／サイズからイン
クリメンタ１１０を必要に応じて使用して、表４にした
がってアドレスを計算し、外部アドレスバス１１１に出
力する。同時に前記ストアデータを外部データバス１１
２に出力する。また前記エンディアン制御信号１０８と
前記アクセスアドレス／サイズから、表４にしたがって
有効バイト位置を検出し、バイトイネーブル信号１１３
を出力する。これらの信号を受けて外部記憶装置１１４
にデータが書き込まれる。
【００２３】［第２の実施形態］図２は本発明の第２の
実施形態の構成を示すブロック図である。本実施形態で
は第１の実施形態に対し、バスコントローラ２０９から
アクセス回数信号２１３を、表５に従って出力すること
により、同期ＲＡＭ２１４が内蔵するアドレスインクリ
メンタ２１５を使用し、図１で必要であったバスコント
ローラ１０９内のインクリメンタ１１０を不要にしてい
る。
実施形態の構成を示すブロック図である。本実施形態で
は第１の実施形態に対し、バスコントローラ２０９から
アクセス回数信号２１３を、表５に従って出力すること
により、同期ＲＡＭ２１４が内蔵するアドレスインクリ
メンタ２１５を使用し、図１で必要であったバスコント
ローラ１０９内のインクリメンタ１１０を不要にしてい
る。
【００２４】
【表５】 本実施形態のデータ処理装置は、データの演算処理やア
ドレス計算などを行う実行ユニット２０１と、アクセス
アドレスを転送するアクセスアドレスバス２０２と、ア
クセスのサイズを示すアクセスサイズ信号２０３と、ス
トアデータを転送するストアデータバス２０４と、アク
セスアドレスとサイズをもとにストアデータを変換する
ストアアライナ２０５と、ストアアライナ２０５の出力
するデータを転送する内部データバス２０６と、エンデ
ィアンの情報を保持するエンディアン制御機構２０７
と、エンディアン情報を示すエンディアン制御信号２０
８と、外部とのインタフェースを司るバスコントローラ
２０９と、アドレスのインクリメントを行うインクリメ
ンタ２１６と、外部装置にアドレスを転送する外部アド
レスバス２１０と、外部装置との間でデータを転送する
外部データバス２１１と、データ転送時の有効バイトを
示すバイトイネーブル信号２１２と、アクセス回数をカ
ウントアップするアクセス回数信号２１３と、外部記憶
装置２１４と、外部記憶装置２１４内に備えられたアド
レスインクリメント２１５とを備えている。
ドレス計算などを行う実行ユニット２０１と、アクセス
アドレスを転送するアクセスアドレスバス２０２と、ア
クセスのサイズを示すアクセスサイズ信号２０３と、ス
トアデータを転送するストアデータバス２０４と、アク
セスアドレスとサイズをもとにストアデータを変換する
ストアアライナ２０５と、ストアアライナ２０５の出力
するデータを転送する内部データバス２０６と、エンデ
ィアンの情報を保持するエンディアン制御機構２０７
と、エンディアン情報を示すエンディアン制御信号２０
８と、外部とのインタフェースを司るバスコントローラ
２０９と、アドレスのインクリメントを行うインクリメ
ンタ２１６と、外部装置にアドレスを転送する外部アド
レスバス２１０と、外部装置との間でデータを転送する
外部データバス２１１と、データ転送時の有効バイトを
示すバイトイネーブル信号２１２と、アクセス回数をカ
ウントアップするアクセス回数信号２１３と、外部記憶
装置２１４と、外部記憶装置２１４内に備えられたアド
レスインクリメント２１５とを備えている。
【００２５】図２において、実行ユニット２０１はデー
タを書き込むアドレスおよびそのデータのサイズを発行
するため、アクセスアドレスバス２０２およびアクセス
サイズ信号２０３に出力し、同時にストアデータバス２
０４にストアデータを出力する。ストアアライナ２０５
はこのアドレス／サイズを下に、表３にしたがってデー
タを変換し、内部データバス２０６に出力する。
タを書き込むアドレスおよびそのデータのサイズを発行
するため、アクセスアドレスバス２０２およびアクセス
サイズ信号２０３に出力し、同時にストアデータバス２
０４にストアデータを出力する。ストアアライナ２０５
はこのアドレス／サイズを下に、表３にしたがってデー
タを変換し、内部データバス２０６に出力する。
【００２６】エンディアン制御機構２０７はアクセスア
ドレスバス２０２からのアクセスアドレスをもとに、エ
ンディアンを決定し、エンディアン制御信号２０８を出
力する。バスコントローラ２０９は前記エンディアン制
御信号２０８と前記アクセスアドレス／サイズからアク
セス回数信号２１３を必要に応じて発生し、表４にした
がってアドレスを計算し、外部アドレスバス２１１に出
力する。
ドレスバス２０２からのアクセスアドレスをもとに、エ
ンディアンを決定し、エンディアン制御信号２０８を出
力する。バスコントローラ２０９は前記エンディアン制
御信号２０８と前記アクセスアドレス／サイズからアク
セス回数信号２１３を必要に応じて発生し、表４にした
がってアドレスを計算し、外部アドレスバス２１１に出
力する。
【００２７】同時に前記ストアデータを外部データバス
２１１に出力する。また前記エンディアン制御信号２０
８と前記アクセスアドレス／サイズから、表４にしたが
って有効バイト位置を検出し、アクセス回数信号２１３
を出力する。アクセス回数信号２１３は同期ＲＡＭ２１
４内のアドレスインクリメンタ２１５に入力されてアク
セスに応じてカウントアップされ、これらの信号を受け
て外部記憶装置２１４にデータが書き込まれる。
２１１に出力する。また前記エンディアン制御信号２０
８と前記アクセスアドレス／サイズから、表４にしたが
って有効バイト位置を検出し、アクセス回数信号２１３
を出力する。アクセス回数信号２１３は同期ＲＡＭ２１
４内のアドレスインクリメンタ２１５に入力されてアク
セスに応じてカウントアップされ、これらの信号を受け
て外部記憶装置２１４にデータが書き込まれる。
【００２８】
【発明の効果】データ処理装置の実行ユニットなどデー
タ形式に依存しない構成にすることが可能となり、バス
コントローラの制御のみでデータ形式を変更することが
可能となる。また、実行ユニットは全てのストア操作を
１回のバスコントローラへのアクセスで行うことが可能
となり、処理の分割による実行時間の増加や割り込み応
答の遅延をなくすことが可能となる。
タ形式に依存しない構成にすることが可能となり、バス
コントローラの制御のみでデータ形式を変更することが
可能となる。また、実行ユニットは全てのストア操作を
１回のバスコントローラへのアクセスで行うことが可能
となり、処理の分割による実行時間の増加や割り込み応
答の遅延をなくすことが可能となる。
【図１】本発明の実施形態によるデータ処理装置のブロ
ック構成図である。
ック構成図である。
【図２】本発明の実施形態によるデータ処理装置のブロ
ック構成図である。
ック構成図である。
【図３】従来例のデータ処理装置のブロック構成図であ
る。
る。
１０１，２０１，３０１ 実行ユニット １０２，２０２ アクセスアドレスバス １０３，２０３ アクセスサイズ信号 １０４，２０４ アクセスデータバス １０５，２０５，３０５ ストアアライナ １０６，２０６ 内部データバス １０７，２０７ エンディアン制御機構 １０８，２０８ エンディアン情報信号 １０９，２０９，３０６ バスコントローラ １１０ インクリメンタ １１１，２１０ 外部アドレスバス １１２，２１１ 外部データバス １１３，２１２ バイトイネーブル信号 １１４，３０８ 外部記憶装置 ２１３ アクセス回数信号 ２１４ 同期ＲＡＭ ２１５ アドレスインクリメンタ ３０２ 演算ユニット ３０３ ミスアライン制御機構 ３０４ インクリメンタ ３０７ 外部バス
Claims (7)
- 【請求項１】 複数のビットサイズを有してデータを処
理するデータ処理装置において、 前記データの演算処理やアドレス計算などを行う実行ユ
ニットと、前記実行ユニットからのアクセスアドレスを
転送するアクセスアドレスバスと、前記実行ユニットか
らのアクセスのサイズを示すアクセスサイズ信号線と、
前記実行ユニットからのストアデータを転送するストア
データバスと、前記アクセスアドレスと前記サイズに基
づいて前記ストアデータを変換するストアアライナと、
前記ストアアライナが出力するデータを転送する内部デ
ータバスと、前記アクセスアドレスバス内のエンディア
ンの情報を保持するエンディアン制御機構と、前記エン
ディアン制御機構によって生成されるエンディアン情報
を示すエンディアン制御信号線と、前記アクセスアドレ
スバスと前記ストアデータバスと前記アクセスサイズ信
号線と外部装置とのインタフェースを司るバスコントロ
ーラと、前記バスコントローラ内の前記アドレスのイン
クリメントを行うインクリメンタと、前記外部装置にア
ドレスを転送する外部アドレスバスと、前記外部装置と
の間でデータを転送する外部データバスと、前記バスコ
ントローラから生成されたデータ転送時の有効バイトを
示すバイトイネーブル信号線と、外部装置と、を備えて
いることを特徴とするデータ処理装置。 - 【請求項２】 請求項１に記載のデータ処理装置におい
て、前記エンディアン制御機構は前記アクセスアドレス
バスからのアクセスアドレスに基づいて、エンディアン
を決定して前記エンディアン制御信号線に出力し、前記
バスコントローラは前記エンディアン制御信号線出力と
前記アクセスアドレスバス及びアクセスサイズ信号線か
らインクリメンタをインクリメントすることを特徴とす
るデータ処理装置。 - 【請求項３】 データの演算処理やアドレス計算などを
行う実行ユニットと、前記実行ユニットからのアクセス
アドレスを転送するアクセスアドレスバスと、前記実行
ユニットからのアクセスのサイズを示すアクセスサイズ
信号線と、前記実行ユニットからのストアデータを転送
するストアデータバスと、前記アクセスアドレスと前記
サイズに基づいて前記ストアデータを変換するストアア
ライナと、前記ストアアライナが出力するデータを転送
する内部データバスと、前記アクセスアドレスバス内の
エンディアンの情報を保持するエンディアン制御機構
と、前記エンディアン制御機構によって生成されるエン
ディアン情報を示すエンディアン制御信号線と、前記ア
クセスアドレスバスと前記ストアデータバスと前記アク
セスサイズ信号線と外部装置とのインタフェースを司る
バスコントローラと、前記バスコントローラ内の前記ア
ドレスのインクリメントを行うインクリメンタと、前記
外部装置にアドレスを転送する外部アドレスバスと、前
記外部装置との間でデータを転送する外部データバス
と、前記バスコントローラから生成されたデータ転送時
の有効バイトを示すバイトイネーブル信号線と、外部装
置と、を備えたデータアライン装置において、 前記エンディアン制御機構は前記アクセスアドレスバス
からのアクセスアドレスに基づいて、エンディアンを決
定して前記エンディアン制御信号線に出力し、前記バス
コントローラは前記エンディアン制御信号線出力と前記
アクセスアドレスバス及びアクセスサイズ信号線からイ
ンクリメンタをインクリメントすることを特徴とするデ
ータアライン装置。 - 【請求項４】 複数のビットサイズを有してデータを処
理するデータ処理装置において、 データの演算処理やアドレス計算などを行う実行ユニッ
トと、前記実行ユニットで生成されたアクセスアドレス
を転送するアクセスアドレスバスと、前記実行ユニット
で生成されたアクセスのサイズを示すアクセスサイズ信
号線と、前記実行ユニットで生成されたストアデータを
転送するストアデータバスと、前記アクセスアドレスと
前記サイズをもとに前記ストアデータを変換するストア
アライナと、前記ストアアライナの出力するデータを転
送する内部データバスと、エンディアンの情報を保持す
るエンディアン制御機構と、前記エンディアン情報を伝
送するエンディアン制御信号線と、前記アクセスアドレ
スバスと前記ストアデータバスと前記アクセスサイズ信
号線と外部装置とのインタフェースを司るバスコントロ
ーラと、前記外部装置にアドレスを転送する外部アドレ
スバスと、前記外部装置と前記バスコントローラの間で
データを転送する外部データバスと、前記バスコントロ
ーラから生成されたデータ転送時の有効バイトを示すバ
イトイネーブル信号線と、前記外部装置へのアクセス回
数をカウントアップするアクセス回数信号線と、前記外
部装置と、前記外部装置内に備えられたアドレスインク
リメントとを備えていることを特徴とするデータ処理装
置。 - 【請求項５】 請求項４に記載のデータ処理装置におい
て、前記実行ユニットはデータ及び該データを書き込む
アドレスおよびそのデータのサイズを発行して前記アク
セスアドレスバスおよび前記アクセスサイズ信号線に出
力し、同時に前記ストアデータバスに前記ストアデータ
を出力し、前記ストアアライナは前記アクセスアドレス
と前記サイズに基づいて前記ストアデータバスのデータ
をアライン変換し、前記内部データバスに出力すること
を特徴とするデータ処理装置。 - 【請求項６】 請求項４に記載のデータ処理装置におい
て、前記エンディアン制御機構は前記アクセスアドレス
バスからのアクセスアドレスに基づいて、エンディアン
を決定して前記エンディアン制御信号線に出力し、前記
バスコントローラは前記エンディアン制御信号線出力と
前記アクセスアドレスバス及びアクセスサイズ信号線か
ら前記外部アドレスバスとバイトイネーブル信号線とア
クセス回数信号線に変換出力することを特徴とするデー
タ処理装置。 - 【請求項７】 請求項１又は４に記載のデータ処理装置
において、前記外部装置は外部記憶装置又は同期型ＲＡ
Ｍであることを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10165304A JP2000003304A (ja) | 1998-06-12 | 1998-06-12 | データ処理装置とデータアライン装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10165304A JP2000003304A (ja) | 1998-06-12 | 1998-06-12 | データ処理装置とデータアライン装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000003304A true JP2000003304A (ja) | 2000-01-07 |
Family
ID=15809797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10165304A Pending JP2000003304A (ja) | 1998-06-12 | 1998-06-12 | データ処理装置とデータアライン装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000003304A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100357871C (zh) * | 2005-06-30 | 2007-12-26 | 华为技术有限公司 | 一种支持外部存储器接口模式转换的装置和方法 |
| US7587557B2 (en) | 2003-03-19 | 2009-09-08 | Panasonic Corporation | Data sharing apparatus and processor for sharing data between processors of different endianness |
| WO2010029794A1 (ja) * | 2008-09-12 | 2010-03-18 | 株式会社ルネサステクノロジ | データ処理装置及び半導体集積回路装置 |
| WO2023047762A1 (ja) * | 2021-09-21 | 2023-03-30 | 株式会社日立製作所 | プロセッサおよびエンディアン変換方法 |
-
1998
- 1998-06-12 JP JP10165304A patent/JP2000003304A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7587557B2 (en) | 2003-03-19 | 2009-09-08 | Panasonic Corporation | Data sharing apparatus and processor for sharing data between processors of different endianness |
| CN100357871C (zh) * | 2005-06-30 | 2007-12-26 | 华为技术有限公司 | 一种支持外部存储器接口模式转换的装置和方法 |
| WO2010029794A1 (ja) * | 2008-09-12 | 2010-03-18 | 株式会社ルネサステクノロジ | データ処理装置及び半導体集積回路装置 |
| CN102150139A (zh) * | 2008-09-12 | 2011-08-10 | 瑞萨电子株式会社 | 数据处理装置及半导体集成电路装置 |
| JP2014179107A (ja) * | 2008-09-12 | 2014-09-25 | Renesas Electronics Corp | 半導体集積回路装置 |
| US9524237B2 (en) | 2008-09-12 | 2016-12-20 | Renesas Electronics Corporation | Data processing device and semiconductor intergrated circuit device for a bi-endian system |
| WO2023047762A1 (ja) * | 2021-09-21 | 2023-03-30 | 株式会社日立製作所 | プロセッサおよびエンディアン変換方法 |
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