JPS6116357A - デ−タ転送装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の第１ｊ用分野） この発明は、１６ピツト、３２ピツトなど８）＜ｎ（ｎ
は２以上の整数）ピットのマイクロプロセッサと８ビッ
ト単位にデータの処理を行う周辺装置との間に介在され
るデータ転送装置に関する。

（従来の技術） 従来、マイクロプロセッサの分野は８ビット処理が中心
であ勺、またキャラクタなどのコードが８ビット、すな
わち１バイトであるため、コンピュータシステムとプリ
ンタとのインターフェースの主流であるセントロニクス
インターフェースは信号線が８ビットとなっている。ま
た、他の主な周辺装置についても１バイトが基本単位と
なっている場合が多い。

一方、マイクロプロセッサの機能向上などによシ、最近
では１６ビットマイクロプロセツサが用いられる場合が
多くなってきており、内部処理は、−４に扱うことので
さるデータのビット数の増加によ多処理速度が速くなっ
ているが、周辺装置との間のデータ転送については、第
３図に示すように、１６ピツトマイクロプロセツサ１に
接続される１６ビットデータパス２のうち８ビットのみ
を８ピツトデータバス３によシ周辺装置４に接続して、
８ビット単位に行われている、すなわち、一度に扱うこ
とのできるデータが１６ビットにもがかわらず、転送す
るデータをプログラムにょカ８ビットに分割してマイク
ロプロセラ？がら周辺装置へ、また周辺装置から８ビッ
ト単位のデータを受は取りプログラムにょシ合成して１
６ビットのデータにすることでデータの転送が行われる
。

（発明が解決しようとする問題点） そのため、１６ビットのパスラインを持ちながら、半分
のパスラインを用いた転送を行うため、パスの使用効率
が悪く、さらにプログラムにょシ８ピットデータと１６
ビットデータの変換を行うとｂうようにプログラムの負
担が大となシ、プログラムステップ数の増大、プログラ
ムの実行時間が長いという欠点があった。

（問題点を解決するための手段） そこで、この発明では、８×ｎビットのマイクロプロ、
セッサに接続され、８ｘｈビットのデータ幅を有する第
１のデータバスと、８ビット単位にｒ−タを処理する周
辺装置に接続され、８ビットのデータ幅を有する第２の
データバスとの間に、第１のデータバス側から８ｘＨビ
ット単位のデータを受は取って８ビット毎に第２のデー
タバス側に転送する。さらには第２のデータバス側から
８ピツト毎に受は取ったデータを８×ｎビット単位で第
１のデータバス側に転送するインターフェース回！’＆
介在させる。

（作用、） このようにすれば、マイクロプロセッサ側では８×ｎビ
ット単位のデータ転送が可能となる。

（実施例） 第１図および第２図はこの発明の一実施例を示し、第１
図は全体の概略的構成図、第２図は第１図中のインター
フェース回路の具体的構成図である。これらの図にょシ
、この発明の一実施例を説明する。

第１図において、１２は１６ビットの第１のデータバス
で、１６ビットのマイクロプロセッサ１１に接続される
。一方、１３は８ビットの第２のデータバスで、８ビッ
ト単位にデータを処理する周辺装置１４に接続される。

そして、この第２のデータバス１３と前記第１のデータ
バス１２１’５７３１ＣＵインターフエース回路１５が
接続されている。このインターフェース回路１５を第２
図にょシ詳述する。

第２図において、１７は１６ビット幅の第１のレジスタ
であシ、入力が前記第１のデータバス１２に第１のパス
インターフェース回路１９を経て接続される。また、第
１のレジスタ１７は出力が前記第２のデータバス１３に
第２のパスインターフェース回路２０を経て接続される
。１８は同じく１６ビット幅の第２のレジスタであシ、
入力が第２のデータバス１３に前記第２のパスインター
フェース回路２０を経て接続され、さらに出力が、第１
のデータバス１２に前記第１のパスインターフェース回
路１９を経て接続される。２１は第１の制御回路であ勺
、第１の制御信゛号ＷＲＩにょシ第１のパスインターフ
ェース回路１９および第１のレジスタ１７を制御する。

２２は第２の制御回路で、第２の制御信号百方］にょシ
第２のパスインターフェース回路２０および第１のレジ
スタ１７を制御する。２３は第３の制御回路で、第３の
制御信号ＷＲ２によ＃）第２のパスインターフェース回
路２０および第２のレジスタ１８を制御する。

２４は第４の制御回路で、第４の制御信号「買により第
１のパスインターフェース回路１９および第２のレジス
タ１８を制御する。なお、第１と第４の制御信号８Ｗπ
１とＲＤＩは第１図のマイクロプロセッサ１１によシ制
御され、このマイクロプロセッサ１１側の第１のデータ
バス１２の制御にも用−られる。一方、第２と第３の制
御信号百■７とＷ玉１は周辺装置１４により制御され、
この周辺装置１４０ＩＩｌの第２のデータバス１３の制
御にも用いられる。

このように構成された装置の動作を説明する。

まず、マイクロプロセッサ１１か周辺装置１４に対して
データを書き込む場合を述べる。その場合は、インター
フェース回路１５の第１の制御信号ＷＲＩがマイクロプ
ロセッサ１１によりアクティブとされた上で、そのマイ
クロプロセッサ１１から１６ピツトのデータが第１のデ
ータバス１２に出力されることによシ、その１６ピツト
のデータが、インターフェース回路１５中の第１のパス
インターフェース回路１９を通して第１のレジスタ１７
に書き込まれる。周辺装置１４側は、これに応じて、イ
ンターフェース回路１５の第２の制御信号１下］をアク
ティブとして、第１のレジスタ１７の内容の上位または
下位８ビットを第２のパスインターフェース回路２０を
通して第２のデータバス１３に乗せて、周辺装置１４が
それを読み込み、再び第２の制御信号ＲＤ２をアクティ
ブとして、第１のレジスタ１７のもう一方の８ビットの
内容を第２のパスインターフェース回路２０を通して第
２のデータバス１３に乗せて、周辺装置１４がこれを読
み込む。

次に、マイクロプロセッサ１１が周辺装置１４からデー
タを読み込む場合を述べる。その場合は、インターフェ
ース回路１５の第３の制御信号ＷＲ２が周辺装置１４に
よシアクチイブとされ、かつ第２のデータバス１３に８
ビットのデータが周辺装置１４から出力されることで、
その８ビットのデータが、インターフェース回路１５の
第２のパスインターフェース回路２０を通して第２のレ
ジスタ１８の上位または下位８ビットに書き込まれる。

さらに、再び、第、３の制御信号ＷＲ２が周辺装置１４
によルアクチイブとされ、かつ第２のデータバス１３に
次の８ビットのデータが周辺装置１４か−ら出力される
ことで、その８ビットのデータが、第２のパスインター
フェース回路２０を通して第２のレジスタ１８のもう一
方の８ビットに書き込まれる。この８ビットデータの２
回の書き込みに応じて、マイクロプロセッサ１１側は、
インターフェース回路１５の第４の制御信号ＲＤＩをア
クティブとして、第２のレジスタ１８の内容を１回で第
１のパスインターフェース回路１９を介して第１のデー
タバス１２に読み出し、マイクロプロセッサ１１がそれ
を読み込む。

以上この発明の一実施例を説明した。この一実施例では
、マイクロプロセッサが１６ピツトであるが、第１のデ
ータバス１２．第１および第２のレジスタ１７．１８の
ビット幅を３２ピツト幅と置き換えることで、３２ビッ
トのマイクロプロセッサと８ビット単位にデータを処理
する周辺装置間のデータの転送装置を構成できる。その
場合の動作も上記一実施例と同様であるが、１回のマイ
クロプロセッサからの書き込みに応じて周辺装置が４回
読み出す点と、４回の周辺装置からの書き込みに応じて
マイクロプロセッサが１回で読み出す点が一実施例と異
なる。

さらに、１マイクロプロセツサ側のビット数が２４ピツ
トや６４ビットなどの場合でも同様に構成することがで
きる。

（発明の効果） 以上詳述したようにこの発明の装置では、８×ｎビット
のマイクロプロセッサに接続され、８×ｎビットのデー
タ幅を有する第１のデータバス側ビット単位にデータを
処理する周辺装置に接続され、８ビットのデータ幅を有
する第２のデータバスとの間に、第１のデータバス側か
ら８×ｎピット単位のデータを受は取って８ビット毎に
第２のデータバス側に転送する。さらには第２のデータ
バス側から８ビット毎に受は取ったデータを８×ｎビッ
ト単位で第１のデータバス側に転送するインターフェー
ス回路を設けたので、マイクロプロセッサ側では８×ｎ
ビット単位のデータ転送が可能になる。これによシ、デ
ータ転送でパスを占有する時間を、１６ビットマイクロ
プロセツサの場合で”／２．３２ビットマイクロプロセ
ツサの場合で１４に削減することができる。さらに、マ
イクロプロセッサのプログラムステップ数についても従
来の偽以下のステップ＋すむため、プログラム容量の削
減および実行時間の短縮という利点がある。

マタ、プログラムステップの削減により、プログラムデ
バッグ時間を減少できるという第１」点もある。

そして、これらの利点から、この究明の装置は、周辺装
置とマイクロプロセッサ間のデータ転送を多く有しなが
らリアルタイム性が１要なシステムの効率の向上に大き
く役立つ。

【図面の簡単な説明】

第１図および第２図はこの発明のデータ転送装置の二実
細則を説明するための図で、第１図は概略的構成図、第
２図はインターフェース回路の具体的構成図、第３図は
１６ビットマイクロプロセツサと８ビット単位に処理を
行う周辺装置との従来の接続図である。 １１・・・マイクロプロセッサ、１２・・・第１のデー
タバス、１３・・・第２のデータバス、１４・・・周辺
装［，１５・・・インターフェース回路 特許出願人　沖電気工業株式会社 第１図 ！２第１のテ“−タ／ぐス

Claims (1)

【特許請求の範囲】
1. ８×ｎ（ｎは２以上の整数）ビットのマイクロプロセッ
   サに接続され、８×ｎビットのデータ幅を有する第１の
   データバスと、８ビット単位にデータを処理する周辺装
   置に接続され、８ビットのデータ幅を有する第２のデー
   タバスと、この第２のデータバスと前記第１のデータバ
   ス間に接続され、第１のデータバスから８×ｎビット単
   位で転送されたデータを８ビット毎に第２のデータバス
   に転送する一方、第２のデータバスから８ビット毎に転
   送されたデータを８×ｎビット単位で第１のデータバス
   に転送するインターフェース回路とを具備してなるデー
   タ転送装置。