JP2905989B2 - 入出力制御装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ形式の異なる計算機間の転送データの
入出力を制御する入出力制御装置に関する。

〔従来の技術〕

第５図は従来の入出力制御装置の構成を示す模式的ブ
ロック図であり、例えば特開平１−250161号公報に示さ
れている。

図において１は入出力制御装置であり、該入出力制御
装置１はホスト計算機２及び相手計算機３とデータライ
ン11及びデータ伝送路12を介して各別に接続され、それ
らの間の転送データの入出力制御を行う。ホスト計算機
２の主メモリ13（又は相手計算機３の主メモリ14）はレ
ジスタ７（又は８）を介して入出力制御装置１のバッフ
ァメモリ４と双方向に転送可能に接続されている。レジ
スタ7,8はバッファメモリ４又は主メモリ13,14からの転
送データを１バイトずつ保持するものである。

バッファメモリ４は転送データを一時的に格納するも
のであり、そのアドレスはアドレス回路５により指定さ
れる。アドレスの初期値は入出力制御装置１の全体制御
を行うプロセッサ９にて与えられる。

次に従来の入出力制御装置の動作を、ホスト計算機２
から相手計算機３へのデータを転送する場合を例に説明
する。ここでデータライン11及びデータ伝送路12のデー
タビット幅は８ビットとする。ホスト計算機２からの起
動によりプロセッサ９は主メモリ13の指定された先頭ア
ドレスから、同じく指定されたバイト数だけ連続したア
ドレスのデータを読込む。データライン11は８ビットな
のでデータは１バイトずつホスト計算機２から入出力制
御装置１へ転送され、レジスタ７に保持され、バッファ
メモリ４のアドレス回路５から与えられたアドレスに格
納される。

このとき、プロセッサ９は読込んだデータが格納され
るバッファメモリ４の先頭アドレスを初期値としてアド
レス回路５に与える。アドレス回路５はアドレスライン
10を介してバッファメモリ４にアドレスを出力し、以後
データがバッファメモリ４に１バイトずつ格納される毎
にアドレス回路５はアドレスを１だけインクリメントし
ていく。一連のデータの転送が終了すると、主メモリ13
上と全く同じ並びのデータがバッファメモリ４上に存在
することになる。

次にプロセッサ９はバッファメモリ４上のデータを相
手計算機３へ転送するために再びアドレス回路５に先頭
アドレスを与える。アドレス回路５はそれを初期値とし
てバッファメモリ４からデータが１バイト取り出される
毎に１だけインクリメントされたアドレスをアドレスラ
イン10を介してバッファメモリ４に出力する。そして指
定されたアドレスのデータがレジスタ８を介して１バイ
トずつデータ伝送路12に出力されると、相手計算機３の
図示しない入出力制御装置によって相手計算機３の主メ
モリ14へ格納される。

これにより一連のデータの転送動作が終了すると、ホ
スト計算機２の主メモリ13上と全く同じ並びのデータが
相手計算機３の主メモリ14に送信できたことになる。

〔発明が解決しようとする課題〕

ここでホスト計算機２と相手計算機３との扱うデータ
のデータ形式が異なる場合について考える。データ形式
には一般的にビッグエンディアンとリトルエンディアン
とがある。例えばホスト計算機２のデータ形式がビッグ
エンディアンであり、相手計算機３のデータ形式がリト
ルエンディアンであるとする。以下、送信するデータが
８ビットの文字データの場合と２倍の16ビットの整数デ
ータの場合とについて説明する。

８ビットの文字データを扱う場合、文字データはビッ
グエンディアンとリトルエンディアンとは同じ扱いとな
る。従って例えば“ABCDEF"という６個の文字データを
転送すると相手計算機３の主メモリ14上のデータは同様
に“ABCDEF"となり、両計算機2,3共正しく“ABCDEF"と
認識できる。

次に16ビットの整数データについて考える。第６図は
従来の入出力制御装置１により整数データを送信した場
合の各メモリ13,4,14上でのデータの並びを示す図であ
る。16ビット（２バイト）の整数データを扱う場合ビッ
グエンディアンとリトルエンディアンとでは異なる扱い
となる。ビッグエンディアンの整数データは２バイトの
うち上位バイトが若いアドレスとなり、リトルエンディ
アンの整数データは下位バイトが若いアドレスとなる。
ここで３つの整数データd₁＝12_H，d₂＝34_H，d₃＝56_Hを
ホスト計算機２から相手計算機３に転送するとき、ホス
ト計算機２の主メモリ13上では第６図（ａ）に示す如く
アドレスｎ＋０から順に“123456"というデータの並び
となる。このデータをバッファメモリ４を介して相手計
算機３にそのまま転送すると、バッファメモリ４及び主
メモリ14上では第６図（ｂ），（ｃ）に夫々示す如く同
様の並びとなる。

ところがリトルエンディアンの整数データは前述した
如く下位バイトが若いアドレスとして扱われるので、相
手計算機３は第６図（ｃ）に示すデータの並びの場合、
12_H，34_H，56_Hではなくd₁＝21_H，d₂＝43_H，d₃＝65_Hと認
識してしまう。従って従来の入出力制御装置１によって
データ形式の異なる計算機間で16ビットの整数データを
送信する場合、いずれか一方の計算機側でソフトウェア
プログラムにより上位バイトと下位バイトとの置換を行
う必要があり、そのプログラム処理のためにデータ送信
の速度が遅くなり、転送性能が低下するという問題点が
あった。

本発明は斯かる事情に鑑みなされたものであり、バッ
ファメモリにデータを格納するときに、上位バイトと下
位バイトとを置換することにより、データ形式の異なる
計算機間の送信をソフトウェア処理することなく行え、
転送性能が低下しない入出力制御装置を提供することを
目的にする。

〔課題を解決するための手段〕

本発明に係る入出力制御装置は、バッファメモリにデ
ータを格納する際に、上位半分と下位半分とを置換する
ようにバッファメモリに与えるアドレスの最下位ビット
を反転する反転回路を備えると共に、置換するか否かを
データ形式に応じて選択手段によって選択できるように
したものである。

〔作用〕

本発明においては送受信データの上位半分と下位半分
との並びが異なる格納形式の機器間でデータの送受信を
行うとき、反転回路によってアドレス回路からバッファ
メモリに与えられるアドレスは、その最下位ビットが反
転されるため、アドレス回路からのアドレスはデータが
その半分送受信されるごとに順にインクリメントされる
にも拘らず、バッファメモリに格納されるデータは上位
半分と下位半分とが置換されることになる。

〔実施例〕

以下、本発明をその実施例を示す図面に基づいて詳述
する。

第１図は本発明に係る入出力制御装置の構成を２つの
計算機と共に示すブロック図である。図において１は本
発明の入出力制御装置であり、該入出力制御装置１は第
１の機器であるホスト計算機２及び第２の機器である相
手計算機３とデータライン11及びデータ伝送路12を介し
て各別に接続され、それらの間の転送データの入出力制
御を行う。ホスト計算機２の主メモリ13（又は相手計算
機３の主メモリ14）はレジスタ７（又は８）を介して入
出力制御装置１のバッファメモリ４と双方向に転送可能
に接続されている。レジスタ7,8はバッファメモリ４又
は主メモリ13,14からの転送データを１バイトずつ保持
するものである。バッファメモリ４は転送データを一時
的に格納するものであり、そのアドレスはアドレス回路
５により指定される。またアドレス回路５が指定するア
ドレスの初期値は入出力制御装置１の全体制御を行うプ
ロセッサ９にて与えられる。アドレス回路５からの出力
されたアドレスのうち最下位ビットは２入力１出力のセ
レクタ６の一入力端子と反転回路15とに与えられ、反転
回路15からセレクタ６の他入力端子に与えられる。そし
てセレクタ６はアドレス回路５から出力されたアドレス
の最下位ビットとその反転ビットとをセレクト信号SLに
より選択するようになっている。アドレスの最下位ビッ
トを除くビットはアドレスライン10を介してバッファメ
モリ４に直接与えられる。

次に上記のように構成された本発明の入出力制御装置
１の動作について説明する。ここではホスト計算機２か
ら相手計算機３へのデータを転送する場合について述べ
る。また、データライン11及びデータ伝送路12のデータ
ビット幅は８ビットとする。第２図はデータ転送時のプ
ロセッサ９の処理内容を示すフローチャートである。ま
ずホスト計算機２は送信すべきデータが格納されている
主メモリ13の先頭アドレスと転送バイト数とを指定して
入出力制御装置１に対してデータ送信の起動を行う。こ
れによりプロセッサ９はアドレス回路５に対してデータ
を格納するバッファメモリ４の先頭アドレスを初期値と
してセットする（ステップ＃１）。この先頭アドレスは
０番地である必要はない。アドレス回路５はまずセット
されたアドレスをアドレスライン10に出力する（ステッ
プ＃２）。アドレス回路５の出力のうち第０ビットには
反転回路15が設けられており、データ形式が同一か否か
により（ステップ＃３）反転されたものと反転される前
の非反転のデータとをセレクタ６がセレクト信号SLによ
ってそのうちいずれかを実際にアドレスライン10に出力
させている（ステップ＃4,＃５）。バッファメモリ４の
先頭アドレスがバッファメモリ４に与えられると同時に
プロセッサ９は主メモリ13の指定されたアドレスから１
バイトのデータを読み出す（ステップ＃６）。読み出さ
れたデータはデータライン11を介して一旦レジスタ７に
１バイトずつ保持され、バッファメモリ４のアドレスが
確定するとそのアドレスへ格納される（ステップ＃
７）。バッファメモリ４への１バイトのデータの格納が
完了とするとアドレス回路５においてアドレスが１だけ
インクリメントされ、新たなバッファメモリのアドレス
が指定される（ステップ＃８）と同時に、次のデータが
主メモリ13より読み出され、先程と同様にして新たなバ
ッファメモリ４のアドレスへ格納される。これら一連の
動作が指定された転送バイト数分行われる（ステップ＃
９）。この動作が終了すると、同様にしてバッファメモ
リ４上のデータがデータ伝送路12及び図示されていない
相手側の入出力制御装置を介して相手計算機３の主メモ
リ14へ転送される（ステップ＃10）。

ここで従来例と同様にホスト計算機２がビッグエンデ
ィアンのデータを扱う計算機、相手計算機３がリトルエ
ンディアンのデータを扱う計算機とし、８ビットの文字
データを転送する場合と16ビットの整数データを転送す
る場合について本発明の動作及びその有効性を示す。

８ビットの文字データの場合、文字データに対しては
ビッグエンディアンの計算機もリトルエンディアンの計
算機も同じ扱いとなるので従来の装置と同じように主メ
モリ13、バッファメモリ４、主メモリ14上のデータ並び
が全て同じであればよい。すなわちセレクタ６において
アドレス回路５からの０ビットの出力そのものを選択し
てバッファメモリ４に与えるようにセレクト信号SLをセ
ットする。例えば“ABCDEF"という６個の文字データを
転送した場合の各メモリ13,4,14上でのデータ並びを第
３図（ａ），（ｂ），（ｃ）に示す。第３図に示す如く
８ビットのデータの場合はセレクタ６でアドレスの最下
位ビットをそのまま選択し、アドレスの置換を行う必要
はない。

また16ビットの整数データの場合、ビッグエンディア
ンの整数データは上位バイトが若いアドレス、リトルエ
ンディアンの整数データは下位バイトが若いアドレスと
して扱われる。従ってセレクタ６においてアドレス回路
５からの０ビットのデータを反転回路15によって反転し
たデータを選択してバッファメモリ４に与えるようにセ
レクト信号SLをセットすればよい。これによりバッファ
メモリ４上のデータは主メモリ13上のデータにおいて上
位バイトと下位バイトとを置換したものにすることがで
きる。例えば12_H，34_H，56_Hという３つの整数データ
d₁，d₂，d₃を転送した場合の各メモリ13,4,14上でのデ
ータ並びを第４図（ａ），（ｂ），（ｃ）に示す。ここ
に示した如く上位バイトと下位バイトとが置換し、バッ
ファメモリ４の若いアドレスに下位バイトのデータが格
納され、それが相手計算機３の主メモリ14に転送され
る。

なお、本実施例ではバッファメモリ４に与えるアドレ
スをアドレス回路５から出力するようにしたが、これは
プロセッサ９から与えるようにしてもよい。またデータ
ライン11、データ伝送路12のビット幅は８ビットとした
が16ビットまたは32ビットに対しても同様にデータ形式
の変換が可能である。またデータの型も実施例では16ビ
ットの整数データと８ビットの文字データのみ扱ったが
32ビットの整数データ、16ビットの浮動小数点データ、
32ビットの浮動小数点データ等に対しても容易に本発明
を拡張することができる。

さらに送信する相手として計算機をとりあげたが、こ
れはその他の周辺装置等に対しても全く同様に適用する
ことができることは言うまでもない。

〔発明の効果〕

以上説明したとおり、この発明によれば取扱うデータ
形式の異なる機器間においてデータを転送する場合、反
転回路及び選択手段というハードウェアで容易にデータ
形式を変換できるようにしたので、データ形式変換のた
めの特別なソフトウェアプログラムを備える必要がな
く、そのためのプログラム処理が不要となり、データ転
送を高速で行える等優れた効果を奏する。

【図面の簡単な説明】

第１図は本発明に係る入出力制御装置の概略構成を２つ
の計算機と共に示すブロック図、第２図はプロセッサの
処理内容を示すフローチャート、第３図及び第４図は８
ビットの文字データ及び16ビットの整数データを転送す
る場合の各メモリ上でのデータの並びを示す図、第５図
は従来の入出力制御装置の概略構成を示すブロック図、
第６図は従来装置で16ビットの整数データを転送する場
合の各メモリ上でのデータの並びを示す図である。 １…入出力制御装置、２…ホスト計算機、３…相手計算
機、４…バッファメモリ、５…アドレス回路、６…セレ
クタ、９…プロセッサ なお、図中、同一符号は同一、又は相当部分を示す。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】送受信データを一時的に格納するバッファ
   メモリと、該バッファメモリのアドレスを出力するアド
   レス生成手段とを備え、第１の機器と第２の機器との間
   に介装され、それらの相互の送受信データの入出力制御
   を行う入出力制御装置において、 前記アドレス生成手段から出力されたアドレスの最下位
   ビットを反転させる反転回路と、 前記アドレス生成手段から出力されたアドレスの最下位
   ビットと前記反転回路で反転させられたアドレスの最下
   位ビットとを選択する選択手段と を備えることを特徴とする入出力制御装置。