JPS6367052A - シリアルデ−タの送信装置 - Google Patents
シリアルデ−タの送信装置Info
- Publication number
- JPS6367052A JPS6367052A JP61210967A JP21096786A JPS6367052A JP S6367052 A JPS6367052 A JP S6367052A JP 61210967 A JP61210967 A JP 61210967A JP 21096786 A JP21096786 A JP 21096786A JP S6367052 A JPS6367052 A JP S6367052A
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- Japan
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- 230000005540 biological transmission Effects 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 3
- 241000270730 Alligator mississippiensis Species 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- Information Transfer Systems (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はシリアルデータの送信装置に関し、極めて簡単
な構成でありながら高度な通信にも対応できる送信装置
を提供するものであり、特にマイクロプロセッサに好適
な装置を実現するものである。
な構成でありながら高度な通信にも対応できる送信装置
を提供するものであり、特にマイクロプロセッサに好適
な装置を実現するものである。
従来の技術
従来からワンチップのマイクロブ「１セツリーなどにお
いて多用されているシリアルデータの通信装置は、シフ
トレジスタとシフトカウンタ、さらにはバッファレジス
タによって構成され、その典型的な例が特公昭６０−５
８４８２号公報（以下、文献１と略記する。）に示され
ている。
いて多用されているシリアルデータの通信装置は、シフ
トレジスタとシフトカウンタ、さらにはバッファレジス
タによって構成され、その典型的な例が特公昭６０−５
８４８２号公報（以下、文献１と略記する。）に示され
ている。
発明が解決しようとする問題点
ところで、前記文献１に示されるような装置はランダム
ロジック回路を中心に構成されるので、各回路ブロック
相互間の配線数も多（、回路構成が複雑になるだけでな
く、一度に大量のデータの通信を行う場合にはその処理
の多くをソフトウェアに頼らざるを得す、より高度な通
信あイ）いは高速のデータ転送を行うためにはその都度
回路構成を変更する必要があった。
ロジック回路を中心に構成されるので、各回路ブロック
相互間の配線数も多（、回路構成が複雑になるだけでな
く、一度に大量のデータの通信を行う場合にはその処理
の多くをソフトウェアに頼らざるを得す、より高度な通
信あイ）いは高速のデータ転送を行うためにはその都度
回路構成を変更する必要があった。
問題点を解決するための手段
前記した問題点を解決するために本発明のシリアルデー
タの送信装置では、送信り１′１ツクが供給されるカウ
ンタと、並列データがデータバスから供給され、前記カ
ウンタの出力によってデコードされたビット位置のデー
タがシリアル出力端子に送出されるメモリからなる通信
手段を備えている。
タの送信装置では、送信り１′１ツクが供給されるカウ
ンタと、並列データがデータバスから供給され、前記カ
ウンタの出力によってデコードされたビット位置のデー
タがシリアル出力端子に送出されるメモリからなる通信
手段を備えている。
作用
本発明では前記した構成によって、極めて簡単な構成で
通信装置を実貧することができる。
通信装置を実貧することができる。
実施例
以下、本発明の一実施例について図面を参照しながら説
明する。
明する。
第１図は本発明の一実施例におけるシリアルデータの送
信装置をマイクロプロセッサに適用した場合の構成図を
示したものであり、シリアルクロック端子１０を介して
送信クロックが供給される３ビットのダウンカウンタ１
００と、並列データがマイクロプロセッサのデータバス
２００から供給され、カウンタバス１５０を介して供給
される前記カウンタ１００の出力によってデコードされ
たピント位置のデータが、シリアル出力端子２０に送出
されるランダムアクセスメモリ３００によって主要部が
構成されている。また、前記カウンタ１００の各ビット
の出力はＤフリップフロップ４００に供給され、前記Ｄ
フリップフロップ４００の出力信号がＡＮＤゲート４１
０および割り込み出力端子３０を介してマイクロプロセ
ッサに対する割り込み要求信号となるように構成されて
いる。さらに、リセット端子４０、クリア端子５０はマ
イクロプロセッサのノンラッチ形式の出力ボートに接続
されてソフトつηアによるリセット信号が供給され、割
り込み禁市端子６０はマイクロプロセッサのランチ形式
の出力ボートに接続されてソフトウェアによる割り込み
コンＩ・ロールに利用される。なお、ブロソクセし・り
１・端子７０には前記ランダムアクセスメモリ３００の
並列入力部をアクティブ状態にするためのセレク１信号
が供給される。
信装置をマイクロプロセッサに適用した場合の構成図を
示したものであり、シリアルクロック端子１０を介して
送信クロックが供給される３ビットのダウンカウンタ１
００と、並列データがマイクロプロセッサのデータバス
２００から供給され、カウンタバス１５０を介して供給
される前記カウンタ１００の出力によってデコードされ
たピント位置のデータが、シリアル出力端子２０に送出
されるランダムアクセスメモリ３００によって主要部が
構成されている。また、前記カウンタ１００の各ビット
の出力はＤフリップフロップ４００に供給され、前記Ｄ
フリップフロップ４００の出力信号がＡＮＤゲート４１
０および割り込み出力端子３０を介してマイクロプロセ
ッサに対する割り込み要求信号となるように構成されて
いる。さらに、リセット端子４０、クリア端子５０はマ
イクロプロセッサのノンラッチ形式の出力ボートに接続
されてソフトつηアによるリセット信号が供給され、割
り込み禁市端子６０はマイクロプロセッサのランチ形式
の出力ボートに接続されてソフトウェアによる割り込み
コンＩ・ロールに利用される。なお、ブロソクセし・り
１・端子７０には前記ランダムアクセスメモリ３００の
並列入力部をアクティブ状態にするためのセレク１信号
が供給される。
以上のように構成された送信装置について、第１図の構
成図と第２図に示した主要部のタイミングチャートをも
とにその動作を説明する。
成図と第２図に示した主要部のタイミングチャートをも
とにその動作を説明する。
まず、第２図ΔはシリアルクロックＯ；１；子１０にイ
ハ給されるクロ・７り信号波形を示したものであり、第
２図Ｂ、Ｃ，Ｄはいずれもカウンタ１００の各ビットの
出力信号波形を示したものであり、第２図Ｅ、Ｆ、Ｇ、
Ｈ，Ｉ、Ｊ、に、Ｌはいずれもランダムアクセスメモリ
３００の内部に構成されたピッチ位置切り換えデコーダ
の出力信号波形を示したものであり、第２図Ｍはシリア
ル出力端子２０に送出されるシリアルデータの変化のも
ようを示したものである。
ハ給されるクロ・７り信号波形を示したものであり、第
２図Ｂ、Ｃ，Ｄはいずれもカウンタ１００の各ビットの
出力信号波形を示したものであり、第２図Ｅ、Ｆ、Ｇ、
Ｈ，Ｉ、Ｊ、に、Ｌはいずれもランダムアクセスメモリ
３００の内部に構成されたピッチ位置切り換えデコーダ
の出力信号波形を示したものであり、第２図Ｍはシリア
ル出力端子２０に送出されるシリアルデータの変化のも
ようを示したものである。
第１図に示した装置によってシリアルデータの送信を行
うには、あらかじめカウンタ１００とＤフリップフロッ
プ４００をリセットしておき、データバス２００からラ
ンダムアクセスメモリ３００に対して８ビツトの送信デ
ータを書き込む。続いて、シリアルクロック端子１０に
送信用のクロック信号を供給すれば、そのリーディング
エツジが到来するごとにカウンタ１００のカウント値が
（１１１） 。
うには、あらかじめカウンタ１００とＤフリップフロッ
プ４００をリセットしておき、データバス２００からラ
ンダムアクセスメモリ３００に対して８ビツトの送信デ
ータを書き込む。続いて、シリアルクロック端子１０に
送信用のクロック信号を供給すれば、そのリーディング
エツジが到来するごとにカウンタ１００のカウント値が
（１１１） 。
（１１０） 、 、 、 、 、 Ｃ００１） 、
Ｃ０００）と変化していき、それに伴って第２図Ｅ−
Ｌに示すように、シリアル出力端子２０に送出されるラ
ンダムアクセスメモリ３００のデータのビット位置も切
り換えられていく。カウンタ１００のカウント値がＣ０
００）になると、Ｄフリップフロップ４００のＤ端子の
レベルが“１゛に移行し、シリアルクロック端子１０に
供給されるクロック信号のトレイリングエツジにおいて
Ｄフリップフロップ４００の出力レベルが“１゛に移行
して割り込み出力端子３０に割り込み要求信号が送出さ
れる。その結果、マイクロブｌ：１セツサは割り込み処
理ルーチンを開始し、必要に応じてデータバス２００か
らランダムアクセスメモリ３００に対して８ビツトの送
信データを再び書き込み、続く８ビツトのデータの送信
に備える。
Ｃ０００）と変化していき、それに伴って第２図Ｅ−
Ｌに示すように、シリアル出力端子２０に送出されるラ
ンダムアクセスメモリ３００のデータのビット位置も切
り換えられていく。カウンタ１００のカウント値がＣ０
００）になると、Ｄフリップフロップ４００のＤ端子の
レベルが“１゛に移行し、シリアルクロック端子１０に
供給されるクロック信号のトレイリングエツジにおいて
Ｄフリップフロップ４００の出力レベルが“１゛に移行
して割り込み出力端子３０に割り込み要求信号が送出さ
れる。その結果、マイクロブｌ：１セツサは割り込み処
理ルーチンを開始し、必要に応じてデータバス２００か
らランダムアクセスメモリ３００に対して８ビツトの送
信データを再び書き込み、続く８ビツトのデータの送信
に備える。
このようにして、第１図に示したシリアルデータの送信
装置では従来の装置と同じようにしてシリアルデータの
送信を行うことができるが、第１図の構成からもわかる
ように、従来の装置ではシフトレジスタとシフトカウン
タの両方を必要としていたのに対して、本発明のシリア
ルデータの送信装置ではシフトレジスタを必要とせず、
それに伴って回路構成が簡略化されるとともにランダム
ロジック回路の占める割合が少なくなり、ワンチツブの
り、ＳＩを構成する際にレイアウトを行いやずく、生産
工程におけるＬＳＩの検査にも適している。さらに、送
信データをシフトレジスタを介することなく、送信時に
は直接にランダムアクセスメモリ３００から送出させる
ので、より高速に大量のデータを処理することもできる
。すなわち、ランダムアクセスメモリ ３００のアドレ
スを増加させて多段バッファ構成にしておき、そのアド
レスの選択をピント数を増加させたカウンタ１００の上
位ビットによって行うことにより、より多くの情報を一
挙に扱うことができ、高度な通信も可能となる。
装置では従来の装置と同じようにしてシリアルデータの
送信を行うことができるが、第１図の構成からもわかる
ように、従来の装置ではシフトレジスタとシフトカウン
タの両方を必要としていたのに対して、本発明のシリア
ルデータの送信装置ではシフトレジスタを必要とせず、
それに伴って回路構成が簡略化されるとともにランダム
ロジック回路の占める割合が少なくなり、ワンチツブの
り、ＳＩを構成する際にレイアウトを行いやずく、生産
工程におけるＬＳＩの検査にも適している。さらに、送
信データをシフトレジスタを介することなく、送信時に
は直接にランダムアクセスメモリ３００から送出させる
ので、より高速に大量のデータを処理することもできる
。すなわち、ランダムアクセスメモリ ３００のアドレ
スを増加させて多段バッファ構成にしておき、そのアド
レスの選択をピント数を増加させたカウンタ１００の上
位ビットによって行うことにより、より多くの情報を一
挙に扱うことができ、高度な通信も可能となる。
なお、第３図はランダムアクセスメモリ３００の具体的
な構成例を示した回路結線図であり、単位メモリセルは
インバータ３０１と３ステー］・インバータ３０２によ
って構成され、ＡＮＤゲート３０３は第１図のカウンタ
１０００カウント値を対応するビット位置にデコードす
るデコーダの一部を構成しており、例えば、前記ＡＮＤ
ゲーター３０３の出力レベルが′１゛であれば、３ステ
ートインバータ３０４がアクティブ状態となってメモリ
・１！ルのデータがシリアル出力端子２０に送出される
。また、」１ε列データの書き込み時には３ステートバ
ッファ３０５がアクティブ状態となる。
な構成例を示した回路結線図であり、単位メモリセルは
インバータ３０１と３ステー］・インバータ３０２によ
って構成され、ＡＮＤゲート３０３は第１図のカウンタ
１０００カウント値を対応するビット位置にデコードす
るデコーダの一部を構成しており、例えば、前記ＡＮＤ
ゲーター３０３の出力レベルが′１゛であれば、３ステ
ートインバータ３０４がアクティブ状態となってメモリ
・１！ルのデータがシリアル出力端子２０に送出される
。また、」１ε列データの書き込み時には３ステートバ
ッファ３０５がアクティブ状態となる。
発明の効果
本発明のシリアルデータの送信装置は以上の説明からも
明らかなように、シリアルクｌコック端−子１０を介し
て送信クロックが供給されるカウンタ１００と、並列デ
ータがデータバス２００から供給され、前記カウンタの
出力によってデＴｌ −１：されたビット位置のデータ
がシリアル出力端子２０に送出されるメモリ手段（実施
例においてはランダムアク−１ビスメモリ ３００を用
いているがランチ形式のメモリであってもよい。）を備
えたごとを特徴とするもので、極めて簡単な構成で通信
装置を実現することができるとともに、本発明を適用す
ることにより、比較的容易に高度の処理が行える１ｆｆ
）信装置を得ることもでき、大なる効果を奏する。
明らかなように、シリアルクｌコック端−子１０を介し
て送信クロックが供給されるカウンタ１００と、並列デ
ータがデータバス２００から供給され、前記カウンタの
出力によってデＴｌ −１：されたビット位置のデータ
がシリアル出力端子２０に送出されるメモリ手段（実施
例においてはランダムアク−１ビスメモリ ３００を用
いているがランチ形式のメモリであってもよい。）を備
えたごとを特徴とするもので、極めて簡単な構成で通信
装置を実現することができるとともに、本発明を適用す
ることにより、比較的容易に高度の処理が行える１ｆｆ
）信装置を得ることもでき、大なる効果を奏する。
第１図は本発明の一実施例におけるシリアルデータの送
信装置の構成図、第２図は第１図の主要部のタイミング
チャーＩ・、第３図はランダムアクセスメモリの構成例
を示した回路結線図である。 ２０・・・・・・シリアル出力端子、１００・・・・・
・カウンタ、２００・・・・・・データバス、３００・
・・・・・ランダムアクセスメモリ。
信装置の構成図、第２図は第１図の主要部のタイミング
チャーＩ・、第３図はランダムアクセスメモリの構成例
を示した回路結線図である。 ２０・・・・・・シリアル出力端子、１００・・・・・
・カウンタ、２００・・・・・・データバス、３００・
・・・・・ランダムアクセスメモリ。
Claims (2)
- （１）送信クロックが供給されるカウンタと、並列デー
タがデータバスから供給され、前記カウンタの出力によ
ってデコードされたビット位置のデータがシリアル出力
端子に送出されるメモリ手段からなるシリアルデータの
送信装置。 - （２）ブロックセレクト端子を有し、前記ブロックセレ
クト端子がアクティブ状態にされたとき、並列データが
データバスから書き込まれるランダムアクセスメモリを
備えたことを特徴とする特許請求の範囲第（１）項記載
のシリアルデータの送信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61210967A JPH0736564B2 (ja) | 1986-09-08 | 1986-09-08 | シリアルデ−タの送信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61210967A JPH0736564B2 (ja) | 1986-09-08 | 1986-09-08 | シリアルデ−タの送信装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6367052A true JPS6367052A (ja) | 1988-03-25 |
| JPH0736564B2 JPH0736564B2 (ja) | 1995-04-19 |
Family
ID=16598084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61210967A Expired - Lifetime JPH0736564B2 (ja) | 1986-09-08 | 1986-09-08 | シリアルデ−タの送信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0736564B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002062001A1 (fr) * | 2001-01-31 | 2002-08-08 | Mitsubishi Denki Kabushiki Kaisha | Procede de communication a correction d'erreurs et appareil de communication dans lequel ce procede de communication est mis en oeuvr e |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57169842A (en) * | 1981-04-13 | 1982-10-19 | Fuji Electric Co Ltd | Data receiver |
| JPS6030231A (ja) * | 1983-07-29 | 1985-02-15 | Toshiba Corp | デ−タバツフア装置 |
-
1986
- 1986-09-08 JP JP61210967A patent/JPH0736564B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57169842A (en) * | 1981-04-13 | 1982-10-19 | Fuji Electric Co Ltd | Data receiver |
| JPS6030231A (ja) * | 1983-07-29 | 1985-02-15 | Toshiba Corp | デ−タバツフア装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002062001A1 (fr) * | 2001-01-31 | 2002-08-08 | Mitsubishi Denki Kabushiki Kaisha | Procede de communication a correction d'erreurs et appareil de communication dans lequel ce procede de communication est mis en oeuvr e |
| JPWO2002062001A1 (ja) * | 2001-01-31 | 2004-06-03 | 三菱電機株式会社 | 誤り訂正処理の通信方法及びこの通信方法を適用した通信装置 |
| US7111207B2 (en) | 2001-01-31 | 2006-09-19 | Mitsubishi Denki Kabushiki Kaisha | Error-correcting communication method and communication apparatus with de-interleaving and rate de-matching |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0736564B2 (ja) | 1995-04-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |