JPS6030231A - デ−タバツフア装置 - Google Patents
デ−タバツフア装置Info
- Publication number
- JPS6030231A JPS6030231A JP13883583A JP13883583A JPS6030231A JP S6030231 A JPS6030231 A JP S6030231A JP 13883583 A JP13883583 A JP 13883583A JP 13883583 A JP13883583 A JP 13883583A JP S6030231 A JPS6030231 A JP S6030231A
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory
- output
- input
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/10—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using random access memory
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Communication Control (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、多重化チャネル方式のデータバッファ装置に
関する。
関する。
一般に、昔声出力装置等に使用されるデータバッファ装
置は１例えば第１図に示すように構成されている。即ち
、データメモリＩＯから一連のデータ列ＤＩが出力バッ
ファＩＩに格納され、この出力バッファｒｘから所定の
タイミングでデータ列ＤＩを時系列化したデータＤ２が
図示しない出力装置へ伝送されるように構成されている
。
置は１例えば第１図に示すように構成されている。即ち
、データメモリＩＯから一連のデータ列ＤＩが出力バッ
ファＩＩに格納され、この出力バッファｒｘから所定の
タイミングでデータ列ＤＩを時系列化したデータＤ２が
図示しない出力装置へ伝送されるように構成されている
。
ところで、第１図において出力バッファＩＫからのデー
タＤ２の伝送速度は、データＤ２の内容および出力装置
の性能等により異なるが通常低速である。これに対して
、データメモリ１０からのデータ列ＤＩの転送速度は、
ハードウェアの制限内で高速化できる。どの場合、出力
装置がデータ復号化方式を有している場合には、データ
メモリＩＯにおいて符号化によるデータ圧縮の効果も付
加されて、データ列ＤＩの出力装置に対する実質のデー
タ転送量比Ｎは通常ｒＮ＞＞ｘＪとなる。これにより、
多重度をｎとした場合、データバッファ装置の多重化が
［ｎ ＜ Ｎ Ｊの範囲で実現可能となる。
タＤ２の伝送速度は、データＤ２の内容および出力装置
の性能等により異なるが通常低速である。これに対して
、データメモリ１０からのデータ列ＤＩの転送速度は、
ハードウェアの制限内で高速化できる。どの場合、出力
装置がデータ復号化方式を有している場合には、データ
メモリＩＯにおいて符号化によるデータ圧縮の効果も付
加されて、データ列ＤＩの出力装置に対する実質のデー
タ転送量比Ｎは通常ｒＮ＞＞ｘＪとなる。これにより、
多重度をｎとした場合、データバッファ装置の多重化が
［ｎ ＜ Ｎ Ｊの範囲で実現可能となる。
上記のような多重化方式のデータバッファ装置は１例え
ば第２図に示すような構成となる。
ば第２図に示すような構成となる。
即ち、データメモリ１０からのデータ列Ｄｚは。
制御回路り０からのタイミング信号ＴＺに応じてバッフ
ァメモリ２１に送られる。バッファメモリ２Ｆは、アド
レスカウンタ（ｎ進自走式］２１から与えられるアドレ
スＡに基づいてデータ列Ｄｘを格納する。そして、バッ
ファメモリ２１は、制御回９２０からの入出力モード切
換指令信号Ｍに応じてデータＤ２を出力装置（図示せず
］へ伝送する。とのとぎ、制置回路２０ ・からＭ期他
号１゛２が上Ｋｉ出力装置へ供約される。
ァメモリ２１に送られる。バッファメモリ２Ｆは、アド
レスカウンタ（ｎ進自走式］２１から与えられるアドレ
スＡに基づいてデータ列Ｄｘを格納する。そして、バッ
ファメモリ２１は、制御回９２０からの入出力モード切
換指令信号Ｍに応じてデータＤ２を出力装置（図示せず
］へ伝送する。とのとぎ、制置回路２０ ・からＭ期他
号１゛２が上Ｋｉ出力装置へ供約される。
このよう功名重化方式のデータバッファ装置におけるデ
ータの転送タイミングは１例えば第３図（ａ） 、 （
ｂ）に示すようになる。ここでＳ第３図（ａ）。
ータの転送タイミングは１例えば第３図（ａ） 、 （
ｂ）に示すようになる。ここでＳ第３図（ａ）。
（ｂ’ｌにおいて、ｃ ｂ Ｉ−ｃ ｈ ｎは各出力装
置用のｎ個のチャネルＮ（ＮＣ対応するデータＤＩまた
はデータＤ２である。また、ＩＭ、ＯＭはそれぞれ制御
回路２０の信号Ｍに応じた入力モード区間。
置用のｎ個のチャネルＮ（ＮＣ対応するデータＤＩまた
はデータＤ２である。また、ＩＭ、ＯＭはそれぞれ制御
回路２０の信号Ｍに応じた入力モード区間。
出力モード区間であり、またＴはバッファメモリ２１か
らの出力データ１）２の繰返し周期である。
らの出力データ１）２の繰返し周期である。
ところで、上記のようなタイミングでデータを伝送する
データバッファ装置では、データメモリＸＯからバッフ
ァメモリ２ｒにデータ列１１１１ Ｘを転送する場合、
異なった系列をなす各チャネルのデータを短時間に順次
切替えて転送するととになる。このだめ、データメモリ
１０に対するアドレスアクセス等の処理が繁雑となり、
多重度が増大するとデータ転送が困難となる。
データバッファ装置では、データメモリＸＯからバッフ
ァメモリ２ｒにデータ列１１１１ Ｘを転送する場合、
異なった系列をなす各チャネルのデータを短時間に順次
切替えて転送するととになる。このだめ、データメモリ
１０に対するアドレスアクセス等の処理が繁雑となり、
多重度が増大するとデータ転送が困難となる。
本発明は上記１１情に鑑みてなされたもので。
その目的は簡蛍な制御１でデータメモリに格納された一
連のデータ列を確実にアクセスして、多重化チャネルを
有する出力装置にチャネル毎のデータを確実に転送でき
る多重化方式のデータバッファ装置を提供することにあ
る。
連のデータ列を確実にアクセスして、多重化チャネルを
有する出力装置にチャネル毎のデータを確実に転送でき
る多重化方式のデータバッファ装置を提供することにあ
る。
〔発明のｉｌｉ主要主
要弁明では、データメモリから出力される一連のデータ
列をチャネル毎のデータとして出力装置に転送するデー
タバッファ装置におｌ／１て。
列をチャネル毎のデータとして出力装置に転送するデー
タバッファ装置におｌ／１て。
チャネル数と入出力データ情報量比の積分数に対応する
複数のメモリ素子を備えたバッファメモリが設けられる
。このバッファメモリの各メモリ素子はチャネル数に相
当するアドレスを有している。バッファメモリに対する
入力データを格納するだめの上記メモリ素子は、バッフ
ァメモリのデータ出力周期間にチャネル数と入出力デー
タ情報量比の積分数に応じた歩進動作を行なう入力デー
タ用メモリセレクト回路によりセレクトされる。またバ
ッファメモリからデータが出力される際の上記メモリ素
子は、バッファメモリのデータ出力周期間毎に歩進動作
を行なう出力データ用メモリセレクト回路によりセレク
トされる。上記入力データ用メモリセレクト回路により
セレクトされるメモリ素子は、バッファメモリのデータ
出力周期毎に歩進動作を行なう入力データ用メモリアド
レスカウンタ回路によりアドレスの設定が行なわれる。
複数のメモリ素子を備えたバッファメモリが設けられる
。このバッファメモリの各メモリ素子はチャネル数に相
当するアドレスを有している。バッファメモリに対する
入力データを格納するだめの上記メモリ素子は、バッフ
ァメモリのデータ出力周期間にチャネル数と入出力デー
タ情報量比の積分数に応じた歩進動作を行なう入力デー
タ用メモリセレクト回路によりセレクトされる。またバ
ッファメモリからデータが出力される際の上記メモリ素
子は、バッファメモリのデータ出力周期間毎に歩進動作
を行なう出力データ用メモリセレクト回路によりセレク
トされる。上記入力データ用メモリセレクト回路により
セレクトされるメモリ素子は、バッファメモリのデータ
出力周期毎に歩進動作を行なう入力データ用メモリアド
レスカウンタ回路によりアドレスの設定が行なわれる。
また上記出力データ用メモリセレクト回路によりセレク
トされるメモリ素子は、バッファメモリのデータ出力周
期間にチャネル数に応じた歩進動作を行なう出力データ
用メモリアドレスカウンタ回路によりアドレスの設定が
行なわれるように構成される。
トされるメモリ素子は、バッファメモリのデータ出力周
期間にチャネル数に応じた歩進動作を行なう出力データ
用メモリアドレスカウンタ回路によりアドレスの設定が
行なわれるように構成される。
以下図面を参照して本発明の一実施例につぃて説明する
。第４図は一実施例に係るデータバッファ装置の構成を
示すブロック図である。第４図において、４０はバッフ
ァメモリで縦ｍ＠。
。第４図は一実施例に係るデータバッファ装置の構成を
示すブロック図である。第４図において、４０はバッフ
ァメモリで縦ｍ＠。
横ｎ個（但しｍ、ｎは整数）の行列からなるｍｎ個のメ
モリ素子（ＲＡＭ素子）４ｘ−ｒ−ａｘ−ｍｎｆ備えて
いる。ここで１ｍは出力データＤ２の入力データＤｒに
対する情報風化（並列ビット数の比）を表わし、またｎ
は多重化チャネル数を表わしている。各メモリ素子ａｔ
−Ｘ〜４１−ｍｎはそれぞれ独立のセレクトを受けるこ
とが可能であり、少なくともｎ以上のアドレスを有する
。４２は入力データ用メモリセレクト回路（１１下人力
用チップセレクタと称する］で、データメモリＩＯから
バッファメモリ４θヘデータＤＩが入力される際の格納
先メモリ素子４１−１〜４ Ｊ−ｍｎをセレクトする。
モリ素子（ＲＡＭ素子）４ｘ−ｒ−ａｘ−ｍｎｆ備えて
いる。ここで１ｍは出力データＤ２の入力データＤｒに
対する情報風化（並列ビット数の比）を表わし、またｎ
は多重化チャネル数を表わしている。各メモリ素子ａｔ
−Ｘ〜４１−ｍｎはそれぞれ独立のセレクトを受けるこ
とが可能であり、少なくともｎ以上のアドレスを有する
。４２は入力データ用メモリセレクト回路（１１下人力
用チップセレクタと称する］で、データメモリＩＯから
バッファメモリ４θヘデータＤＩが入力される際の格納
先メモリ素子４１−１〜４ Ｊ−ｍｎをセレクトする。
４３は出力データ用メモリセレクト回路（以下出力用チ
ップセレクタと称する）で、バッファメモリ４０からデ
ータＤ２が図示しない出力装置へ転送される際のメモリ
素子４１−１〜４１−ｍｎをセレクトする。入力データ
用メモリアドレスカウンタ回路（以下入力用アドレスカ
ウンタと称する）４４は、自走式アドレスカウンタであ
り、入力データＤＩが格納される際の各メモリ素子４１
−１〜４１−ｍｎのアドレスＡＪをアドレスセレクタ４
５に出力する。出力データ用メモリアドレスカウンタ回
路（以下出力用アドレスカウンタと称する］４６は、入
力用アドレスカウンタ４４と同様の自走式アドレスカウ
ンタであり、パップアメモリ４０からデータＤ２が出力
される際の各メモリ素子４１−１〜４１−１１のアドレ
スＡ２をアドレスセレクタ４５に出力する。このアドレ
スセレクタ４５は。
ップセレクタと称する）で、バッファメモリ４０からデ
ータＤ２が図示しない出力装置へ転送される際のメモリ
素子４１−１〜４１−ｍｎをセレクトする。入力データ
用メモリアドレスカウンタ回路（以下入力用アドレスカ
ウンタと称する）４４は、自走式アドレスカウンタであ
り、入力データＤＩが格納される際の各メモリ素子４１
−１〜４１−ｍｎのアドレスＡＪをアドレスセレクタ４
５に出力する。出力データ用メモリアドレスカウンタ回
路（以下出力用アドレスカウンタと称する］４６は、入
力用アドレスカウンタ４４と同様の自走式アドレスカウ
ンタであり、パップアメモリ４０からデータＤ２が出力
される際の各メモリ素子４１−１〜４１−１１のアドレ
スＡ２をアドレスセレクタ４５に出力する。このアドレ
スセレクタ４５は。
制御回路２０からの入出力モード切換指令信号Ｍに応じ
てアドレスｋｌまたはアドレスＡ２の一万を選択してバ
ッファメモリ４０の各メモリ素子４１−１〜４１−ｍｎ
に出力する。
てアドレスｋｌまたはアドレスＡ２の一万を選択してバ
ッファメモリ４０の各メモリ素子４１−１〜４１−ｍｎ
に出力する。
上記のような構成のデータバッファ装置において、その
動作を説明する。まずデータメモリ１０からデータＤＩ
がバッファメモリ４０に入力される場合、制御回路２０
０指令信号Ｍに２じた入力モード（Ｗｒｉｔｅモード）
期間ＩＭに同期して１個毎の同一チャネル（ｃｈｉ ）
のデータＤＪがバッファメモリ４０に転送される。この
とき第５図に示すように、Ｔ期間にｍｎ回転送されて各
メモリ素子４ ｊ −１〜４ Ｚ −ｍｎＶＣｍｎ個の
データが格納される。またこのとき、入力、用アドレス
カウンタ４４からのアドレスＡＺがアドレスセレクタ４
５ｆ通してバッファメモリ４θに与えられることにより
、各メモリ素子４１−１〜４１−ｍｎの同一アドレス正
に同一チャネルのデータがｍｎ個格納される。仄に各メ
モリ素子４１−１〜４１−ｍｎに格納されたデータは、
制御ｎ路２００指令信号ＭにＬｔｙじた出力モード（Ｒ
ｅａｄ モード）期間ＵＭに同期して、Ｔ期間にチャネ
ル毎のデータｌＪ２として１個ずつ出力され、ｎ１゛時
間後に全て出力されることになる。このとき第５図に示
すように出力用チップセレクタ４３により列毎のメモリ
素子類がＴ期間にセレクトされ、また出力用アドレスカ
ウンタ４６からのアドレスＡ２がメモリ素子類に与えら
れる。これにより、メモリ素子ド）に格納されたｎチャ
ネルデータがＴ期間に出力されて１図示しない出力装置
に転送される。
動作を説明する。まずデータメモリ１０からデータＤＩ
がバッファメモリ４０に入力される場合、制御回路２０
０指令信号Ｍに２じた入力モード（Ｗｒｉｔｅモード）
期間ＩＭに同期して１個毎の同一チャネル（ｃｈｉ ）
のデータＤＪがバッファメモリ４０に転送される。この
とき第５図に示すように、Ｔ期間にｍｎ回転送されて各
メモリ素子４ ｊ −１〜４ Ｚ −ｍｎＶＣｍｎ個の
データが格納される。またこのとき、入力、用アドレス
カウンタ４４からのアドレスＡＺがアドレスセレクタ４
５ｆ通してバッファメモリ４θに与えられることにより
、各メモリ素子４１−１〜４１−ｍｎの同一アドレス正
に同一チャネルのデータがｍｎ個格納される。仄に各メ
モリ素子４１−１〜４１−ｍｎに格納されたデータは、
制御ｎ路２００指令信号ＭにＬｔｙじた出力モード（Ｒ
ｅａｄ モード）期間ＵＭに同期して、Ｔ期間にチャネ
ル毎のデータｌＪ２として１個ずつ出力され、ｎ１゛時
間後に全て出力されることになる。このとき第５図に示
すように出力用チップセレクタ４３により列毎のメモリ
素子類がＴ期間にセレクトされ、また出力用アドレスカ
ウンタ４６からのアドレスＡ２がメモリ素子類に与えら
れる。これにより、メモリ素子ド）に格納されたｎチャ
ネルデータがＴ期間に出力されて１図示しない出力装置
に転送される。
このようにして、Ｔ期間（即ち、出力データＤ２（Ｄ繰
返し周期）において、入力用チップセレクタ４２をｍｎ
だけ歩進させ、出力用チップセレクタ４３および入力用
アドレスカウンタ４４を一定に保持し、出力用アドレス
カウンタ４６をｎだけ歩進させまた入出力モード切換信
号Ｍを２ｎ回切換えることにより第６図（ａ）に示すよ
うなデータの入出力制御を行なうことができる。さらに
Ｔ期間毎にチップセレクタ４３および入力用アドレスカ
ウンタ４４が１カウントずつｎまで歩進することにより
、ｎＴ待時間間には全てのチャネルデータが１回毎にバ
ッファメモ！＋（（７に格納され、ｎＴ時時間区は全て
のチャネルデータがバッファメモリ４０から出力される
こ＆に７ｉるＯ即ちバッファメモリ４０に対する入力時
と出力時の各データの流れが直交することにおいて、入
力データのチャネルをＴ期間または連続ｍｎ回転送の間
で同一に保持できる。なお、第６図伽）に示すようなデ
ータの入出力制御においても、制御回路２０の入出力モ
ード切換信号Ｍの切換回数が２回になる点以外は同図（
ａ）と同様の動作で実現されることになる。
返し周期）において、入力用チップセレクタ４２をｍｎ
だけ歩進させ、出力用チップセレクタ４３および入力用
アドレスカウンタ４４を一定に保持し、出力用アドレス
カウンタ４６をｎだけ歩進させまた入出力モード切換信
号Ｍを２ｎ回切換えることにより第６図（ａ）に示すよ
うなデータの入出力制御を行なうことができる。さらに
Ｔ期間毎にチップセレクタ４３および入力用アドレスカ
ウンタ４４が１カウントずつｎまで歩進することにより
、ｎＴ待時間間には全てのチャネルデータが１回毎にバ
ッファメモ！＋（（７に格納され、ｎＴ時時間区は全て
のチャネルデータがバッファメモリ４０から出力される
こ＆に７ｉるＯ即ちバッファメモリ４０に対する入力時
と出力時の各データの流れが直交することにおいて、入
力データのチャネルをＴ期間または連続ｍｎ回転送の間
で同一に保持できる。なお、第６図伽）に示すようなデ
ータの入出力制御においても、制御回路２０の入出力モ
ード切換信号Ｍの切換回数が２回になる点以外は同図（
ａ）と同様の動作で実現されることになる。
ここで上記ｍが大きくなる程、バッファメモリ４０の総
メモリ累子数ｍｎは比例して増大するが、入力信号ＤＩ
および各メモリ素子のチャネル当りの情報量１例えばピ
ット幅は反比例して減少するため、バッファメモリ４０
の総容量は増大しない、また、入力データＤＩの情報量
が従来より減少するが、データメモリｌＯからバッファ
メモ！１４０までのデータ伝送コストが大きい場合（遠
距離の場合］または並列度の高い伝送の場合には極めて
有効となる。
メモリ累子数ｍｎは比例して増大するが、入力信号ＤＩ
および各メモリ素子のチャネル当りの情報量１例えばピ
ット幅は反比例して減少するため、バッファメモリ４０
の総容量は増大しない、また、入力データＤＩの情報量
が従来より減少するが、データメモリｌＯからバッファ
メモ！１４０までのデータ伝送コストが大きい場合（遠
距離の場合］または並列度の高い伝送の場合には極めて
有効となる。
以上詳述したように本発明によれば、多重化チャネル方
式のデータバッファ装置において。
式のデータバッファ装置において。
バッファメモリの出力データ周期間でそのバッファメモ
リに対する入力データのチャネルを同一にすることによ
り、データメモリからバッファメモリへデータを転送す
る際のデータメモリのデータ出力制御を簡単に行なうこ
とができる。
リに対する入力データのチャネルを同一にすることによ
り、データメモリからバッファメモリへデータを転送す
る際のデータメモリのデータ出力制御を簡単に行なうこ
とができる。
したがって、簡単な制御でデータメモリに格納された一
連のデータ列をアクセスして、多重化チャネルを有する
出力装置にチャネル毎のデータを確実に転送できる。さ
らに、データメモリのアクセスアドレスを繁雑に変える
必要がないため、バッファメモリとの間でＩＪＭＡ伝送
等を用いることが容易となり、データ伝送において高速
化および多重化全向上させることができるものである。
連のデータ列をアクセスして、多重化チャネルを有する
出力装置にチャネル毎のデータを確実に転送できる。さ
らに、データメモリのアクセスアドレスを繁雑に変える
必要がないため、バッファメモリとの間でＩＪＭＡ伝送
等を用いることが容易となり、データ伝送において高速
化および多重化全向上させることができるものである。
Ｈ１図は従来のデータバッファ装置の概略的構成を示す
ブロック図、第２図は従来の多砿化万式のデータバッフ
ァ装置の構成を示すブロック図、第３図（ａ） 、 （
ｂ）はそれぞれ第２図のデータバッファ装置の動作を説
明するためのタイミングチャート、第４図は本発明の一
実施例に係るデータバッファ装置の構成を示すブロック
図。 第５図および第６図（４、（ｂ）はそれぞれ第４図のデ
ータバッファ装置の動作を説明するためのタイミングチ
ャートである。 ＩＯ・・・データメモリ、２ｏ・・・制御回路、４θ・
・・バッファメモリ、４１’−１〜４１−ｎ・・・メモ
リ素子、４２・・・入力用チップセレクタ、４３・・・
出力用チップセレクタ、４４・・・入力用アドレスカウ
ンタ、４５・・・アドレスセレクタ、４６・・・出力用
アドレスカウンタ。
ブロック図、第２図は従来の多砿化万式のデータバッフ
ァ装置の構成を示すブロック図、第３図（ａ） 、 （
ｂ）はそれぞれ第２図のデータバッファ装置の動作を説
明するためのタイミングチャート、第４図は本発明の一
実施例に係るデータバッファ装置の構成を示すブロック
図。 第５図および第６図（４、（ｂ）はそれぞれ第４図のデ
ータバッファ装置の動作を説明するためのタイミングチ
ャートである。 ＩＯ・・・データメモリ、２ｏ・・・制御回路、４θ・
・・バッファメモリ、４１’−１〜４１−ｎ・・・メモ
リ素子、４２・・・入力用チップセレクタ、４３・・・
出力用チップセレクタ、４４・・・入力用アドレスカウ
ンタ、４５・・・アドレスセレクタ、４６・・・出力用
アドレスカウンタ。
Claims (1)
- チャネル数と入出力データ情報部比との積の値数分のメ
モリ素子を備え各メモリ素子がチャネル数に相当するア
ドレスを有するように構成されたバッファメモリと、こ
のバッファメモリのデータ出力周期間に上記チャネル数
と入出力データ情報量比との積の値数分に応じた歩進動
作して上記バッファメモリに対する入力データを（６納
するための上記メモリ素子をセレクトする入力データ用
メモリセレクト回路と、上記バッファメモリのデータ出
力周期間毎に歩進動作して上ｄ己バッファメモリからデ
ータが出力される際の上記メモリ素子をセレクトする出
力データ用メモリセレクト回路と、上ｕしバッファメモ
リのデータ出力周期毎に歩進動作して上記入力データ用
メモリセレクト回路でセレクトされた上記メモリ素子に
対するアドレスを発生する入力データ用メモリアドレス
カウンタ回路と、上記バッファメモリのデータ出力周期
間に上記チャネル数に応じた歩進動作して上記出力デー
タ用、ノモリセレクト回路でセレクトされた上記メモリ
素子に対するアドレスを発生する出力データ用メモリア
ドレスカウンタ回路とを具備したことを特徴とするデー
タバッファ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13883583A JPS6030231A (ja) | 1983-07-29 | 1983-07-29 | デ−タバツフア装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13883583A JPS6030231A (ja) | 1983-07-29 | 1983-07-29 | デ−タバツフア装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6030231A true JPS6030231A (ja) | 1985-02-15 |
Family
ID=15231325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13883583A Pending JPS6030231A (ja) | 1983-07-29 | 1983-07-29 | デ−タバツフア装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6030231A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62299153A (ja) * | 1986-06-18 | 1987-12-26 | Matsushita Electric Ind Co Ltd | シリアルデ−タの送受信装置 |
| JPS62299143A (ja) * | 1986-06-18 | 1987-12-26 | Matsushita Electric Ind Co Ltd | シリアルデ−タの送受信装置 |
| JPS6367052A (ja) * | 1986-09-08 | 1988-03-25 | Matsushita Electric Ind Co Ltd | シリアルデ−タの送信装置 |
| JPS6367041A (ja) * | 1986-09-08 | 1988-03-25 | Matsushita Electric Ind Co Ltd | シリアルデ−タの送受信装置 |
| JPS6367053A (ja) * | 1986-09-08 | 1988-03-25 | Matsushita Electric Ind Co Ltd | シリアルデ−タの受信装置 |
| JPS6367054A (ja) * | 1986-09-08 | 1988-03-25 | Matsushita Electric Ind Co Ltd | シリアルデ−タの送信装置 |
-
1983
- 1983-07-29 JP JP13883583A patent/JPS6030231A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62299153A (ja) * | 1986-06-18 | 1987-12-26 | Matsushita Electric Ind Co Ltd | シリアルデ−タの送受信装置 |
| JPS62299143A (ja) * | 1986-06-18 | 1987-12-26 | Matsushita Electric Ind Co Ltd | シリアルデ−タの送受信装置 |
| JPS6367052A (ja) * | 1986-09-08 | 1988-03-25 | Matsushita Electric Ind Co Ltd | シリアルデ−タの送信装置 |
| JPS6367041A (ja) * | 1986-09-08 | 1988-03-25 | Matsushita Electric Ind Co Ltd | シリアルデ−タの送受信装置 |
| JPS6367053A (ja) * | 1986-09-08 | 1988-03-25 | Matsushita Electric Ind Co Ltd | シリアルデ−タの受信装置 |
| JPS6367054A (ja) * | 1986-09-08 | 1988-03-25 | Matsushita Electric Ind Co Ltd | シリアルデ−タの送信装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5123012A (en) | Time division switching apparatus | |
| KR890011250A (ko) | 팩킷 스위칭 설비 | |
| JPS6477249A (en) | Hybrid type time-sharing multiple switching apparatus | |
| DE2655192C2 (de) | Raummultiplex-Koppelfeld für eine Zeitmultiplex-Nachrichtenvermittlungsanlage | |
| JPS6416045A (en) | Exchange network control method and circuit arrangement | |
| US3967070A (en) | Memory operation for 3-way communications | |
| KR900014973A (ko) | 다수 n동기 직렬 비트 스트림과 병렬 tdm 포멧 사이에서 변환 실행 방법 및 그 장치 | |
| JPH024193B2 (ja) | ||
| KR860003605A (ko) | 반도체 메모리 장치 | |
| JPS6030231A (ja) | デ−タバツフア装置 | |
| KR930003592A (ko) | 일련의 통신 시스템에 사용하기 위한 타임 슬롯 지정기 및 타임 슬롯 방법 | |
| JPS593790A (ja) | ダイナミツクメモリ素子を用いた記憶装置 | |
| US5434857A (en) | Circuit for confirming a connection route of address control memory | |
| GB1523653A (en) | Electronic switching systems | |
| JPS6029859A (ja) | デ−タバツフア装置 | |
| US7016346B1 (en) | Apparatus and method for converting data in serial format to parallel format and vice versa | |
| GB1179352A (en) | Time Division Automatic Telephone Switching Equipment | |
| JPS61121597A (ja) | 時分割通話路方式及び装置 | |
| SU1136159A1 (ru) | Устройство дл управлени распределенной вычислительной системой | |
| SU1727213A1 (ru) | Устройство управлени доступом к общему каналу св зи | |
| SU640286A1 (ru) | Устройство дл сопр жени абонентов с каналами св зи | |
| SU1683179A1 (ru) | Устройство дл уплотнени @ -кода | |
| JPH01176197A (ja) | 時分割多元交換方式 | |
| JP2914289B2 (ja) | 時分割スイッチの制御方式 | |
| SU1481852A1 (ru) | Буферное запоминающее устройство |