JP2914289B2 - 時分割スイッチの制御方式 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、交換機の時分割ス
イッチに関し、特に時分割スイッチの制御メモリの読み
書きの方式に関する。

【０００２】

【従来の技術】従来の交換機の時分割スイッチは、図３
に示すように、通話メモリ３００、第１のセレクタ３０
１、制御メモリ３０２、第２のセレクタ３０３、第１の
アドレスカウンタ３０４、及び第２のアドレスカウンタ
３０５から構成されている。

【０００３】まず、第１のアドレスカウンタ３０４の出
力が第１のセレクタ３０１を経て通話メモリ３００のア
ドレスとして伝えられ、音声／データ入力端子３０６か
ら入力された音声／データは、第１のアドレスカウンタ
３０４で指定された通話メモリ３００のアドレスに書き
込まれる。

【０００４】そして、クロック入力端子３０８から入力
されたクロック信号で動作する第１のアドレスカウンタ
３０４にて指定された通話メモリ３００のアドレスに、
入力した音声／データが書き込まれた後、第１のセレク
タ３０１の出力は、制御メモリ３０２から読み出された
アドレスデータに切り替わり、制御メモリ３０２からの
チャネル制御データ（入力端子３０６から入力された音
声／データのチャネルを入れ替えて音声／データ出力端
子３０７へ出力するために、通話メモリ３００のアドレ
スデータとして使用されるチャネル入れ替え指定情報）
で指定されたアドレスに対応した通話メモリ３００の音
声／データが読み出される。

【０００５】通話メモリ３００から読み出される音声／
データが記憶されているアドレスを指定するチャネル制
御データが記憶されている制御メモリ３０２のアドレス
指定は、クロック入力端子３０８からのクロック信号で
動作する第２のアドレスカウンタ３０５の出力が、第２
のセレクタ３０３を経て制御メモリ３０２のアドレスへ
伝えられることにより行われる。

【０００６】この通話メモリ３００と制御メモリ３０２
の制御を繰り返しを行うことにより、通話メモリ３００
の全データを読み書きする。

【０００７】一方、制御メモリ３０２へのデータ書き込
み、又は任意のアドレスの読み出しは、第２のセレクタ
３０３が、ＣＰＵ等の外部制御装置３０９側を選択して
制御メモリ３０２のアドレスを外部制御装置３０９が指
定したときに可能になる（その際、外部制御装置３０９
からのアドレス信号は第２のセレクタ３０３を介して制
御メモリ３０２に供給され、例えば外部制御装置３０９
からの書込データが制御メモリ３０２の該アドレスに書
き込まれ、あるいは、チェックの為に制御メモリ３０２
のデータが外部制御装置３０９に読み出される）。

【０００８】図３に示した従来の時分割スイッチの動作
を、図４に示すタイムチャートを用いて以下に説明す
る。

【０００９】音声／データの各チャネルに割り当てられ
た時間は一定の１２５／チャネル数（μＳ）とされ、４
００は音声／データ入力端子３０６の音声／データの入
力信号タイミング、４０１は音声／データ出力端子３０
７の音声／データの出力信号タイミング、４０２は通話
メモリ３００の書き込み（Ｗ）／読み出し（Ｒ）時間の
割り付けを示している。

【００１０】また、４０３は４０２の割り付けで示され
た通話メモリ３００を読み書きをするアドレスの発生元
と時間割付けを示し、アドレス発生元として「Ｍ」は制
御メモリ３０２、「Ｃ」は第１のアドレスカウンタ３０
４を表している。

【００１１】そして、４０４は制御メモリ３０２に割り
当てられた第２のアドレスカウンタ３０５側と外部制御
装置３０９側とに割り当てられた時間割り付けを示し、
「Ａ」は通話メモリ３００へのアドレス情報出力、
「Ｃ」は外部制御装置３０９の割り当て時間を表してい
る。

【００１２】図４において、４００で示されたように、
音声／データの入力信号は１チャネルから順番に音声／
データ入力端子３０６に入力される。図４では、全チャ
ネル数が１０チャネルの場合を示しており、チャネル１
と５、２と１０、３と４、６と９、７と８の各チャネル
間で、通話が行われている場合を示している。

【００１３】これを成立させるために、通話メモリ３０
０は、図４に、４０２で示すように、各チャネルの割り
当て時間の前半は読み出し（Ｒ）、後半は書き込み
（Ｗ）を行うことになる。

【００１４】通話メモリ３００のアドレス情報として
は、図４に、４０３と４０４で示すタイミングにて、音
声／データ入力４００における１チャネルの割当時間の
前半で、５チャネルを指定するデータを制御メモリ３０
２から読み出し（通話メモリ３００のアドレスデータ４
０３の「Ｍ」参照）、後半で、１チャネルを指定するデ
ータを第１のアドレスカウンタ３０４からの出力（４０
３の「Ｃ」参照）としている。

【００１５】同様にして、２〜１０チャネルに対する動
作が行われる。

【００１６】通話メモリ３００の読み出し／書き込みの
アドレス指定をするための情報について、通話メモリ３
００からの読み出し動作時のアドレス指定は、制御メモ
リ３０２から各チャネルの時間の前半に読み出され、第
１のセレクタ３０１を通して通話メモリ３００のアドレ
スとし、通話メモリ３００への音声／データ入力の書き
込み動作のアドレス指定は、第１のアドレスカウンタ３
０４の出力を第１のセレクタ３０１を通して、各チャネ
ルの割当時間の後半に、通話メモリ３００のアドレスと
して使用される。

【００１７】そして、時分割スイッチにおいて、チャネ
ルの交換先を決める制御メモリ３０２のデータの書き換
えは、制御メモリ３０２の動作タイミング４０４に示す
ように、各チャネルの後半の時間（４０４の「Ｃ」参
照）で外部制御装置３０９が行う。

【００１８】

【発明が解決しようとする課題】上記した従来の時分割
スイッチにおいて、時分割スイッチの多重度が高くなる
と、制御メモリ３０２からの読み出し周期が速くなるた
め、読み出し周期の半周期の時間単位（１２５／チャネ
ル数／２）で、制御メモリ３０２の読み出し、又は書き
込みを終えないといけない。例えば、８Ｋ（Ｋ＝１０２
４）多重の場合は、僅か７．６ｎＳの間に、書き込みま
たは読み出しの処理を外部制御装置３０９は実行しなく
てはならない。

【００１９】このため、外部制御装置３０９の処理速度
を上げなくてはならず、動作周波数の極めて高速な処理
装置等が要求されることになり、更なる多重度の増大に
伴い、外部制御装置３０９から制御メモリ３０２への読
み出し、又は書き込みを行うことは、外部制御装置３０
９自体及び時分割スイッチとのインターフェース回路等
のタイミング設計の点からも、現実的に著しく困難とな
る。

【００２０】従って、本発明は、上記事情に鑑みて為さ
れたものであって、その目的は、時分割スイッチの多重
度が増加し音声／データを記憶する通話メモリの読み書
きが高速化され、チャネル制御情報を記憶する制御メモ
リの読み出し及び書き込みが高速化されても、外部制御
装置から制御メモリへの読み書きを低速化するようにし
た時分割スイッチを提供することにある。

【００２１】

【課題を解決するための手段】前記目的を達成するた
め、本発明は、時分割スイッチにおいて、通話スイッチ
のチャネル制御データを記憶するＮ個（但し、Ｎは所定
の整数）に分割してなる制御メモリと、前記Ｎ個の制御
メモリから同時にチャネル制御データを読み出し、Ｎチ
ャネル分のチャネル制御データを一時的に保持するラッ
チ回路群と、前記ラッチ回路群に保持されるＮチャネル
分のチャネル制御データをＮ多重化し、順次前記通話メ
モリのアドレスデータとして供給する多重化回路と、Ｎ
多重のチャネル制御データが、前記ラッチ回路群から前
記通話メモリのアドレスデータとして供されている間、
外部制御装置が、前記制御メモリを読み出し及び／又は
書き込みするためのセレクタ回路と、を備えたことを特
徴とする時分割スイッチの制御方式を提供する。

【００２２】本発明の概要を以下に説明する。本発明に
おいては、入力された複数チャネルデータを格納する記
憶装置（通話メモリ）からのデータの読み出しの際のア
ドレスデータとして、チャネル交換情報を記憶する制御
メモリからのチャネル制御データが供給される、時分割
スイッチにおいて、制御メモリをＮ個に分割し、Ｎ個に
分割された制御メモリから同時に読み出して複数チャネ
ル分のアドレスデータをラッチ回路群にラッチさせ、ラ
ッチされたＮチャネル分のアドレスデータをＮ多重化
し、順次、前記記憶装置にアドレスデータとして供給す
ることを特徴としたものであり、制御メモリ群からラッ
チ回路群へのチャネル制御データの転送が所定のタイミ
ングで同時に行われた後からＮチャネル分の時間割当ま
での期間は、ＣＰＵ等の外部制御装置が記制御メモリ群
にアクセス自在とされる。

【００２３】

【発明の実施の形態】本発明の実施の形態を図面を参照
して以下に説明する。図１を参照して、本発明の実施の
形態においては、通話メモリ１００のチャネル交換情報
を記憶するＮ個に分割した制御メモリ群１０４と、この
制御メモリ群１０４から同時にチャネル制御情報を読み
出し、Ｎチャネル分のチャネル制御データを一時保持す
るＮ個のラッチ回路群１０３と、Ｎチャネル分のチャネ
ル制御データをＮ多重化し順次通話メモリ１００のアド
レスデータとして使用する多重化回路１０２と、Ｎ個の
チャネル制御データが通話メモリ１００のアドレスデー
タとして使用される間、外部制御装置１１２が制御メモ
リ群１０４を読み出し及び／又は書き込みするためのセ
レクタ１０５、１０６と、を備え、同時に複数のチャネ
ル分のアドレスデータが制御メモリ群１０４からラッチ
回路群１０３にラッチされ、これらラッチされた通話メ
モリ１００のアドレスデータがセレクタからなる多重化
回路１０２を介して順次通話メモリ１００の読み出しア
ドレスとして供給される。

【００２４】これにより、例えば第１チャネルの時間割
当の前半で、第１〜Ｎチャネルまでの通話メモリ１００
のアドレス情報が、制御メモリ群１０４から読み出され
ることになり、第１チャネルの時間の後半から第Ｎチャ
ネルまでの間、外部制御装置１１２から制御メモリ群１
０４へのアクセスは自由に行えることになる。従って、
外部制御装置１１２には制御メモリ群１０４へのアクセ
スに際して十分な時間が割り当てられることになり、多
重度が増大しても、前記従来技術のような外部制御装置
１１２の高速処理は不要とされる。

【００２５】

【実施例】上記した本発明の実施の形態を更に詳細に説
明すべく、本発明の実施例を図面を参照して以下に詳細
に説明する。図１は、本発明の一実施例に係る時分割ス
イッチの構成をブロック図にて示したものである。

【００２６】図１を参照して、本発明の実施例は、通話
メモリ１００と、第１のセレクタ１０１と、第２のセレ
クタ１０２と、通話メモリのチャネル制御データを一時
記憶する複数（Ｎ個）のデータラッチ回路からなるデー
タラッチ群１０３と、複数のデータラッチ回路に対応し
て設けられたＮ個の制御メモリからなる制御メモリ群１
０４と、第３のセレクタ１０５と、外部制御回路１１２
へＮ種類のデータ線を選択して出力する第４のセレクタ
１０６と、第１のアドレスカウンタ１０８と、第２のア
ドレスカウンタ１０７と、から構成されている。

【００２７】まず、クロック入力端子１１１から入力さ
れるクロック信号で動作する第１のアドレスカウンタ１
０８の出力が、第１のセレクタ１０１を経て通話メモリ
１００のアドレスへ伝えられ、音声／データ入力端子１
０９から入力された音声／データが第１のアドレスカウ
ンタ１０８で指定された通話メモリ１００のアドレスに
書き込まれる。

【００２８】そして、第１のアドレスカウンタ１０８で
指定された通話メモリ１００のアドレスに音声／データ
が書き込まれた後、第１のセレクタ１０１の出力は、Ｎ
個に分割された制御メモリ群１０４から読み出されたチ
ャネル制御データ（音声／データ入力端子１０９から入
力された音声／データのチャネルを入れ替えて音声／デ
ータ出力端子１１０へ出力するために通話メモリ１００
のアドレスデータとして使用されるチャネル入れ替え指
定情報）は、データラッチ群１０３で保持され、第２の
セレクタ１０２にてＮ多重され、第１のセレクタ１０１
から通話メモリ１００のアドレスへ切り替わり、制御メ
モリ群１０４からのチャネル制御データで指定されたア
ドレスに対応した通話メモリ１００の音声／データが読
み出される。

【００２９】通話メモリ１００から読み出される音声／
データが記憶されているアドレスを指定するチャネル制
御データを記憶する制御メモリ群１０４による、通話メ
モリ１００のアドレス指定は、クロック入力端子１１１
からのクロックで動作する第２のアドレスカウンタ１０
７の出力が第３のセレクタ１０５を経て制御メモリ群１
０４のアドレスへ伝えられことにより行われる。

【００３０】この通話メモリ１００と制御メモリ群１０
４の制御を繰り返しを行うことにより、通話メモリ１０
０の全データを読み書きする。

【００３１】一方、制御メモリ群１０４の任意のアドレ
スのデータ書き込みまたは読み出しは、第３のセレクタ
１０５が外部制御装置１１２を選択して制御メモリ群１
０４のアドレスを外部制御装置１１２が指定したときに
行われる。

【００３２】図２のタイムチャートを参照して、本発明
の実施例の動作を以下に説明する。

【００３３】音声／データの各チャネルの時間は一定と
され、１２５／全チャネル数／２（μＳ）とされ、２０
０は音声／データの入力信号の時間割り付け、２０１は
音声／データの出力信号時間割り付けを示している。

【００３４】また、２０２は通話メモリ１００の書き込
み（Ｗ）／読み出し（Ｒ）時間の割り付けを示し、２０
３は２０２で示された通話メモリ１００読み出し及び書
き込みをするアドレスの発生元と時間割り付けを示し、
アドレス発生元として「Ｌ」はデータラッチ回路１０
３、「Ｃ」は第１のカウンタ１０８を表している。ま
た、２０４は第２のセレクタ１０２が選択して出力する
Ｎ個のデータラッチ群１０３の中の時間割り付けを示
し、「Ｌ１」〜「Ｌ５」は第１〜第５のデータラッチ回
路を示している。２０５は制御メモリ群１０４に割り当
てられたカウンタ１０７側と外部制御装置１１２側とに
割り当てられた時間割り付けを示し、「Ａ」は通話メモ
リ１００のアドレス情報、「Ｃ」は外部制御装置１１２
の割当時間を示している。

【００３５】図２を参照して、音声／データ入力２００
に示すように、音声／データの入力信号は第１チャネル
から順番に音声／データ入力端子１０９に入力される。
図２では、全チャネル数が１０チャネルの場合を示して
おり、チャネル１と５、２と１０、３と４、６と９、７
と８の各チャネル間で通話が行われている場合を示して
いる。

【００３６】このときの通話メモリ１００の読み出し・
書き込み時間の割り付けは、通話メモリの読み出し／書
き込みタイミング２０２で示すタイミングにて、音声／
データ入力２００の第１チャネルの割当時間において、
前半で５チャネルのデータを通話メモリ１００から読み
出し、後半で音声／データ入力端子１０９に入力された
１チャネルの新しい音声／データを通話メモリ１００に
書き込む。同様に２〜１０チャネルに対しての動作が行
われる。

【００３７】通話メモリ１００の読み出し／書き込みの
アドレス指定をするためのチャネル制御データは、読み
出しはデータラッチ群１０３の出力を第２のセレクタ１
０２で多重化し、第１のセレクタ１０１を通して通話メ
モリ１００へ送られ、書き込み（音声／データ入力の通
話メモリ１００への書き込み）は、第１のカウンタ１０
８の出力を、第１のセレクタ１０１を通して通話メモリ
１００へ送られる。

【００３８】データラッチ群１０３のデータは、５個の
制御メモリ群１０４から第１チャネルと第６チャネルの
前半に全チャネル分同時に読み出される。

【００３９】本実施例においては、図２の制御メモリ動
作タイミング２０５に示すように、制御メモリ群１０４
を５分割した場合、第１チャネルの前半で、第１〜５チ
ャネルまでの通話メモリ１００のチャネル制御データが
制御メモリ群１０４から読み出されるので、第１チャネ
ルの後半から第５チャネルまでは通話メモリ１００で使
うチャネル制御データの制御メモリ１０４からの読み出
しはない。このためその間は、外部制御装置１１２から
制御メモリ群１０４へのアクセスは自由に行えるので、
外部制御装置１１２からの制御メモリ群１０４のチャネ
ル制御データの書き込みと、チェックのための読み出し
時間が十分に長くとることができる。

【００４０】

【発明の効果】以上説明したように、本発明によれば、
例えば第１チャネルの前半で複数チャネルまでの通話メ
モリのチャネル制御データが制御メモリ群から読み出さ
れるので、第１チャネルの後半から複数チャネル（全チ
ャネル／２）までは通話メモリで用いるチャネル制御デ
ータの読み出し動作は不要とされ、その間は外部制御装
置から制御メモリ群へのアクセスが自由に行えることに
なり、外部制御装置からの制御メモリ群のチャネル制御
データの書き込みとチェックのための読み出し時間が十
分に長くとることができる。

【図面の簡単な説明】

【図１】本発明の一実施例の構成をブロック図にて示し
た図である。

【図２】本発明の一実施例の動作を説明するための図の
タイムチャートである。

【図３】従来技術の構成を示すブロック図である。

【図４】従来技術の動作を説明するためのタイムチャー
トである。

【符号の説明】

１００ 通話メモリ １０１ 第１のセレクタ １０２ 第２のセレクタ １０３ データラッチ群 １０４ 制御メモリ群 １０５ 第３のセレクタ １０６ 第４のセレクタ １０７ 第２のカウンタ １０８ 第１のカウンタ １０９ 音声／データ入力端子 １１０ 音声／データ出力端子 １１１ クロック端子 １１２ 外部制御装置 ２００ 端子１０９の信号タイミング ２０１ 端子１１０の信号タイミング ２０２ 通話メモリの読み書きタイミング ２０３ 通話メモリの読み書きアドレス発生元のタイミ
ング ２０４ 第２のセレクタ１０１がデータラッチを選択す
るタイミング ２０５ 制御メモリ群の動作タイミング ３００ 通話メモリ ３０１ 第１のセレクタ ３０２ 制御メモリ ３０３ 第２のセレクタ ３０４ 第１のカウンタ ３０５ 第２のカウンタ ３０６ 音声／データ入力端子 ３０７ 音声／データ出力端子 ３０８ クロック端子 ３０９ 外部制御装置 ４００ 端子３０６の信号タイミング ４０１ 端子３０７の信号タイミング ４０２ 通話メモリの読み書きタイミング ４０３ 通話メモリの読み書きアドレス発生元のタイミ
ング ４０４ 制御メモリ群の動作タイミング

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】時分割スイッチにおいて、 通話スイッチのチャネル制御データを記憶するＮ個（但
   し、Ｎは所定の整数）に分割してなる制御メモリと、 前記Ｎ個の制御メモリから同時にチャネル制御データを
   読み出し、Ｎチャネル分のチャネル制御データを一時的
   に保持するラッチ回路群と、前記ラッチ回路群に保持される Ｎチャネル分のチャネル
   制御データをＮ多重化し、順次通話メモリのアドレスデ
   ータとして供給する多重化回路と、 Ｎ多重のチャネル制御データが、前記ラッチ回路群か
   ら、前記通話メモリのアドレスデータとして供されてい
   る間、外部制御装置が、前記制御メモリを読み出し及び
   ／又は書き込みするためのセレクタ回路と、 を備えたことを特徴とする時分割スイッチの制御方式。
2. 【請求項２】前記制御メモリ群から前記ラッチ回路への
   チャネル制御データが所定のタイミングで同時に行われ
   た後からＮチャネル分の時間割当の期間は、前記外部制
   御装置が前記セレクタ回路を介して前記制御メモリ群に
   アクセス自在とされたことを特徴とする請求項１記載の
   時分割スイッチの制御方式。
3. 【請求項３】入力された複数チャネルデータを格納する
   記憶装置からのデータの読み出しの際のアドレスデータ
   として、チャネル交換情報を記憶する制御メモリからの
   チャネル制御データが供給される、時分割スイッチにお
   いて、 前記制御メモリを複数（Ｎ個）に分割し、 前記分割された複数の制御メモリから、同時に、複数チ
   ャネル分のチャネル制御データを読み出してラッチする
   複数（Ｎ個）のラッチ手段と、 前記複数のラッチ手段にラッチされたＮチャネル分のチ
   ャネル制御データをＮ多重化し、順次、前記記憶装置に
   アドレスデータとして供給する手段と、 Ｎ多重のチャネル制御データが、前記複数のラッチ手段
   から前記記憶装置のアドレスデータとして供されている
   間、外部制御装置が、前記制御メモリを読み出し及び／
   又は書き込みするための手段 と、を備えたことを特徴と
   する時分割スイッチの制御方式。