KR100315884B1 - 데이타전송방법및장치 - Google Patents

Abstract

본 발명은 복수의 디바이스들과 상기 디바이스들에 관한 어드레스 영역을 가지는 메모리 사이의 데이터 전송 방법을 개시하고 있다. 이 방법은 상기 디바이스들로의 액세스, 데이터 전송 장치의 제어 동작과 관련한 복수의 기능을 나타내는 기능 정보를 가지는 테이블 메모리에서 기능 정보를 순차적으로 판독하며, 판독 기능 정보에 대응하는 기능을 선택하며, 그리고 선택된 기능에 따라 제어 동작을 행하는 단계를 포함한다. 또한 복수의 디바이스들과 그 디바이스에 관한 어드레스 영역을 가지는 메모리 사이에서 데이터를 전송하는 장치가 개시되어 있다. 상기 방법 및 장치에 의해서, 전용 동작을 위한 요구와 부합하고, 상기 동작이 정지 상태에 있는 동안의 시간 프레임에서 낭비적인 시간 소모를 제거하도록 데이터 전송이 행해진다.

Description

데이터 전송 방법 및 장치

본 발명은 데이터 전송 장치 및 방법에 관한 것이다. 특히, 다수의 슬레이브 유닛 및/또는 상기 슬레이브 유닛(slave units)과 상이한 다수의 데이터 전송 대상간의 병렬 데이터 전송 방법 및 장치에 관한 것이다.

어학 시스템에 이용되는 장치와 같은 통상의 학습 장치에서는 음성이 교재로 이용된다. 어떤 학습 장치에서는 메모리가 교재인 음성을 기록/재생하는 수단으로 이용된다. 그러한 학습 장치 내의 메모리에 음성을 기억할 때, 상기 교재는 소정의 음성 유닛들로 분할되며, 상기 음성 유닛들은 기억 순서를 나타내기 위해 첨부된 데이터와 함께 메모리 내의 소정 기억 영역에 기억된다.

어학 실습실 시스템은 학생이 사용하는 학습 장치와 다수의 단말로 구성되어 있다. 학습 장치로부터 단말로 전달된 데이터에 해당하는 재생된 음성을 들은 후에, 학생들은 그들이 청취한 음성에 맞추어 발음을 연습한다. 학습 장치는 학생이 말한 음성을 메모리에 기억한다. 교사는 학생들이 발음한 음성을 재생하여 발음 훈련 결과를 체크한다. 교사가 갖고 있는 교재 파일을 기억하는 다수의 교재 저장 유닛과 다수의 단말과 동등한 다수의 슬레이브 유닛 사이에 데이터가 전송되어 학습 효과를 개선하는 학습 장치가 알려져 있다.

학습 장치로 이용되는 통상의 데이터 전송 장치에서 64Kbps×N 배속(N〉1)의데이터를 취급할 때, 배수 N에 대한 제한 또는 배속에 대처하여 어드레스 수를 증가 시키도록 설계된 회로에 대한 제한을 설계함으로서 배속 재생을 행하더라도 데이터 순서를 준수할 필요가 있다.

발명의 요약

전술의 관점에서, 본 발명의 목적은 슬레이브 유닛에 대한 데이터 전송 순서를 관찰하는 반면, 데이터 전송이 되지 않는 시간동안에 데이터 전송 이외의 처리 동작이 유연하게 실행되는 데이터 전송 장치 및 방법을 제공하는 것이다.

본 발명의 다른 목적은 오직 하나의 제어 유닛에 의해 데이터 전송 또는 기능적인 처리를 실행하기가 매우 어렵거나 복잡한 처리 동작이 포함될지라도 여러 실시간 처리 동작이 유연하게 실행되는 데이터 전송을 위한 장치와 방법을 제공하는 것이다.

본 발명의 일특징으로, 본 발명은 다수의 장치와 관련된 어드레스 영역을 갖는 메모리와 상기 다수의 장치간의 데이터 전송 방법을 제공한다. 이 방법은 상기 장치들에 대한 액세싱 및 데이터 전송 장치의 제어 동작과 관련된 다수의 기능을 나타내는 기능 정보가 그 내부에 기록되어 있는 테이블 메모리로부터 기능 정보를 순차적으로 판독하는 단계와, 상기 판독된 기능 정보에 대응하는 기능을 선택하는 단계를 포함한다. 또한 상기 방법은 상기 선택된 기능에 따라서 제어 동작을 행하는 단계를 포함한다.

본 발명의 다른 특징으로, 본 발명은 다수 장치와 관련된 어드레스 영역을 갖는 메모리와 다수의 장치간의 데이터 전송 장치를 제공한다. 상기 장치는 다수의메모리와, 데이터를 기록/재생하는 다수의 기록/재생 수단을 포함한다. 상기 장치는 또한 상기 메모리와 상기 기록/재생 수단 사이에서 데이터를 입력 또는 출력하고, 최소한 상기 장치들의 액세싱을 제어하는 제 1 제어 수단과, 상기 기록/재생 수단과 상기 메모리 사이에서의 데이터 입출력을 제어하는 다수의 제 2 제어 수단을 포함한다. 상기 장치는 또한 데이터 전송 장치에 의해 실행된 제어 동작 및 상기 장치들에 대한 액세싱과 관련한 다수의 기능을 나타내는 기능 정보가 그 내부에 기록되어 있는 테이블 메모리 수단과, 상기 테이블 메모리 수단에 어드레스 정보를 공급하는 수단을 포함한다. 상기 장치는 또한 상기 테이블 메모리 수단의 기능 정보에 근거하여 상기 메모리와 관련된 다수의 슬레이브 유닛을 위한 어드레스 정보를 발생하는 어드레스 발생 수단과, 상기 테이블 메모리 수단에 의해 출력된 기능 정보에 응답하여 다수의 유닛에 대응하는 기능 선택 신호들을 출력하는 디코딩 수단을 포함한다.

바람직한 실시예의 상세한 설명

이하, 도면을 참조하여 본 발명에 따른 데이터 전송 방법 및 장치의 바람직한 실시예를 상세히 설명한다.

본 실시예에서, 본 발명은 데이터가 상호 송수신될 수 있고 데이터가 실시간으로 공급될 필요가 있는 학습 장치용 교재를 제공하는 서버(server)에 적용된다.

데이터 전송 방법을 설명하기 위해, 우선적으로 시분할 다중화 설정 방법에 대해서 설명하기로 한다. 이 데이터 전송 방법에 있어서, 개개의 슬레이브 유닛으로 주기적인 데이터 전송을 완료하는데 필요한 시간을 프레임이라고 한다. 본 실시예에 있어서, 각각의 프레임은 125μsec 로 설정되며 프레임을 N 개 분할하여 구한 시간 부분을 서브 프레임 또는 슬롯이라고 한다. 본 실시예에서 N 의 값은 64 로 설정된다. 그러므로 슬롯 주기는 1.9μsec 이다. 0 에서 63 까지의 슬롯 번호가 64 개의 슬롯에 할당된다.

각각의 서브 프레임 또는 슬롯은 8 개의 서브 슬롯으로 시분할 다중화된다. 따라서 각각의 서브 슬롯 주기는 244nsec 가 된다. 각 프레임에서 서브 슬롯의 총수는 64×8 = 512 이다. 이런식으로 프레임이 시분할 다중화되면, 기준 주기, 예를 들어, 0 의 슬롯 번호를 갖는 슬롯의 주기는 125μsec 에서 불변이다.

제 1 도 내지 제 4 를 참조하여 제 1 데이터 전송 방법이 설명된다.

제 1 도의 예에서 도시한 바와 같이, 전술한 데이터 전송에서 1 프레임에 대응하는 슬롯 테이블에는 512 개의 기능 정보 유닛에 대해 512 개의 번호가 기록된다. 슬롯 테이블에 기록된 수에 대해 테이블 1 에 도시한 개개의 기능들이 정의된다. 즉, 0 에서 511 까지의 어드레스가 상기 정의된 서브 슬롯에 대응하는 어드레스들 중 하나로 지시되는 영역의 슬롯 테이블에 입력된다.

슬레이브 유닛에 대해 사용가능한 번호는 0 내지 508 이다. 0 에서 63 까지의 슬롯 번호 ＃ 는 슬롯에 할당된다. 슬롯 테이블의 개개의 서브 슬롯과 연관된 기억 영역에서, 원하는 기능 정보는 유저의 요청에 따라 CPU 에 의해 기록되며, 이에 따라 슬롯 테이블의 내용이 재기록된다. 다음은 통상적인 기능 정보의 재기록에 대해서 설명하기로 한다.

제 1 도의 슬롯 테이블에 있어서, 0 내지 7 의 어드레스가 슬롯 0 에 대응하는 기억 영역에 할당된다. 제 1 도에 있어, 기능 정보 0 은 어드레스 0을 가진 기억 영역에 기록되며, 기능 정보 511 은 어드레스 1 을 가진 기역 영역에 기록된다. 기능 정보 509 는 어드레스 2 에서 어드레스 7 까지의 각각의 기록 영역에 기록된다.

테이블 1 의 정의로부터 명확히 알 수 있는 바와 같이, 어드레스되는 슬레이브 유닛의 번호는 제 1 도에 도시한 슬롯 테이블의 어드레스 0 의 기억 영역에 기록된다. 유사하게, 메모리 리프레시 동작이 실행된 결과는 어드레스 1 의 기억 영역에 기록되고, 소형 컴퓨터 시스템 인터페이스(small computer system interface : SCSI)와 직접 메모리 액세스 (direct memory access : DMA)에서 행해지는 어드레싱의 결과는 슬롯 테이블의 어드레스 2 내지 어드레스 7 의 기억 영역에 기록된다. 제 1 도에 도시한 0 에서 511 까지의 슬롯 테이블의 어드레스를 주기적으로 증분 및 액세스함으로써 데이터 입/출력에 대한 슬레이브 유닛으로의 액세스, 메모리 리프레시/CPU 액세스, 및 DAM 내지 SCSI 로의 액세스가 순차적으로 실행된다.

제 2 도에 도시한 슬롯 테이블에 있어서. 접속 슬레이브 유닛으로의 액세스는 슬롯 0 및 1 의 어드레스 0 및 8 의 기억 영역에 기록된다. 기능 정보 509 는 어드레스 0 및 8 을 제외한 각각의 62 개의 슬롯의 제 1 서브 슬롯과 연관된 기억 영역에 기록된다. 즉, 프레임당 62 개의 데이터에 대한 데이터 전송 능력이 DMA 에 분배된다.

제 3 도에 도시한 슬롯 테이블은, 만약 64 개의 슬레이브 유닛 중 슬레이브 유닛 0 이 개개의 슬롯들 중 제 2 서브 슬롯 이외의 서브 슬롯의 데이터를 요청한다면, DMA 는 실행되지 않으며 484 개의 서브 슬롯에 할당된 능력의 모두가 슬레이브 유니트 0 에 분배될 수 있음을 보여준다.

또한, 메모리에 데이터를 기록하고 확인 동작을 실행하여 기록된 데이터를 검사할 때, 제 1 슬롯에 설정된 리프레시 이외의 동작은 CPU 를 액세스하도록 설정된다. 이러한 설정에 의해 메모리 자기 진단이 행해진다.

슬롯 테이블에 기능 정보를 기록하고, 기록된 기능 정보를 디코드하고, 그리고 디코드된 기능을 순차적으로 실행함으로서, 제 1 데이터 전송 방법을 통해 각각의 서브 슬롯에서 자유로이 기능을 설정하는 것이 가능하게 된다. 이와 같이 1 프레임 시간내의 데이터 전송 능력을 정의된 기능에 분배하고, 슬레이브 유닛의 통상의 처리량 외에 상기 기능들을 결합하여 복잡한 동작을 실행 가능케 함으로서 기능의 향상을 꾀할 수 있다.

다음은 본 발명의 제 2 데이터 전송 방법에 대해서 설명한다. 제 2 데이터 전송 방법에 있어서, 본 발명은 다수의 슬레이브 유닛과 다수의 디스크 장치 사이의 데이터 전송에 적용된다.

제 2 데이터 전송 방법에 있어서, 다수개의 메모리 장치가 사용되며, DMA 기능을 가진 다수개의 디스크 장치와 메모리 장치 사이에서 데이터 입/출력이 행해진다. 다수개의 제 2 제어 유닛은 다수개의 슬레이브 유닛, 다수개의 디스크 장치 및 메모리 유닛의 액세스를 제어하는 제 1 제어 유닛 사이에서 데이터 입/출력을 제어하는데 이용된다. 이러한 데이터 전송 방법에 있어서, 시분할 다중화된 시간 프레임에서 데이터 전송이 실행되는 슬레이브 유닛을 나타내는 제 1 기능 정보 유닛 "0 내지 508"과 DMA 의 대상으로서 그리고 상기 슬레이브 유닛 이외의 데이터 전송 대상으로서 DMA 에 의해 액세스되는 디스크 장치를 나타내는 제 2 기능 정보 "509"가 기록되는 슬롯 테이블이 제공된다. 데이터 전송은 슬롯 테이블로부터 데이터를 순차적으로 판독하고, 그 판독된 기능 정보에 기초하여 제 1 제어 유닛에 의해 제 1 기능 정보 유닛 "0 내지 508"에 대한 동작을 제어하며, 그리고 다수의 제 2 제어 유닛에 의해 기능 정보 "509"와 같은 제 2 기능 정보에 해당하는 기능의 동작을 제어함으로써 실행된다.

특히, 데이터 전송의 복수의 상이한 대상으로서 슬레이브 유닛에 대한 액세스와 SCSI의 DMA 로의 액세스는 각각 제 1 제어 유닛과 제 2 제어 유닛에 의해 실행된다. 상기 두 제어 동작 중 어느 동작이 실행될지를 판단함으로써 상기 두 제어 동작을 구별해야 하므로, 슬롯 테이블의 어드레스와 관련된 기억 영역에는 그 액세스될 대상을 나타내는 기능 정보가 기록되어 있다. 슬롯 테이블에 기록된 기능 정보를 판독하고 그 액세스될 관련 대상을 구별함으로써, 비록 다수의 데이터가 전송되거나 다수의 기능 대상이 액세스될지라도, 그 동작 제어가 시분할적으로 동시에 실행되어, 데이터 전송 또는 액세스가 다수의 채널에 대해 대해 이루어지게 된다.

제 2 데이터 전송 방법을 활용하여 다수의 제어 동작을 조합함으로써, 단일의 제어 동작에 대해 어떤 제한이 부여될지라도 데이터 전송의 자유도 및 시스템의 효율 (throughput)을 개선할 수 있게 된다.

현재의 데이터 전송 방법에 있어서, 슬롯 테이블은 데이터 전송의 대상(데이터가 전송될 대상)을 나타내는 기능 정보를 그 슬롯 테이블의 각 어드레스에 관련된 기억 영역에 기록함으로써 재기록된다.

제 5 도에서, 제 1 데이터 전송 장치는 각각의 시간 다중화된 시간 프레임에 실행될 기능을 나타내는 기능 정보 유닛이 기록되는 슬롯 테이블(1) 및 슬롯 테이블(1)에 어드레스 정보를 제공하는 카운터(2)를 포함한다. 상기 전송 장치는 슬롯 테이블(1)에 의해 출력된 기능 정보 유닛에 대응하는 기능 제어 신호를 출력하는 디코더(3)를 또한 포함한다. 상기 장치는 슬롯 테이블(1)내의 기능 정보에 기초하여 메모리(6)에 대한 데이터 전송 대상으로서 다수의 장치에 대한 어드레스 정보 유닛을 발생시키는 실시간 제어 저장 매체(RCS)(4)를 더 포함한다.

제 1 데이터 전송 장치는 또한 데이터의 설정 또는 어드레스 정보를 제어하는 CPU(5) 및 상기 디코더(3)로부터의 기능 선택 신호에 대응하는 기능의 어드레스 위치에서의 데이터가 입출력되는 메모리(6)를 포함한다. 상기 장치는 또한 SCSI(소형 컴퓨터 시스템 인터페이스)를 제어하는 SCSI 콘트롤러(7), 메모리(6), 슬레이브 유닛간의 데이터 교환을 위한 교환 유닛(8) 및 저장 장치로서의 디스크 장치(9)를 포함한다.

슬롯 테이블(1)은 효율을 고려하여 슬레이브 유닛과의 상호적 데이터 전송을 위해 1 프레임내의 슬롯들 중 어느 슬롯이 관련되는지에 관한 기능 정보를 갖는다.

제 1 데이터 전송 방법의 도움으로, 각각의 슬레이브 유닛에 대해 가변적인 처리 능력이 얻어지도록 슬롯 테이블(1)내에 기능 정보가 설정될 수 있다. 슬롯 테이블을 설정하기 위해, 시간 프레임으로서 서브-슬롯이 그 슬롯 테이블(1)내의 어드레스와 관련된다. 슬롯 테이블(1)의 어드레스와 관련된 기억 영역에 있어서, RCS(4)의 어드레스에 해당하는 데이터가 상기 기억 영역에 기록되도록 CPU(5)로부터 제공된다. 이러한 방식에서, 기능 정보로서의 데이터가 슬롯 테이블(1)내에 기록된다. 카운터(2)로부터 공급된 어드레스 정보 및 CPU(5)로부터 공급된 어드레스 정보중의 한 정보는 동작 모드에 따라 슬롯 테이블(1)에 공급된다.

카운터(2)에는 발진기(도시 안됨)로부터의 신호가 공급된다. 카운터(2)는 상기 발진기로부터의 신호를 클럭으로서 이용하여 카운팅을 수행하며, 메모리(6)의입력측에 제공된 어드레스 정보 선택기(13a, 13e) 및 슬롯 테이블(1)에 상기 카운트 값을 전송한다. 카운터(2)는 제 1 데이터 전송 장치의 여러 부분의 동작을 동기시킨다.

디코더(3)는 슬롯 테이블(1)의 출력 데이터(기능 정보)를 디코드하며, 서브-슬롯 시간내의 실행될 기능을 나타내는 선택 제어 신호를 발생시킨다. 이와 같이 발생된 선택 제어 신호는 선택기(l3a, l3e)에 전송된다. 디코더(3)는 기능 정보 유닛이 각각 0 내지 508, 509, 510, 511 일 때 슬레이브 유닛으로의 액세스, DMA, CPU 로의 액세스 및 메모리(6)의 리프레시를 실행하기 위해 선택 제어 신호를 출력한다.

RCS(4)는 각각의 슬레이브 유닛용 메모리(6)의 데이터 기록／판독 영역(기억영역)에 관한 정보를 위한 테이블을 기억하는 메모리이다. RCS(4)에는 슬롯 테이블(1)의 어드레스 정보 또는 CPU(5)의 어드레스 정보가 공급되며, 어는 것이나 선택될 수 있다. RCS(4)는 데이터 입력／출력 선택기(13d, 13e)를 통해 메모리(6)와 데이터를 교환한다. RCS(4)의 동작에 있어서, RCS 는 각 서브-프레임의 전반의 1/2 주기 동안 슬롯 테이블(1)의 내용을 판독하여 어드레스 및 기록/판독 제어 신호를 발생시킨다. RCS(4)는 상기 서브-프레임의 후반의 1/2 주기동안 메모리(6)에 어드레스를 전송하여 기록／판독을 효과적으로 행한다.

메모리(6)의 기억 영역은 상기 동작들을 순차적으로 수행하여 액세스 될 수 있다. 상기의 동작으로, 슬롯 테이블(1) 내에서 주어진 슬레이브 유닛의 할당 횟수가 증가하면 할수록 메모리(6)에 대한 슬레이브 유닛의 액세스 횟수가 증가하고,따라서 슬레이브 유닛의 처리량이 증가한다.

CPU(5)는 장치의 다양한 부분들의 동작을 제어하기 위하여 이들 부분들에 어드레스 정보(AD)와 데이터(D)를 전송한다. 즉 CPU(5)로부터의 어드레스 정보(AD)는 슬롯 테이블(1), 메모리(6)의 어드레스 입력측에 제공되는 선택기(13a, 13e) 및 RCS(4)의 어드레스 입력측의 선택기(13c)에 공급된다. CPU(5)는 데이터 입/출력 선택기(13f)를 통해 메모리(6)와 데이터(D)를 교환한다.

메모리(6)는 어드레스 정보 선택기(13e)를 통해 카운터(2), RCS(4), CPU(5) 및 SCSI 제어 유닛(7)으로부터 공급되는 어드레스들 공급받는다. 이 어드레스 정보 선택기(13e)는 CPU(5), 카운터(2), RCS(4) 및 SCSI 콘트롤러(7)로부터의 어드레스들 중 하나를 선택한다. 메모리(6)는 데이터 입/출력 선택기(13f)를 통해 어드레스와 관련된 기억 영역에 대하여 데이터 기록/판독을 수행한다.

상기 데이터 입/출력 선택기(13f)는 디코더(3)로부터의 선택 제어 신호를 토대로 하여, 한편으로는 메모리(6)와 CPU(5) 간의 데이터 전송에 있어서, 다른 한편으로는 교환 유닛(8)을 통해 메모리(6)에 연결된 슬레이브 유닛(10a 내지 10h)과 SCSI 제어 유닛(7)을 통해 메모리(6)에 연결된 디스크 장치(9)간의 상호 데이터 전송에 있어서, 전송 시발지와 전송 목적지를 선택한다.

SCSI 제어 유닛(7)은 어드레스 정보 선택기(13e)를 통해 메모리(6)로 어드레스(AD)를 전달하는 동안에 디스크 장치(9)와 메모리(6)간에 데이터를 교환한다.

교환 유닛(8)은 메모리(6)와 슬레이브 유닛(10a 내지 10h)간의 데이터 교환을 수행한다. 시분할로 할당된 슬롯 번호 ＃ 는 슬레이브 유닛(10a 내지 10h)의 순서와 관련되어 있다.

슬레이브 유닛(10a 내지 10h)은 제 1 데이터 전송 장치와의 상호 데이터 교환을 위한 터미널이다. 즉, 슬레이브 유닛(10a 내지 10h)은 오디오 또는 비디오 신호와 같은 신호들을 데이터 교환을 통해 코덱(cordec)에 의해 데이터로 변환한다.

제 1 데이터 전송 장치의 동작을 이하 간략히 설명한다.

제 1 데이터 전송 장치는 다양한 실시간 동작들 즉, 장치내의 DMA 와 같이 CPU(5)를 통한 메모리(6) 또는 디스크 장치(9)로의 액세스와, 매모리(6)의 리프레시 및 슬레이브 유닛(10a 내지 10h)으로의 액세스 등과 같은 동작을 시분할로 수행하도록 구성되어 있다. 이러한 동작의 실현을 위해, 제 1 데이터 전송 장치는 슬롯 테이블(1)내의 어드레스를 표시하기 위하여 CPU (5)로부터 제공되는 어드레스 정보를 슬롯 테이블(1)로 전달한다. 슬롯 테이블(1)은 CPU(5) 또는 메모리(6)에 의하여 출력되는 데이터를 표시된 어드레스에서 기록한다. 예를 들어, 슬레이브 유닛의 번호가 슬롯 테이블(1)에 기록되면 0 에서 508 까지의 번호가 기능 정보 유닛으로서 RCS(4)의 어드레스들과 함께 기록된다. 나머지 기능 정보도 또한 슬롯 테이블(1)에서 설정되도록 관련 어드레스들에 기록된다.

상기 설정에 따른 동작에서, 카운터(2)는 슬롯 테이블(1)에 카운트 값을 전달한다. 이 카운트 값들에 해당하는 어드레스들의 기능 정보 유닛은 슬롯 테이블(1)에서 하나씩 주기적으로 판독된다. 디코더(3)는 기능 정보 유닛들을 디코드하고, 선택 제어 신호들을 선택기(13e, 13f)에 전달한다.

어드레스 정보 선택기(13e)는 디코더(3)부터의 선택 제어 신호에 반응하여어드레스를 선택하고, 메모리(6)에 선택된 어드레스를 전달하는데, 이후 어드레스를 토대로 데이터가 입력 또는 출력된다. 따라서, 슬레이브 유닛에 대한 액세스를 위해, 서브 슬롯이 선택된 경우, 메모리(6)는 관련된 슬레이브 유닛과 교환 유닛(8)을 통해 데이터를 교환한다. CPU(5)에 대한 액세스를 위해 서브 슬롯이 선택된 경우, 메모리(6)는 CPU(5)와 데이터를 교환한다. 메모리(6)에 대한 액세스를 위해 서브 슬롯이 선택된 경우 메모리(6)는 표시된 어드레스의 내용들을 리프레시 한다. 만일, 디스크 장치(9)에 대한 액세스를 하는 DMA 가 선택되면, SCSI 제어 유닛(7)은 메모리(6)에 어드레스 정보(AD)를 전달하고, 메모리(6)와 디스크 장치(9) 사이의 데이터 상호 전달을 수행한다.

상술한 제 1 데이터 전송 장치에 있어서, 시간 다중화된 시간 프레임으로서 슬롯으로부터 분할된 서브 슬롯내에 기능 정보를 할당하기 위하여 슬롯 테이블(1) 내에서 상기 동작을 실현하기 위해 기능 정보를 기록하고, 이 기능 정보를 일시적으로 해당하는 어드레스의 기억 영역내에서 배열시킴으로써, 동작에서의 자유로운 변화를 가능케 하기 위해 이 동작이 원래의 디자인 설정에 의해 고정되지 않도록 하는 것이 가능해진다.

결과적으로, 주어진 동작에 부가되는 중요도에 따라 프레임당 할당되는 슬롯수를 제어할 수 있기 때문에, 자유도 또는 시스템 유연성이 현재 제 1 데이터 전송장치를 이용하는 시스템에 의해 개선될 수 있다.

이하, 제 6 도의 도식적 블럭도를 참조로 하여, 본 발명의 제 2 실시예에 따른 데이터 전송 장치를 설명한다. 본 발명의 제 2 실시예에 따른 데이터 전송 장치는 하기에서 제 2 데이터 전송 장치라 명칭하고, 제 1 실시예에서의 부품 및 소자와 공통적인 것들에는 동일한 도면 부호가 표시되며 그 동작은 서술하지 않는다.

제 6 도에서 제 2 데이터 전송 장치는 슬롯 테이블(1), 카운터(2), 디코더(3), RCS(4) 및 CPU(5)로 이루어진 콘트롤러(11)와, 제 2 제어 수단으로서 디코더(3)로부터의 제 2 기능 정보에 의해 표현되는 DMA 기능을 갖는 다수의 디스크 저장 유닛(9a, 9b, 9c)과 메모리(6a, 6b 및 6c) 사이의 데이터 입/출력 동작을 제어하기 위한 콘트롤러(11a, 11b, 11c)를 구비한다.

제 6 도에 도시된 바와 같은 데이터 저장 수단으로서의 디스크 장치(9a, 9b 및 9c)는 이러한 콘트롤러(11, 11a, 11b 및 11c)에 접속된다. 제공된 어드레스 위치를 갖는 데이터가 상기 디스크 장치에 입력되거나 또는 그것으로부터 출력된다.

상기 콘트롤러(11)는 상기 제 1 데이터 전송 장치와 관련하여 설명된 바와 같이 슬롯 테이블(1), 디코더(3), 카운터(2) 및 RCS(4)를 갖는다. 상기 콘트롤러(11a, 11b 및 11c)는 상기 콘트롤러(11)내의 디코더(3)에 의해 선택된 기능 정보에 대응하는 선택 제어 신호에 따라 제어 동작을 수행한다.

이러한 콘트롤러(11a, 11b 및 11c)와 관련하여, 제 2 데이터 전송 장치는 메모리(6a, 6b 및 6c), SCSI 콘트롤러(7a, 7b, 7c), 디스크 장치(9a, 9b 및 9c), 및 어드레싱 정보 및 데이터 입/출력용으로 동시에 사용될 수 있는 선택기(12a 내지 12f)를 포함한다. 각각의 메모리(6a, 6b 및 6c)는 의사 동작(pseudo-operation)을 시분할적으로 수행하는 이중 포트 RAM 이다. 각각의 메모리 장치(6a, 6b 및 6c)는 상기 콘트롤러(11)와 상기 콘트롤러(11a 내지 11c)중의 하나와의 조합을 가지며,복사용으로 2 개로 분할된 각 메모리 영역을 갖는다. 상기 제 2 데이터 전송 장치는 상기 교환 유닛(8)을 거쳐서 8 개의 슬레이브 유닛(slave unit)(10a 내지 10h)에 접속된다.

상기 제 2 데이터 전송 장치의 동작은 간략히 설명된다.

제 2 데이터 전송 장치에 있어서, 각각의 프레임은 64 슬롯으로 분할되고, 서브 프레임으로서의 각 슬롯은 동일 사이즈의 8 개 서브 슬롯으로 분할된다. 시분할적으로 할당된 서브 슬롯의 전체 갯수는 512 개이다. 상기 슬롯 테이블(1)은 전체 서브 슬롯에 대응하는 0 에서 511 까지의 어드레스를 갖는다. 기능 정보는 상기 제 1 데이터 전송 장치에서의 경우와 동일한 동작에 의해 슬롯 테이블에 설정된다. 상기 제 2 데이터 전송 장치에 접속될 수 있는 슬레이브 유닛의 갯수는 한 프레임이 분할되는 슬롯의 갯수에 의해 결정된다. 따라서, 본 경우에 접속될 수 있는 슬레이브 유닛의 갯수는 64 개이다.

상기 슬롯 테이블(1)은 카운터(2)의 카운트값에 대응하는 기억 영역의 기능 정보를 디코더(3) 및 RCS(4)에 출력한다. 상기 디코더(3)는 각각의 선택기(12a 내지 12f) 및 각각의 콘트롤러(11a 내지 11c)에 제공되는 선택 제어 신호를 발생시키기 위해 상기 기능 정보를 디코드한다.

기능 정보 511 가 제공될 때, 상기 디코더(3)는 상기 메모리(6a 내지 6c)를 리프레싱시키기 위한 선택 제어 신호를 출력한다. 상기 슬롯 테이블(1)로부터 기능 정보 510 이 제공될 때, 상기 디코더(3)는 선택 제어 신호를 출력하여 메모리(6a 내지 6c) 및 CPU(5)를 어드레싱시킨다. 또한 상기 슬롯 테이블(1)로부터 기능 정보509 가 제공될 때, 상기 디코더(3)는 상기 디스크 장치(9a 내지 9c)와 메모리(6a 내지 6c), 사이에서 SCSI 콘트롤러 (7a 내지 7c)를 통해 DMA에 의한 데이터 교환을 가능하게 하도록 콘트롤러 (11a 내지 11c)를 액세싱시키기 위한 선택 제어 신호를 출력시킨다. 또한 상기 슬롯 테이블(1)로부터 기능 정보 유닛 0 내지 508이 제공될 때, 디코더(3)는 상기 슬레이브 유닛(10a 내지 10h)을 액세스하기 위해 선택 제어 신호를 각각의 선택기(12b, 12d 및 12f)에 출력한다. 실제로, 0 에서 63 까지의 번호는 상기 슬레이브 유닛에 고정된다. 상기 선택기(12b, 12d 및 12f)는 상기 선택 제어 신호에 응답하여 상기 메모리(6a 내지 6c)에 대한 어드레스 (A) 및 데이터(D)의 입력을 제어한다.

본 실시예에 있어서, 데이터 전송 대상, 즉 슬레이브 유닛과의 데이터 교환은 콘트롤러(11)에 의해 제어되는 반면에 상기 디스크 장치(9a 내지 9c)와의 데이터 교환은 상기 콘트롤러(11a 내지 11c)에 의해 제어된다. 이러한 제어 분산에 대해, 슬레이브 유닛에 대한 어드레싱을 나타내는 기능 정보 0 내지 508 및 DMA 를 나타내는 기능 정보 509 가 사용된다. 디코더(3)는 상기 기능 동작이 동시에 동작하는 각각의 콘트롤러에 의해 시분할적으로 수행되도록 상기 기능 정보를 디코드하고 분산시킨다. 본 실시예에 있어서, 상기 콘트롤러(11a 내지 11c)에 의해 3 개의 기능이 동시에 병렬로 실행된다. 따라서, 제 2 데이터 전송 장치는 상기 제 1 데이터 전송 장치보다 3 배의 능력을 갖고 동작한다.

제 2 도 내지 제 4 도와 관련하여 설명된 바와 같이, 다양한 기능 정보가 상기 슬롯 테이블(1)에 설정되면, 제 2 데이터 전송 장치의 실제 동작은 제 1 데이터전송 장치와 마찬가지로 설정 기능 정보에 일치하게 되고, 그 결과 제 2 데이터 전송 장치의 동작은 소프트웨어에 의해 자유롭게 변화될 수 있다.

상술된 장치에 있어서, 필요에 따라 소프트웨어에 의해 상기 장치의 동작이 변경될 수 있을 뿐만 아니라 상기 다수개의 콘트롤러 동작이 동시에 이루어져, 상기 데이터 전송 장치의 유연성 및 개선된 자유도(degree of freedom)를 가져온다.

제 2 데이터 전송 장치는 다음과 같은 방식으로 변형될 수 있다. 가령, 콘트롤러를 구비하는 장치, 즉 디스크 장치에 디코더(3)의 선택 제어 신호를 제공하므로써 동일한 기능이 실현될 수 있다. 이러한 장치는 각각의 디스크 장치를 동기시킬 필요가 있다 할지라도, 확장성을 갖는 상기 데이터 전송 장치내에 다수개의 콘트롤러가 배치될 때 보다 더욱 실용적이다.

또한, 각각의 콘트롤러(11a 내지 11c) 내에 슬롯 테이블을 배치하여, 기능들이 동시에 서로에 대해 동기적으로 발생하는 상기 기능들의 동작을 실행하는 슬롯들 또는 서브슬롯들과 관련된 공통 기능 정보뿐만 아니라 상기 공통 기능 이외의 다른 독립적인 기능을 설정하는 것이 가능하다. 이렇게 함으로서 상기 데이터 전송 장치의 동작을 더욱 효율적으로 할 수 있다.

비록 상술된 실시예에서는 제 2 제어 유닛에 의해 제어되는 전송 대상이 DMA 기능을 갖는 디스크 장치로 하였지만, 디스크 장치가 아닌 다른 장치가 상기 제 2 제어 유닛에 의해 제어될 때에도 실시간으로 데이터를 전송할 수 있다.

제 1 데이터 전송 방법에 있어서, 비 데이터 전송 시간 동안 상기 슬롯 또는 서브슬롯이 다른 기능 프로세싱 동작에 분배될 수 있음을 상술의 설명으로 알 수있다. 이렇게 함으로서 한 프레임 내의 프로세싱 능력이 전시간 내내 최대로 이용되도록 할 수 있다. 상기 제 1 데이터 전송 방법에 있어서, 다른 기능 프로세싱 동작에 슬롯 또는 서브 슬롯의 분배가 자유롭게 설정되기 때문에, 제 1 데이터 전송 방법을 이용하는 시스템에서 유연성이나 자유도가 개선될 수 있다.

한편, 제 2 데이터 전송 방법에 있어서, 시스템 효율, 데이터 전송의 자유도 및 시스템 유연성은 단일 콘트롤러의 처리능력에 한계가 있다 할지라도 다수의 콘트롤러의 조합을 이용하므로서 개선될 수 있다.

상기 제 1 데이터 전송 장치의 경우, 프레임 당 기능에 할당된 슬롯 또는 서브 슬롯의 갯수가 상기 기능에 결부된 중요도에 따라 증가되거나 또는 감소되기 때문에, 제 1 데이터 전송 장치를 이용하는 시스템의 자유도 또는 시스템 유연성이 개선될 수 있다.

상기 데이터 전송 장치에 의해, 상기 기능에 관련된 중요도에 따라 상기 기능이 소프트웨어에 의해 자유로이 설정되며 또한, 다수의 제어 유닛이 서로 동시에 동작한다. 따라서, 제 2 데이터 전송 장치를 이용하는 시스템의 자유도 즉, 유연성은 제 1 데이터 전송 장치에서 보다 더욱 현저히 개선된다.

또한, 제 2 데이터 전송 장치를 설치함으로서 슬롯 테이블(slot table)과 관련된 콘트롤러를 동기화하고, 각각의 콘트롤러와 관련된 슬롯 테이블의 시간 프레임의 기능 정보를 설정함으로서 공통의 기능이 임의의 슬롯이나 서브 슬롯(sub-slot)에 설정되고, 독립적인 기능이 나머지 서브 슬롯에 설정되어, 상기 장치는 보다 효과적인 기능을 가질 수 있게 되어 효율면에서 전체적으로 시스템이 한층 개선된다.

본 발명의 데이터 전송 방법에 따라 슬롯 테이블의 슬롯에 기록된 기능 정보에 대응하는 기능을 수행함으로서 여러번 상기 기능이 기록되며, 데이터 전송의 일시 정지 동안 슬롯 또는 서브 슬롯이 다른 기능 처리 동작에 분배되어, 항상 프레임 내에서의 처리능력이 최대로 이용될 수 있다. 또한, 다른 기능의 동작을 위한 분배가 자유로이 설정되어 자유도 즉, 시스템 유연성이 개선된다.

본 발명의 데이터 전송 장치로서, 각 프레임의 기능에 할당된 슬롯 또는 서브슬롯의 수가 그 기능에 달린 중요도에 따라 증감되어 자유도 즉, 시스템 유연성을 더욱 개선할 수 있다.

본 발명에 따른 데이터 전송 장치에 의해서, 기능들의 상대적인 필요성에 따라 상기 기능이 소프트웨어에 의해 자유로이 설정될 수 있고, 또한 다수의 제 2 제어 수단이 동시에 동작함으로서 상술한 데이터 전송 장치보다 자유도 즉, 시스템 유연성을 현저하게 개선시킬 수 있다.

또한 외부장치에 테이블 메모리 수단에 기록된 기능 정보를 제공함으로서 상기 기능 정보에 따라 외부 장치가 동작하여, 설계 효율을 현저히 개선할 수 있다.

제 2 데이터 전송 장치를 설치해서, 테이블 메모리 수단을 가지는 장치를 동기화하고, 각 장치의 테이블 메모리 수단의 시간 프레임과 관련한 공통 기능 정보를 설정함으로서, 공통 기능이 설정된 장치와는 달리 슬롯 또는 서브 슬롯의 독립적인 기능을 설정할 수 있어서 데이터 전송 장치를 이용하는 시스템의 효율을 개선할 수 있다.

제 1 도는 본 발명에 따른 데이터 전송 방법에 적용된 슬롯 테이블(slot table)의 대표적인 내용의 도시도.

제 2 도는 본 발명의 데이터 전송 방법에 적용된 슬롯 테이블의 다른 실시예의 도시도.

제 3 도는 본 발명의 데이터 전송 방법에 적용된 슬롯 테이블의 다른 실시예의 도시도.

제 4 도는 본 발명의 데이터 전송 방법에 적용된 슬롯 테이블의 또 다른 전송 방법에 적용된 슬롯 테이블의 또 다른 실시예의 도시도.

제 5 도는 본 발명에 따른 제 1 데이터 전송 장치를 도시한 블럭도.

제 6 도는 본 발명에 따른 제 2 데이터 전송 장치를 도시한 블럭도.

＊ 도면의 주요 부분에 대한 부호의 설명

1 : 슬롯 테이블 2 : 카운터

3 : 디코더 4 : RCS

5 : CPU 6 : 메모리

7 : SCSI 콘트롤러 8 : 교환 유닛

9 : 디스크 장치 10a 내지 10h : 슬레이브 유닛

11 : 콘트롤러

Claims (8)

1. 복수의 디바이스들과 관련된 어드레스 영역을 갖는 메모리와 상기 복수의 디바이스들간의 데이터 전송 방법으로서,

   상기 디바이스들에 대한 액세스 및 데이터 전송 장치의 제어 동작과 관련된 복수의 기능을 나타내는 정보가 기록되어 있는 테이블 메모리로부터 기능 정보를 순차적으로 판독하는 단계와,

   상기 판독된 기능 정보에 대응하는 기능들을 선택하는 단계와,

   상기 선택된 기능들에 따라서 제어 동작을 행하는 단계를 포함하는 데이터 전송 방법.
2. 제 1 항에 있어서, 상기 기능들은 CPU 에 액세스하고, 메모리를 리프레시하며, 복수의 기록／재생 수단에 액세스하는 것을 포함하는 데이터 전송 방법.
3. 제 1 항에 있어서, 상기 기능 정보는 재기록될 수 있는 데이터 전송 방법.
4. 복수의 디바이스들과 관련된 어드레스 영역을 갖는 메모리와 상기 복수의 디바이스들간의 데이터 전송 장치로서,

   상기 데이터 전송 장치에 의해 실행된 제어 동작 및 상기 복수의 디바이스들로의 액세스에 관한 복수의 기능을 나타내는 기능 정보가 기록되어 있는 테이블 메모리 수단과,

   상기 테이블 메모리 수단에 어드레스 정보를 제공하는 수단과,

   상기 테이블 메모리 수단의 기능 정보에 근거하여 상기 메모리와 관련된 상기 디바이스들에 대한 어드레스 정보를 발생하는 수단과,

   상기 테이블 메모리 수단에 의해 출력된 기능 정보에 대응하는 기능 선택 신호를 출력하는 디코딩 수단을 포함하는 데이터 전송 장치.
5. 복수의 디바이스들과 관련된 어드레스 영역을 갖는 메모리와 상기 복수의 디바이스들간의 데이터 전송 장치로서,

   복수의 메모리와,

   데이터를 기록／재생하는 복수의 기록/재생 수단과,

   상기 메모리와 상기 기록/재생 수단 사이에서 데이터를 입력 또는 출력하고, 최소한 상기 디바이스들의 액세스를 제어하는 제 1 제어 수단과,

   상기 기록/재생 수단과 상기 메모리 사이의 데이터 입출력을 제어하는 복수의 제 2 제어 수단과,

   데이터 전송 장치에 의해 실행된 제어 동작 및 상기 디바이스들로의 액세스와 관련한 복수의 기능을 나타내는 기능 정보가 기록되어 있는 테이블 메모리 수단과,

   상기 테이블 메모리 수단에 어드레스 정보를 공급하는 수단과,

   상기 테이블 메모리 수단의 기능 정보에 근거하여 상기 메모리와 관련된 복수의 슬레이브 유닛을 위한 어드레스 정보를 발생하는 어드레스 발생 수단과,

   상기 테이블 메모리 수단에 의해 출력된 기능 정보에 응답하여 복수의 유닛에 대응하는 기능 선택 신호들을 출력하는 디코딩 수단을 포함하는 데이터 전송 장치.
6. 제 5 항에 있어서, 상기 기능들은 CPU 로의 액세스. 메모리 리프레시, 및 복수의 기록/재생 유닛으로의 액세스를 포함하는 데이터 전송 장치.
7. 제 5 항에 있어서, 상기 테이블 메모리 수단에 대한 상기 기능 정보를 재기록하는 수단을 더 포함하는 데이터 전송 장치.
8. 제 5 항에 있어서, 테이블 메모리 수단을 갖는 상기 디바이스들은 상호 동기되며, 상기 디바이스들의 테이블 메모리 수단의 시간 프레임과 관련된 기능 정보는 공통으로 설정되는 데이터 전송 장치.