JPS6218897A - デ−タワ−ド交換方法及び装置 - Google Patents
デ−タワ−ド交換方法及び装置Info
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- JPS6218897A JPS6218897A JP61163909A JP16390986A JPS6218897A JP S6218897 A JPS6218897 A JP S6218897A JP 61163909 A JP61163909 A JP 61163909A JP 16390986 A JP16390986 A JP 16390986A JP S6218897 A JPS6218897 A JP S6218897A
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- cell
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/76—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data
- G06F7/78—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data for changing the order of data flow, e.g. matrix transposition or LIFO buffers; Overflow or underflow handling therefor
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/08—Time only switching
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Mathematical Physics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Networks & Wireless Communication (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、時分割多重データワードを、これらデータワ
ードをストアするメモリを具える時間スイッチ段に供給
し、ｎ個のタイムスロット内にｎ個のデータワードＩ５
を含む人フレームのタイムスロットＳ （Ｓ＝０．１．
２．・・・、ｎ−１）内のデータワードＩｓを前記時間
スイッチ手段により出フレーム内のタイムスロットＤ（
Ｓ） （Ｄ（ｓ）＝ ０ 、 １ 。
ードをストアするメモリを具える時間スイッチ段に供給
し、ｎ個のタイムスロット内にｎ個のデータワードＩ５
を含む人フレームのタイムスロットＳ （Ｓ＝０．１．
２．・・・、ｎ−１）内のデータワードＩｓを前記時間
スイッチ手段により出フレーム内のタイムスロットＤ（
Ｓ） （Ｄ（ｓ）＝ ０ 、 １ 。
２、・・・、ｎ−１）に、出フレーム内のデータワード
Ｉｓが任意の所定の順序を有するように入れ換えてデー
タワードを交換する方法に関するものである。
Ｉｓが任意の所定の順序を有するように入れ換えてデー
タワードを交換する方法に関するものである。
現在、例えば電話交換機用の交換機においてはこのよう
な時間スイッチ段を用いて複数個（Ｎ）の同一容量のチ
ャネルを交換している。この目的のために、時間スイッ
チ段はＮワードの容量を有するメモリを具えている。同
期動作回路網ではＮワードの記憶容量で十分である。し
かし、タイムスロットの統合性を維持しながら独立同期
回路網でＮチャネルを交換することができるようにする
必要がある場合、或いはいわゆるマルチス０．７ ）接
続を交換する必要がある場合には大きな（２倍）容量を
有するメモリを使用する必要がある。
な時間スイッチ段を用いて複数個（Ｎ）の同一容量のチ
ャネルを交換している。この目的のために、時間スイッ
チ段はＮワードの容量を有するメモリを具えている。同
期動作回路網ではＮワードの記憶容量で十分である。し
かし、タイムスロットの統合性を維持しながら独立同期
回路網でＮチャネルを交換することができるようにする
必要がある場合、或いはいわゆるマルチス０．７ ）接
続を交換する必要がある場合には大きな（２倍）容量を
有するメモリを使用する必要がある。
欧州特許出願ＩＥＰＯ０１２１３５号から、ＰＣＭフレ
ームのタイムスロット内のデータワードをビット順次で
交換し、ビットの正しい時間順序を時間スイッチメモリ
内でビットをサイクル周期で遅延させたり遅延させない
ようにして得ることが既知である。
ームのタイムスロット内のデータワードをビット順次で
交換し、ビットの正しい時間順序を時間スイッチメモリ
内でビットをサイクル周期で遅延させたり遅延させない
ようにして得ることが既知である。
本発明の目的は、新規な概念に従ってタイムスロットを
Ｎチャネル用のビット並列時間スイッチ段により簡単に
交換し得るようにし、スイッチ段にＮワード以上の記憶
容量を必要としないようにすると共に、マルチスロット
接続の交換を記憶容量を増大する必要なしに達成するの
に好適な方法を提供することにある。
Ｎチャネル用のビット並列時間スイッチ段により簡単に
交換し得るようにし、スイッチ段にＮワード以上の記憶
容量を必要としないようにすると共に、マルチスロット
接続の交換を記憶容量を増大する必要なしに達成するの
に好適な方法を提供することにある。
本発明は頭書に記載した種類のＴＤＭ信号のタイムスロ
ット交換方法において、 （ｉ）タイムスロットＳ内のデータワード■、を前記時
間スイッチ段のメモリ内に、Ｓより小さい番号」を有す
るタイムスロット（ｉ１）のうちＤ（」）＞ Ｄ （Ｓ
）を満足するタイムスロットの数に等しいアドレスＡ（
ｓ）の位置に書き込むステップと、（ｉ１）上記のステ
ップ（ｉ）で決定されたアドレスＡ （ｓ）のメモリ位
置に既にストアされているデータワード及びこのアドレ
スＡ （ｓ）より高いアドレスのメモリ位置に存在する
データワードを次の高位アドレスの位置に書き込むステ
ップと、（ｉｉｉ ）上記のステップ（ｉ）で決定され
たアドレスより低いアドレスのメモリ位置に存在するデ
ータワードをこのアドレス位置に変化させずにそのまま
維持するステップとを具えることを特徴とする。
ット交換方法において、 （ｉ）タイムスロットＳ内のデータワード■、を前記時
間スイッチ段のメモリ内に、Ｓより小さい番号」を有す
るタイムスロット（ｉ１）のうちＤ（」）＞ Ｄ （Ｓ
）を満足するタイムスロットの数に等しいアドレスＡ（
ｓ）の位置に書き込むステップと、（ｉ１）上記のステ
ップ（ｉ）で決定されたアドレスＡ （ｓ）のメモリ位
置に既にストアされているデータワード及びこのアドレ
スＡ （ｓ）より高いアドレスのメモリ位置に存在する
データワードを次の高位アドレスの位置に書き込むステ
ップと、（ｉｉｉ ）上記のステップ（ｉ）で決定され
たアドレスより低いアドレスのメモリ位置に存在するデ
ータワードをこのアドレス位置に変化させずにそのまま
維持するステップとを具えることを特徴とする。
本発明は時分割多重データワードを、これらデータワー
ドをストアするメモリを具える時間スイッチ役に供給し
、ｎ個のタイムスロット内にｎ個のデータワード■、を
含む人フレームのタイムスロットｓ （ｓ＝ｏ、ｌ、２
． ・−、ｎ−１）内のデータワードＩｓを前記時間ス
イッチ手段により出フレーム内のタイムスロットＤ（Ｓ
）（Ｄ（ｓ）＝０ 、 １ 。
ドをストアするメモリを具える時間スイッチ役に供給し
、ｎ個のタイムスロット内にｎ個のデータワード■、を
含む人フレームのタイムスロットｓ （ｓ＝ｏ、ｌ、２
． ・−、ｎ−１）内のデータワードＩｓを前記時間ス
イッチ手段により出フレーム内のタイムスロットＤ（Ｓ
）（Ｄ（ｓ）＝０ 、 １ 。
２、・・・、ｎ−１）に、出フレーム内のテ′−タワー
ドＩｓが任意の所定の順序を有するように入れ換えてデ
ータワードを交換する方法を実行する時間スイッチ段に
も関するものである。
ドＩｓが任意の所定の順序を有するように入れ換えてデ
ータワードを交換する方法を実行する時間スイッチ段に
も関するものである。
本発明の時間スイッチ段は、そのメモリをランダムアク
セスシフトメモリとシ、且つ該シフトメモリに供給され
るデータワードをストアすべき、メモリ位置のアドレス
を発生するアドレス発生器と、発生されたアドレスに等
しいかそれより高いアドレスを有するメモリ位置の内容
を１アドレス位置だけシフトさせる手段とを具えている
ことを特徴とする。
セスシフトメモリとシ、且つ該シフトメモリに供給され
るデータワードをストアすべき、メモリ位置のアドレス
を発生するアドレス発生器と、発生されたアドレスに等
しいかそれより高いアドレスを有するメモリ位置の内容
を１アドレス位置だけシフトさせる手段とを具えている
ことを特徴とする。
前記ランダムアクセスシフトメモリはｎ個の縦続接続メ
モリセルＣｉ （＋＝ ｏ、ｌ 、２． ・・・、ｎ−
１）を具え、各セルは入力端子、出力端子、アドレス入
力端子、データ入力端子及びクロック入力端子を具え、
クロック入力端子に供給されるクロックパルスの制御の
下で、アドレスＡ （ｓ）がこれらセルのアドレス入力
端子に供給されたとき、ｉ＝Ａ （ｓ）の番号のセルＣ
ｉは供給されたデータワードをストアし、ｉ ＞Ａ（ｓ
）の番号のセルＣｉは番号１−１の前位セルＣ，−１に
ストアされているデータワードをストアするように構成
するのが有利である。
モリセルＣｉ （＋＝ ｏ、ｌ 、２． ・・・、ｎ−
１）を具え、各セルは入力端子、出力端子、アドレス入
力端子、データ入力端子及びクロック入力端子を具え、
クロック入力端子に供給されるクロックパルスの制御の
下で、アドレスＡ （ｓ）がこれらセルのアドレス入力
端子に供給されたとき、ｉ＝Ａ （ｓ）の番号のセルＣ
ｉは供給されたデータワードをストアし、ｉ ＞Ａ（ｓ
）の番号のセルＣｉは番号１−１の前位セルＣ，−１に
ストアされているデータワードをストアするように構成
するのが有利である。
前記時間スイッチ段の好適例では、前記ランダムアクセ
スシフトメモリの各セルはレジスタと、マルチブレフタ
と、比較装置とを具え、該比較装置はアドレス入力端子
に接続された第１入力端子と、セル番号指示器に接続さ
れた第２入力端子と、前記マルチプレクサの制御入力端
子に接続された出力端子とを有し、前記マルチプレクサ
は前記セルのレジスタの出力端子に接続された第１入力
端子と、当該セルの出力端子に接続された第２入力端子
と、データ入力端子に接続された第３入力端子とを有し
、且つ前記マルチプレクサの出力端子を当該セルのレジ
スタの入力端子に接続すると共に該レジスタの制御入力
端子をクロック入力端子に接続した構成にする。
スシフトメモリの各セルはレジスタと、マルチブレフタ
と、比較装置とを具え、該比較装置はアドレス入力端子
に接続された第１入力端子と、セル番号指示器に接続さ
れた第２入力端子と、前記マルチプレクサの制御入力端
子に接続された出力端子とを有し、前記マルチプレクサ
は前記セルのレジスタの出力端子に接続された第１入力
端子と、当該セルの出力端子に接続された第２入力端子
と、データ入力端子に接続された第３入力端子とを有し
、且つ前記マルチプレクサの出力端子を当該セルのレジ
スタの入力端子に接続すると共に該レジスタの制御入力
端子をクロック入力端子に接続した構成にする。
図面につき本発明を説明する。
第１図は本発明による時間スイッチ段のブロック図を示
す。入時分割多重線路Ｔ［）Ｍ、。が直列／並列変換器
５ＩＰＯを介してシフトメモＩＪｓＲＭに接続される。
す。入時分割多重線路Ｔ［）Ｍ、。が直列／並列変換器
５ＩＰＯを介してシフトメモＩＪｓＲＭに接続される。
周期的なフレーム構造内に収容されたデジタル情報が多
重線路ＴＤＭ、ｎに現れる。各フレームは複数１呵（例
えば３２個）のタイムスロットを具え、各タイムスロッ
トに複数個（例えば８個）のビットから成るデータワー
ドを収容することができ、順次のフレームの対応する位
置のタイムスロットが相まって１つのデータチャネルを
構成する。各タイムスロット内のデータワード、即ち直
列配置のｎ個のビット群は直列／並列変換器５ＩＰＯに
よりｎ個の並列ビット群に変換され、これらの並列ビッ
トがデータバスＤＢ、、、を経てシフトメモリＳＲＭに
供給され、アドレス発生器ＡＧにより発生され且つアド
レスバスＡを経てシフトメモリＳＲＭに供給されるアド
レスのメモリ位置Ａ （ｓ）に書き込まれる。
重線路ＴＤＭ、ｎに現れる。各フレームは複数１呵（例
えば３２個）のタイムスロットを具え、各タイムスロッ
トに複数個（例えば８個）のビットから成るデータワー
ドを収容することができ、順次のフレームの対応する位
置のタイムスロットが相まって１つのデータチャネルを
構成する。各タイムスロット内のデータワード、即ち直
列配置のｎ個のビット群は直列／並列変換器５ＩＰＯに
よりｎ個の並列ビット群に変換され、これらの並列ビッ
トがデータバスＤＢ、、、を経てシフトメモリＳＲＭに
供給され、アドレス発生器ＡＧにより発生され且つアド
レスバスＡを経てシフトメモリＳＲＭに供給されるアド
レスのメモリ位置Ａ （ｓ）に書き込まれる。
シフトメモＩＪｓＲＭの出力端子はデータバスＤＢｏｕ
Ｌを経て並列／直列変換器ＰＩＳＯに接続される。この
変換器の出力端子、即ち出時分割多重線路ＴＤＭｏｕｔ
には入時分割多重線路ＴＤＭい上のディジタル情報ス）
ＩＪ−ムと同一の構成であるが、出フレーム内のデー
タワードの順序が人フレーム内の順序と相違するディジ
タル情報ス） ＩＪ−ムが得られる。
Ｌを経て並列／直列変換器ＰＩＳＯに接続される。この
変換器の出力端子、即ち出時分割多重線路ＴＤＭｏｕｔ
には入時分割多重線路ＴＤＭい上のディジタル情報ス）
ＩＪ−ムと同一の構成であるが、出フレーム内のデー
タワードの順序が人フレーム内の順序と相違するディジ
タル情報ス） ＩＪ−ムが得られる。
第２図は人フレームと出フレームの構造の一例を示す。
第２ａ図は入時分割多重線路ＴＤＭ、、、上の情報ス）
ＩＪ−ムの１フレームヲ示ス。このフレームは８個の
タイムスロットｔ。、シ１．・・・、ｔ７を有し、これ
らスロフトにはデータワードＤ、Ｅ、Ｃ，Ｈ。
ＩＪ−ムの１フレームヲ示ス。このフレームは８個の
タイムスロットｔ。、シ１．・・・、ｔ７を有し、これ
らスロフトにはデータワードＤ、Ｅ、Ｃ，Ｈ。
Ｆ、Ａ、Ｇ、Ｂがそれぞれ収容されている。小分割多重
線路ＴＤＭ、、を上の情報ス） ＩＪ−ムの１フレーム
も８個のタイムスロットし。＋ ｔＩ＋ ・・・、ｔ
７を有し、これらスロットには第２ａ図に示すフレーム
と同一のデータワードが位置するが順序が異なり、タイ
ムスロットｔ。、ｔ２．・・・＋ ｔ７はそれぞれデー
タワードＡ、Ｂ、Ｃ，Ｄ、Ｅ、Ｆ、Ｇ、Ｈを収容してい
る。
線路ＴＤＭ、、を上の情報ス） ＩＪ−ムの１フレーム
も８個のタイムスロットし。＋ ｔＩ＋ ・・・、ｔ
７を有し、これらスロットには第２ａ図に示すフレーム
と同一のデータワードが位置するが順序が異なり、タイ
ムスロットｔ。、ｔ２．・・・＋ ｔ７はそれぞれデー
タワードＡ、Ｂ、Ｃ，Ｄ、Ｅ、Ｆ、Ｇ、Ｈを収容してい
る。
第１図の時間スイッチ段に用いるシフトメモリＳＲＭを
第３図に示す。シフトメモＩＪｓＲＭは直列に相互接続
されたｎ個の同一のセルＣｉ（ｔ＝Ｑ。
第３図に示す。シフトメモＩＪｓＲＭは直列に相互接続
されたｎ個の同一のセルＣｉ（ｔ＝Ｑ。
１、・・・、ｎ−１）を具えている。各セルはデータバ
スＤＢｉｎを経て第１入力端子ＣＩ＋ に供給されるｎ
ビットをストアし得る。セルＣｉに対するアドレスはア
ドレスバスＡを経てセルＣｉの第２入力端子ＣＩ２ に
供給される。セルＣｉの出力端子Ｄｏｔ は次のセルＣ
ｉ＋＋ の入力端子Ｄ１．。１に接続される。
スＤＢｉｎを経て第１入力端子ＣＩ＋ に供給されるｎ
ビットをストアし得る。セルＣｉに対するアドレスはア
ドレスバスＡを経てセルＣｉの第２入力端子ＣＩ２ に
供給される。セルＣｉの出力端子Ｄｏｔ は次のセルＣ
ｉ＋＋ の入力端子Ｄ１．。１に接続される。
ソフトメモリＳＲＭは次のように動作する。アドレスＡ
（ｓ）がアドレスバスＡから供給され、且つデータが
データバスＤＢ、、から及びクロックパルスがタロツク
ラインＣｉから供給されたとき、各セルＣｉは次の３つ
の動作： （ｉ ） Ａ（ｓ） ＞Ａ＋ のときセルＣｉの状態を
そのままに維持する： （’ ｉｉ ） Ａ （Ｓ） −Ａ、のときセルＣ８は
データバスＤＢ、ｎからのデータを取り込む； （ｉｉｉ ） Ａ（ｓ） ＜Ａ工のときセルＣユはセル
Ｃｉ−７からのデータを取り込む； を行う。
（ｓ）がアドレスバスＡから供給され、且つデータが
データバスＤＢ、、から及びクロックパルスがタロツク
ラインＣｉから供給されたとき、各セルＣｉは次の３つ
の動作： （ｉ ） Ａ（ｓ） ＞Ａ＋ のときセルＣｉの状態を
そのままに維持する： （’ ｉｉ ） Ａ （Ｓ） −Ａ、のときセルＣ８は
データバスＤＢ、ｎからのデータを取り込む； （ｉｉｉ ） Ａ（ｓ） ＜Ａ工のときセルＣユはセル
Ｃｉ−７からのデータを取り込む； を行う。
即ち、アドレスの右側の各セルのデータが１セルだけ右
にシフトされると共に、データバス上のデータがこのと
きフリーになったアドレスされたセルに収容される。ア
ドレスされたセルの左側の全てのセルの状態はそのまま
維持される。
にシフトされると共に、データバス上のデータがこのと
きフリーになったアドレスされたセルに収容される。ア
ドレスされたセルの左側の全てのセルの状態はそのまま
維持される。
アドレスＡ （ｓ）は次のように計算される。フレーム
内のタイムスロットに０番からＮ−１番の番号をつける
。人フレーム（第２ａ図）内の各タイムスロットのデー
タワードを出フレーム（第２ｂ図）内のどのタイムスロ
ットに書き込むべきかはタイムスロット変換表で指定さ
れる。タイムスロックＳのとき宛先タイムスロットＤ
（ｓ）が指定され、これに基づいてアドレス発生器がシ
フトメモリＳＲＭに対するアドレスＡ（ｓ）を発生する
。
内のタイムスロットに０番からＮ−１番の番号をつける
。人フレーム（第２ａ図）内の各タイムスロットのデー
タワードを出フレーム（第２ｂ図）内のどのタイムスロ
ットに書き込むべきかはタイムスロット変換表で指定さ
れる。タイムスロックＳのとき宛先タイムスロットＤ
（ｓ）が指定され、これに基づいてアドレス発生器がシ
フトメモリＳＲＭに対するアドレスＡ（ｓ）を発生する
。
タイムスロットＳに対しシフトメモリＳＲＭに供給され
るアドレスは Ａ （ｓ）・（Ｎ、：０≦Ｊ＜ｓ：Ｄ（ｊ） ＞Ｄ（ｓ
） ）で表されるものとする。言葉で表現すると、タイ
ムスロットＳに対しシフトメモリＳＲＭに供給されるア
ドレスは、Ｓより小さいタイムスロット番号」を有する
タイムスロットのうちＤ（ｊ） ＞Ｄ（ｓ）を満足する
タイムスロットの数に等しいものとする。
るアドレスは Ａ （ｓ）・（Ｎ、：０≦Ｊ＜ｓ：Ｄ（ｊ） ＞Ｄ（ｓ
） ）で表されるものとする。言葉で表現すると、タイ
ムスロットＳに対しシフトメモリＳＲＭに供給されるア
ドレスは、Ｓより小さいタイムスロット番号」を有する
タイムスロットのうちＤ（ｊ） ＞Ｄ（ｓ）を満足する
タイムスロットの数に等しいものとする。
この規則を第４図に第２図の例について示しである。
第４ａ図はタイムスロット変換表を示す。この表の第１
欄のパＳ′は第２ａ図に示す人フレームのタイムスロッ
トの番号を示す。第２欄の”Ｄ（ｓ）”は第２ｂ図に示
す出フレームのタイムスロットのタイムスロット番号を
示す。第３１ＩＩＩの”Ａ（ｓ）”は上述の規則に従っ
てアドレス発生器により発生されるアドレスを示す。こ
れにより次の結果が生ずる。
欄のパＳ′は第２ａ図に示す人フレームのタイムスロッ
トの番号を示す。第２欄の”Ｄ（ｓ）”は第２ｂ図に示
す出フレームのタイムスロットのタイムスロット番号を
示す。第３１ＩＩＩの”Ａ（ｓ）”は上述の規則に従っ
てアドレス発生器により発生されるアドレスを示す。こ
れにより次の結果が生ずる。
先ず、この表の第１行（ｓ＝０．Ｄ（ｓ）＝３）におい
ては発生されるアドレスはＯ（Ａ（ｓ） ＝ ０ ）に
なる。これは、この場合にはｓ＝Ｑより小さいタイムス
ロット番号」を有するタイムスロットの数が零である（
従ってＤ（Ｊ） ＞ ３を満足するタイムスロットがな
い）ためである。第２行（ｓ＝１．Ｄ（ｓ）＝４）にお
いてもＡ（ｓ） ＝ ０になる。これは、この場合には
Ｓより小さいスロット番号」を有するタイムスロットの
数が零であるため（即ちｓ＝ｌより小さい番号、即ちＪ
＝１＝０のタイムスロットが１個あるが、Ｄ（０） ＜
Ｄ（ｉ）であるため）である。第３行（ｓ＝２．Ｄ（ｓ
）＝２）においては、Ａ（Ｓ） ＝ ２になる。これは
、この場合にはＳ＝２より小さいタイムスロット番号ｊ
（＝Ｏ，ｌ）を有するタイムスロットのうちＤ（ｊ）
＞ ２を満足する（即ち、Ｄ（０）＞２．Ｄ（ｉ）＞
２）タイムスロットの数が２に等しいためである。表の
他の行のＡ （Ｓ）も同様に導出される。
ては発生されるアドレスはＯ（Ａ（ｓ） ＝ ０ ）に
なる。これは、この場合にはｓ＝Ｑより小さいタイムス
ロット番号」を有するタイムスロットの数が零である（
従ってＤ（Ｊ） ＞ ３を満足するタイムスロットがな
い）ためである。第２行（ｓ＝１．Ｄ（ｓ）＝４）にお
いてもＡ（ｓ） ＝ ０になる。これは、この場合には
Ｓより小さいスロット番号」を有するタイムスロットの
数が零であるため（即ちｓ＝ｌより小さい番号、即ちＪ
＝１＝０のタイムスロットが１個あるが、Ｄ（０） ＜
Ｄ（ｉ）であるため）である。第３行（ｓ＝２．Ｄ（ｓ
）＝２）においては、Ａ（Ｓ） ＝ ２になる。これは
、この場合にはＳ＝２より小さいタイムスロット番号ｊ
（＝Ｏ，ｌ）を有するタイムスロットのうちＤ（ｊ）
＞ ２を満足する（即ち、Ｄ（０）＞２．Ｄ（ｉ）＞
２）タイムスロットの数が２に等しいためである。表の
他の行のＡ （Ｓ）も同様に導出される。
この同一の例について、ソフトメモリに第２ａ図に示す
人力データと第４ａ図に示す変換表の第３欄のアドレス
Ａ （ｓ）が供給されたときにシフトメモリがタイムス
ロット交換をどのように行なうかを第４ｂ図に示しであ
る。瞬時ｔ＝Ｑにおいて、人フレームの第０番タイムス
ロットのデータ゛Ｄ”がアドレスＡ（０）＝０と一緒に
シフトメモリに供給される。これによりこのデータワー
ドはセルＣ８にストアされる。瞬時ｔ＝１において、人
フレームの第１番タイムスロットのデータ゛Ｅ″がアド
レスＡ（ｉ）−〇と一緒にシフトメモリに供給される。
人力データと第４ａ図に示す変換表の第３欄のアドレス
Ａ （ｓ）が供給されたときにシフトメモリがタイムス
ロット交換をどのように行なうかを第４ｂ図に示しであ
る。瞬時ｔ＝Ｑにおいて、人フレームの第０番タイムス
ロットのデータ゛Ｄ”がアドレスＡ（０）＝０と一緒に
シフトメモリに供給される。これによりこのデータワー
ドはセルＣ８にストアされる。瞬時ｔ＝１において、人
フレームの第１番タイムスロットのデータ゛Ｅ″がアド
レスＡ（ｉ）−〇と一緒にシフトメモリに供給される。
これにより、このデータワードＥ″がセルＣ８にストア
されると共にここに存在したデータワード“Ｄ”が１セ
ル前方にシフトされる。瞬時ｔ＝２において、第２番タ
イムスロットのデータ゛Ｃ″′がアドレスＡ（２）＝２
と一緒にシフトメモリに供給される。これによりこのデ
ータワードがセルｃ２にストアされる。瞬時ｔ＝３にお
いて、第３番タイムスロットのデータ”Ｈ”′がアドレ
スＡ（３） ＝ Ｏと一緒にシフトメモリに供給される
。これによりこのデータワードがセルＣ８にストアされ
ると共に残りのデータワードが１セルずつシフトされる
。瞬時ｔ＝４において、第４番タイムスロットのデータ
” Ｆ ”がアドレスＡ（４）−１と一緒にシフトメモ
リに供給される。これによりこのデータワードがセルＣ
Ｉにストアされると共にこのセルに存在したデータワー
ド及びその右側の各セルのデータワードが１セルづつシ
フトされる。人フレームの残りのタイムスロットのデー
タワード及び次のフレームのタイムスロットのデータワ
ードも同様にシフトメモリに供給される。
されると共にここに存在したデータワード“Ｄ”が１セ
ル前方にシフトされる。瞬時ｔ＝２において、第２番タ
イムスロットのデータ゛Ｃ″′がアドレスＡ（２）＝２
と一緒にシフトメモリに供給される。これによりこのデ
ータワードがセルｃ２にストアされる。瞬時ｔ＝３にお
いて、第３番タイムスロットのデータ”Ｈ”′がアドレ
スＡ（３） ＝ Ｏと一緒にシフトメモリに供給される
。これによりこのデータワードがセルＣ８にストアされ
ると共に残りのデータワードが１セルずつシフトされる
。瞬時ｔ＝４において、第４番タイムスロットのデータ
” Ｆ ”がアドレスＡ（４）−１と一緒にシフトメモ
リに供給される。これによりこのデータワードがセルＣ
Ｉにストアされると共にこのセルに存在したデータワー
ド及びその右側の各セルのデータワードが１セルづつシ
フトされる。人フレームの残りのタイムスロットのデー
タワード及び次のフレームのタイムスロットのデータワ
ードも同様にシフトメモリに供給される。
シフトメモリが完全に満たされたとき、即ちフレームの
終了時（本例では第７タイムスロツトの終了時）に、最
終セル（本例ではセルＣ，）の出力端子に出フレームの
第０番タイムスロットのデータワード゛Ａ′″が現れる
（第４ｂ図のｔ＝３の行参照）。その１タイムスロット
期間後に出フレームの第１番タイムスロットのデータワ
ード′Ｂ”が現れ、以下同様である。
終了時（本例では第７タイムスロツトの終了時）に、最
終セル（本例ではセルＣ，）の出力端子に出フレームの
第０番タイムスロットのデータワード゛Ａ′″が現れる
（第４ｂ図のｔ＝３の行参照）。その１タイムスロット
期間後に出フレームの第１番タイムスロットのデータワ
ード′Ｂ”が現れ、以下同様である。
第５図はシフトメモリの１個のセルＣｉの実施例を示す
。池のセルもこのセルと同一であるため図示を省略しで
ある。セルＣｉはセルＣｉ−１の出力端子ＤＯ１，，１
に接続された第１入力端子！、！＋、 と、セルＣｉの
出力端子ＤＯ１に接続された第２入力端子！Ａ Ｉ ２
と、データバスＤＢ、、、に接続された第３入力端子
：４Ｉ３ とを有するマルチプレフタＭ［ＩＸを具えて
いる。このマルチプレクサｒ４［、Ｉ Ｘの制御入力端
子に比較装置ＣＯＭ Ｐが接続され、この比較装置の第
１入力端子ＣＰ、 はアドレスバスＡに、第２入力端子
ＣＰ２は番号指示器ＳＮに接続されている。この比較装
置ＣＯＭ ＰはアドレスバスＡのアドレスを番号指示器
ＳＮ（このセルの番号にプリセットしである）により供
給されるアドレス八と比較する。アドレスバスＡのアド
レスがこのセルのアドレス八〇 に等しいとき、マルチ
プレクサＭ Ｕ Ｘの第３入力端子ＭＩ３がこのマルチ
プレクサに接続されたレジスタＲＥＧの入力端子にスイ
ッチされる。アドレスバスＡのアドレスがＡ１ より大
きいときはマルチプレクサＭｔｌＸの第２入力端子Ｍ１
２がレジスタＲ８Ｇの入力端子にスイッチされる。これ
とは反対にアドレスバスＡのアドレスがＡ１ より小さ
いときはマルチプレクサＭｔｌＸの第１入力端子Ｍ１．
がレジスタＲＥＧの入力端子にスイッチされる。このレ
ジスタはクロックラインＣＩに接続されたクロック信号
入力端子ＣＬ、を具えている。
。池のセルもこのセルと同一であるため図示を省略しで
ある。セルＣｉはセルＣｉ−１の出力端子ＤＯ１，，１
に接続された第１入力端子！、！＋、 と、セルＣｉの
出力端子ＤＯ１に接続された第２入力端子！Ａ Ｉ ２
と、データバスＤＢ、、、に接続された第３入力端子
：４Ｉ３ とを有するマルチプレフタＭ［ＩＸを具えて
いる。このマルチプレクサｒ４［、Ｉ Ｘの制御入力端
子に比較装置ＣＯＭ Ｐが接続され、この比較装置の第
１入力端子ＣＰ、 はアドレスバスＡに、第２入力端子
ＣＰ２は番号指示器ＳＮに接続されている。この比較装
置ＣＯＭ ＰはアドレスバスＡのアドレスを番号指示器
ＳＮ（このセルの番号にプリセットしである）により供
給されるアドレス八と比較する。アドレスバスＡのアド
レスがこのセルのアドレス八〇 に等しいとき、マルチ
プレクサＭ Ｕ Ｘの第３入力端子ＭＩ３がこのマルチ
プレクサに接続されたレジスタＲＥＧの入力端子にスイ
ッチされる。アドレスバスＡのアドレスがＡ１ より大
きいときはマルチプレクサＭｔｌＸの第２入力端子Ｍ１
２がレジスタＲ８Ｇの入力端子にスイッチされる。これ
とは反対にアドレスバスＡのアドレスがＡ１ より小さ
いときはマルチプレクサＭｔｌＸの第１入力端子Ｍ１．
がレジスタＲＥＧの入力端子にスイッチされる。このレ
ジスタはクロックラインＣＩに接続されたクロック信号
入力端子ＣＬ、を具えている。
しかし、各セルに比較装置を設ける必要はない。
全てのセルに対し１個の中央比較装置を用いるようにす
ることもできる。
ることもできる。
このシフトメモリの構造は複数個の小さなメモリを組み
合わせて大きなＳＲＭを作るのに適当な構造であるため
、基本的に寸法に制限のない時間スイッチ段を１個のモ
ジュールとして形成することができる。
合わせて大きなＳＲＭを作るのに適当な構造であるため
、基本的に寸法に制限のない時間スイッチ段を１個のモ
ジュールとして形成することができる。
上述のＴＤＭ信号のスロット交換装置は必要とされる記
憶界■を最低に保つことができ、他の必要とされる手段
が簡単で小さいという利点を有する。
憶界■を最低に保つことができ、他の必要とされる手段
が簡単で小さいという利点を有する。
本発明の原理においては、前述したようにデータワード
を予め決められたアドレスに書込み、これらデータワー
ドが出力端子（第３図のＤＢｏ−ｔ ）に正しい順序で
得られるようにしてもよいが、これとは逆にデータワー
ドをシフトメモリＳＲＭの第１セルＣ８の入力端子（第
３図の旧、）に１個づつ供給しアドレスＡ （ｓ）とア
ドレスＡで指定されるセルに存在するデータワードをデ
ータバスＤＢ、、、に読み出すようにしてもよい。この
場合には例えばセルＣｉ内のデータワードがデータバス
ＤＢ１．に読み出された後にセルＣＪ （Ｊ〈ｌ）の全
てのデータワードを１セル順方向にシフトさせると共に
新しいデータワードを第１セルＣ８に書き込む。
を予め決められたアドレスに書込み、これらデータワー
ドが出力端子（第３図のＤＢｏ−ｔ ）に正しい順序で
得られるようにしてもよいが、これとは逆にデータワー
ドをシフトメモリＳＲＭの第１セルＣ８の入力端子（第
３図の旧、）に１個づつ供給しアドレスＡ （ｓ）とア
ドレスＡで指定されるセルに存在するデータワードをデ
ータバスＤＢ、、、に読み出すようにしてもよい。この
場合には例えばセルＣｉ内のデータワードがデータバス
ＤＢ１．に読み出された後にセルＣＪ （Ｊ〈ｌ）の全
てのデータワードを１セル順方向にシフトさせると共に
新しいデータワードを第１セルＣ８に書き込む。
本発明の方法及び装置は、固定アドレスをアドレスバス
Δに供給すると、全ての入力データワードがこのアドレ
スと関連するセルに書き込まれ、これらデータワードは
シフトメモリＳＲＭの残りのセルを通過した後に出力端
子ＤＢ０゜、に現れるためにデータワードの可変（可調
整）遅延を実現するのに使用することもできる。Ｎ個の
セルを有するシフトメモリを用いるとＮ段階に調整し得
る遅延を発生させることができる。遅延時間はＮ×τ（
ここでτは１クロック周期の持続時間）以下である。ア
ドレス八（ｓ）＝１を供給する場合にはデータワードは
（Ｎ−１）７秒後に出力端子に現れる。
Δに供給すると、全ての入力データワードがこのアドレ
スと関連するセルに書き込まれ、これらデータワードは
シフトメモリＳＲＭの残りのセルを通過した後に出力端
子ＤＢ０゜、に現れるためにデータワードの可変（可調
整）遅延を実現するのに使用することもできる。Ｎ個の
セルを有するシフトメモリを用いるとＮ段階に調整し得
る遅延を発生させることができる。遅延時間はＮ×τ（
ここでτは１クロック周期の持続時間）以下である。ア
ドレス八（ｓ）＝１を供給する場合にはデータワードは
（Ｎ−１）７秒後に出力端子に現れる。
第１図は本発明による時間スイッチ段のブロック図、
第２図は人フレームと化フレームのタイムスロット内の
データワードの位置を示す図、第３図は第１図の時間ス
イッチ段に使用するシフトメモリの一実施例のブロック
図、 第４ａ図は第１図の時間スイッチ段に使用するタイムス
ロット変換表を示す図、 第４ｂ図は本発明方法及び装置におけるシフトメモリの
内容の変化を（クロック）時間の関数として示す図、 第５図は第３図に示すシフトメモリの１個のセルの一実
施例の詳細回路図である。 ＴＤＭ、ｎ・・・入時分割多重線路 ５ＩＰＯ・・・直列−並列変換器 ＳＲＭ・・・シフトメモリ ＯＬ、、、ＤＢ。、、 −・・データバスＰＩＳＯ・・
・並列−直列変換器 ＡＧ・・・アドレス発生器 Ａ・・・アドレスバス Ｃｏ、 Ｃｉ ・・、 Ｃｎ−１・＋セルＤＩ。−［
）１．、 ・＝＝入力端子 Ｄｏｎ ”Ｄｏ、、−＋ ”・出力端子ＣＩｓ・・・第
１入力端子 ＣＬ・・・第２入力端子 ＣＩ・・・タロツクライン ＭＩＸ・・・マルチプレクサ ＲＥＧ・・・レジスタ ＣＤ ＋、Ｉ Ｐ・・・比
較装置ＳＮ・・・番号指示器
データワードの位置を示す図、第３図は第１図の時間ス
イッチ段に使用するシフトメモリの一実施例のブロック
図、 第４ａ図は第１図の時間スイッチ段に使用するタイムス
ロット変換表を示す図、 第４ｂ図は本発明方法及び装置におけるシフトメモリの
内容の変化を（クロック）時間の関数として示す図、 第５図は第３図に示すシフトメモリの１個のセルの一実
施例の詳細回路図である。 ＴＤＭ、ｎ・・・入時分割多重線路 ５ＩＰＯ・・・直列−並列変換器 ＳＲＭ・・・シフトメモリ ＯＬ、、、ＤＢ。、、 −・・データバスＰＩＳＯ・・
・並列−直列変換器 ＡＧ・・・アドレス発生器 Ａ・・・アドレスバス Ｃｏ、 Ｃｉ ・・、 Ｃｎ−１・＋セルＤＩ。−［
）１．、 ・＝＝入力端子 Ｄｏｎ ”Ｄｏ、、−＋ ”・出力端子ＣＩｓ・・・第
１入力端子 ＣＬ・・・第２入力端子 ＣＩ・・・タロツクライン ＭＩＸ・・・マルチプレクサ ＲＥＧ・・・レジスタ ＣＤ ＋、Ｉ Ｐ・・・比
較装置ＳＮ・・・番号指示器
Claims (1)
- 【特許請求の範囲】 １、時分割多重データワードを、これらデータワードを
ストアするメモリを具える時間スイッチ段に供給し、ｎ
個のタイムスロット内にｎ個のデータワードＩ＿ｓを含
む入フレームのタイムスロットｓ（ｓ＝０、１、２、・
・・、ｎ−１）内のデータワードＩ＿ｓを前記時間スイ
ッチ手段により出フレーム内のタイムスロットＤ（ｓ）
（Ｄ（ｓ）＝０、１、２、・・・、ｎ−１）に、出フレ
ーム内のデータワードＩ＿ｓが任意の所定の順序を有す
るように入れ換えてデータワードを交換する方法におい
て、 （ｉ）タイムスロットｓ内のデータワードＩ＿ｓを前記
時間スイッチ段のメモリ内に、Ｓより小さい番号ｊを有
するタイムスロット（Ｉ＿ｊ）のうちＤ（ｊ）＞Ｄ（ｓ
）を満足するタイムスロットの数に等しいアドレスＡ（
ｓ）の位置に書き込むステップと、 （ｉｉ）上記のステップ（ｉ）で決定されたアドレスＡ
（ｓ）のメモリ位置に既にストアされているデータワー
ド及びこのアドレスＡ（ｓ）より高いアドレスのメモリ
位置に存在するデータワードを次の高位アドレスの位置
に書き込むステップと、 （ｉｉｉ）上記のステップ（ｉ）で決定されたアドレス
より低いアドレスのメモリ位置に存在するデータワード
をこのアドレス位置に変化させずにそのまま維持するス
テップとを具えることを特徴とするデータワード交換方
法。 ２、時分割多重データワードを、これらデータワードを
ストアするメモリを具える時間スイッチ段に供給し、ｎ
個のタイムスロット内にｎ個のデータワードＩ＿ｓを含
む入フレームのタイムスロットｓ（ｓ＝０、１、２、・
・・、ｎ−１）内のデータワードＩ＿ｓを前記時間スイ
ッチ手段により出フレーム内のタイムスロットＤ（Ｓ）
（Ｄ（ｓ）＝０、１、２、・・・、ｎ−１）に、出フレ
ーム内のデータワードＩ＿ｓが任意の所定の順序を有す
るように入れ換えてデータワードを交換する方法を実行
する時間スイッチ段において、前記メモリはランダムア
クセスシフトメモリとし、且つ当該時間スイッチ段は前
記シフトメモリに供給されるデータワードをストアすべ
きメモリ位置のアドレスを発生するアドレス発生器と、
発生されたアドレスに等しいかそれより高いアドレスを
有するメモリ位置の内容を１アドレス位置だけシフトさ
せる手段とを具えていることを特徴とする時間スイッチ
段。 ３、前記ランダムアクセスシフトメモリはｎ個の縦続接
続メモリセルＣ＿ｉ（ｉ＝０、１、２、・・・、ｎ−１
）を具え、各セルは入力端子、出力端子、アドレス入力
端子、データ入力端子及びクロック入力端子を具え、ク
ロック入力端子に供給されるクロックパルスの制御の下
で、アドレスＡ（ｓ）がこれらセルのアドレス入力端子
に供給されたとき、ｉ＝Ａ（ｓ）の番号のセルＣ＿ｉは
供給されたデータワードをストアし、ｉ＞Ａ（ｓ）の番
号のセルＣ＿ｉは番号ｉ−１の前位セルＣ＿ｉ＿−＿１
にストアされているデータワードをストアするように構
成してあることを特徴とする特許請求の範囲第２項に記
載の時間スイッチ段。 ４、前記ランダムアクセスシフトメモリの各セルはレジ
スタと、マルチプレクサと、比較装置とを具え、該比較
装置はアドレス入力端子に接続された第１入力端子と、
セル番号指示器に接続された第２入力端子と、前記マル
チプレクサの制御入力端子に接続された出力端子とを有
し、前記マルチプレクサは前記セルのレジスタの出力端
子に接続された第１入力端子と、当該セルの出力端子に
接続された第２入力端子と、データ入力端子に接続され
た第３入力端子とを有し、且つ前記マルチプレクサの出
力端子を当該セルのレジスタの入力端子に接続すると共
に該レジスタの制御入力端子をクロック入力端子に接続
した構成にしてあることを特徴とする特許請求の範囲第
３項に記載の時間スイッチ段。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8502023 | 1985-07-15 | ||
| NL8502023A NL8502023A (nl) | 1985-07-15 | 1985-07-15 | Werkwijze voor het schakelen van tijdsloten in een tdm-signaal en inrichting voor het uitvoeren van de werkwijze. |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6218897A true JPS6218897A (ja) | 1987-01-27 |
Family
ID=19846298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61163909A Pending JPS6218897A (ja) | 1985-07-15 | 1986-07-14 | デ−タワ−ド交換方法及び装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4686670A (ja) |
| EP (1) | EP0209193B1 (ja) |
| JP (1) | JPS6218897A (ja) |
| CA (1) | CA1248248A (ja) |
| DE (1) | DE3672074D1 (ja) |
| NL (1) | NL8502023A (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB8528890D0 (en) * | 1985-11-23 | 1986-01-02 | Int Computers Ltd | Data transmission system |
| CA1250934A (en) * | 1985-12-13 | 1989-03-07 | Peter E.K. Chow | Method of operating a telecommunication switching system or the like |
| US4764895A (en) * | 1986-05-12 | 1988-08-16 | Armstrong Philip N | Data processor for changing the sequential format of inputted records |
| GB2212364B (en) * | 1987-11-13 | 1992-02-12 | Plessey Co Plc | Telecommunications digital switch |
| US4928274A (en) * | 1988-01-19 | 1990-05-22 | Qualcomm, Inc. | Multiplexed address control in a TDM communication system |
| US4979170A (en) * | 1988-01-19 | 1990-12-18 | Qualcomm, Inc. | Alternating sequential half duplex communication system |
| JPH0750898B2 (ja) * | 1988-10-03 | 1995-05-31 | 富士通株式会社 | 時間スイッチ回路 |
| US5020056A (en) * | 1989-05-02 | 1991-05-28 | General Electric Company | Reduction of synchronous fading effects by time hopping of user slots in TDMA frames |
| US5115428A (en) * | 1989-09-05 | 1992-05-19 | The University Of Colorado Foundation, Inc. | Serial array time-slot interchangers |
| US5136578A (en) * | 1990-09-21 | 1992-08-04 | Northern Telecom Limited | Transposed multi-channel switching |
| US6259703B1 (en) | 1993-10-22 | 2001-07-10 | Mitel Corporation | Time slot assigner for communication system |
| GB9626752D0 (en) | 1996-12-23 | 1997-02-12 | Northern Telecom Ltd | Management of data structures |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| BE791931A (fr) * | 1971-12-02 | 1973-03-16 | Western Electric Co | Montage echangeur d'intervalles de temps |
| DE2419251B2 (de) * | 1974-04-22 | 1976-10-28 | Siemens AG, 1000 Berlin und 8000 München | Zeitstufe fuer pcm-zeitmultiplexkoppelfelder |
| DE2444390B2 (de) * | 1974-09-17 | 1976-10-28 | Siemens AG, 1000 Berlin und 8000 München | Pcm-zeitmultiplexkoppelstufen |
| DE2602516A1 (de) * | 1976-01-23 | 1977-07-28 | Siemens Ag | Zeitstufe fuer pcm-koppelfelder |
| GB1542764A (en) * | 1977-05-26 | 1979-03-28 | Standard Telephones Cables Ltd | Digital time switching |
| NL7713707A (nl) * | 1977-12-12 | 1979-06-14 | Philips Nv | Informatiebuffergeheugen van het "eerst-in, eerst-uit" type met variabele ingang en vaste uitgang. |
| DE2934379A1 (de) * | 1979-08-24 | 1981-03-26 | Siemens AG, 1000 Berlin und 8000 München | Zeitlagenvielfach fuer ein zeitmultiplexsystem zur durchkopplung digitaler, insbesondere deltamodulierter, nachrichtensignale |
| US4312063A (en) * | 1979-09-27 | 1982-01-19 | Communications Satellite Corporation | TDM Data reorganization apparatus |
| US4377859A (en) * | 1980-09-02 | 1983-03-22 | International Telephone And Telegraph Corporation | Time slot interchanger and control processor apparatus for use in a telephone switching network |
| AU558405B2 (en) * | 1982-08-26 | 1987-01-29 | British Telecommunications Public Limited Company | Aligner for digital tx system |
| FR2552916B1 (fr) * | 1983-09-29 | 1988-06-10 | Thomas Alain | File d'attente asynchrone a empilement de registres |
-
1985
- 1985-07-15 NL NL8502023A patent/NL8502023A/nl not_active Application Discontinuation
- 1985-10-07 US US06/785,315 patent/US4686670A/en not_active Expired - Fee Related
-
1986
- 1986-07-09 CA CA000513395A patent/CA1248248A/en not_active Expired
- 1986-07-14 DE DE8686201218T patent/DE3672074D1/de not_active Expired - Lifetime
- 1986-07-14 JP JP61163909A patent/JPS6218897A/ja active Pending
- 1986-07-14 EP EP86201218A patent/EP0209193B1/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| NL8502023A (nl) | 1987-02-02 |
| DE3672074D1 (de) | 1990-07-19 |
| US4686670A (en) | 1987-08-11 |
| CA1248248A (en) | 1989-01-03 |
| EP0209193A1 (en) | 1987-01-21 |
| EP0209193B1 (en) | 1990-06-13 |
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