JPS62131693A - 交換局装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、 （ａ）入力端において、巡回的にかつ並行的に動作され
るとともに、入力ラインでの入力データをフレーム順序
にかつ巡回的に同一数の入力中間ラインに分配する第１
切換えスイッチと、（ｂ）　この入力中間ラインに接続
されかつデータ・ストアを有するとともに、切換えられ
るデータ通路を決めて、前記入力中間ライン数に等しい
複数の出力中間ラインに前記データを供給する中央段お
よび （ｃ）出力端において、巡回的にかつ並行的に動作され
るとともに、前記データをフレーム順序にかつ巡回的に
、この伝送されるデータが現れる出力ラインに分配する
第２切換えスイッチを具えて、スイッチング・マトリッ
クスを介して前記出力ライン数に等しい複数の前記入力
ラインに、巡回的に繰り返されるフレームで入ってくる
ディジタル・時間インターリーブされたデータのコンピ
ュータ制御スイッチングを行なう中央交換機に関するも
のである。

このような交換機は、ヨーロッパ公開特許第１１６３８
６号公報と、これに対応する出版物“ＩＥＥＥ　Ｉｎｔ
ｅ−ｒｎａｔｉｏｎａｌ　Ｃｏｎｆｅｒｅｎｃｅ　ｏｎ
　Ｃｏｍｍ、　１９８４”　＋（第１巻。

Ｐ２９９〜３０２）とに開示されている。このような交
換機は、１段スイッチング・マトリックスとして動作し
て、したがっていずれの通路サーチも必要とはされない
。また、加わうるに、非ブロツク化タイプでもある。こ
の既知の原理も比較的多数のチャンネルまたは入力ライ
ンに対して用いられることができる。この場合には、中
央段、言い換えれば、実際のスイッチング段は、各チャ
ンネルに対して１ビツト・ストアを有した時間スイ・ノ
チング段になる。しかしながら、これらのデータ・スト
アに加ねえて、多数のスイッチが必要とされる。

しかし、これは同時に、相当なコスト高を意味する。

本発明は、交換機のスイッチング段がコストおよび設計
努力をあまりに必要とはせず、またより具体的には、比
較的簡単な従来の集積回路によって実現されることがで
きる冒頭に説明されたタイプの交換機を提供することに
目的がある。

本発明によれば、この目的は、前述されたものにおいて
、 （ｄ）前記入力端において前記第１切換えスイ・ノチの
ポジションによって与えられる前記入力中間ラインへの
前記入力ラインの接続のいずれの組み合わせに対しても
、前記出力端において前記第２切換えスイッチによって
与えられる前記出力ラインへの前記出力中間ラインの接
続の同一組み合わせが得られることができるとともに、
（ｅ）これら組み合わせの順序は、必ず同一であり、か
つ、 （ｆ）前記各入力中間ラインに対する前記中央段におい
て、各フレームの間中における全ての前記入力ラインの
データを記憶する容量を有して、前記各入力ラインの他
のフレームの各１個のデータを記憶するランダムにアド
レスすること可能なデータ・ストアが与えられ、 （ｇ）また、これら全てのデータ・ストアを同一アドレ
ス順序で巡回的に駆動するとともに、これらデータ・ス
トア毎に１フレームにわたってシフトさせて接続依存書
き込みおよびまたは接続依存読み出し動作を行なうよう
にアドレッシング装置が与えられる ことにおいて成されるものである。

本発明は、フレーム期間内に、二チャンネルが時間段に
おいて切換えられることができるという着想にもとづい
ているものである。なお、旦は１ラインのチャンネル数
を示している。この場合には、Ｌフレーム期間の時間間
隔において、ｒ−ｎチャンネルが切換えられることがで
きる。しかしなから、これは時間段の容量が二の要素に
よって増加されねばならないことを要求する。言い換え
れば、ｒｘｎ個のメモリ位置がデータ・ストアと、この
データ・ストアのアドレスを制御する制御ストアとの両
者内に得られることができなければならない。この場合
には、単一ラインのエフレームは、１回線の異なるライ
ンのＬフレームの全体に対してデータ・ストア内で交換
されることができる。しかし、各ラインからのｒ番目の
フレームだけが切換えられる。この結果、全てのフレー
ムのスイッチングを可能にするためには、ｒ倍の時間段
またはデータ・ストアが必要とされる。この時間段また
はデータ・ストアは、各入力端および出力端でのアドレ
スの時間シフトをカウントしないで並列に７ドレスされ
る。このようにして、従来のデータ・スイッチング局に
とってより大なる能力を有するデータ・ストアが必要と
される。しかし、実際のスイッチング段内のスイッチは
必要とはされないが、入力端および出力端での切換スイ
ッチだけは必要とされる。

並列アドレッシング動作に関して、全ての制御ストアは
同一アドレス順序を受は取る。したがって、各スイッチ
ング動作に対して、スイッチング計算機は、全ての制御
ストアにとって同一である１アドレスのみに切換えねば
ならないにすぎない。

言い換えれば、外部界に対して、スイッチング交換機は
単−膜交換機のように動作する。この目的のために、各
入力ラインが必ず所定入力中間ラインに接続されるその
入力ラインの出力端において並行動作される切換えスイ
ッチの各ポジションに対して、１人力中間ラインまたは
相応する中央段各々と必ず関連される出力中間ラインの
各ラインが入力ラインに対応する出力ラインに接続され
る出力端に同様に並行動作される切換えスイッチの１ポ
ジションがあることは必要である。これは、対応する出
力ラインに同一順序で入力ラインの全てのデータを１：
１交換において供給することが可能であらねばならない
場合には、簡単に実現されることができる。入力端およ
び出力端における切換えスイッチの相互に互いに割り当
てられたポジションは、効率のために同時にとられる。

切換えスイッチ自体の構造またはその入力の端子への接
続が入力端および出力端の両方での切換えスイッチにお
いて同一であらねばならない場合には、 （ａ）前記入力端および前記出力端における前記第１お
よび第２切換えスイッチの第１ポジションにおいて、前
記入力中間ラインを有する前記入力ラインおよび同時に
前記出力ラインを有する前記出力中間ラインは、必ず逆
順序で相互に接続されるとともに、 （ｂ）第２ポジションにおける接続は、前記第１ポジシ
ョンでの接続の並行シフトによって得られる ことを提供することは効率的である。

これは、１ポジションにおいて第１人カラインが、例え
ば最後の入力中間ラインに接続され、第２人カラインが
最後から２番目の入力中間ラインに接続される等のこと
を意味する。このようにして、特に簡単な良くレイ・ア
ウトされた構造が得られる。

前述の従来装置に関しては、その装置に接続通路を定め
るスイッチのアドレッシング・モードが、シフト・レジ
スタを用いる場合において説明されている。このような
シフト・レジスタもまた、本発明によってデータ・スト
アのアドレスを制御するためのスイッチング交換におい
て可能である。

しかしながら、本発明の実施態様は、 （ａ）前記アドレッシング装置は、前記各データ・スト
アに対する制御ストアを有して、およびま１ま たは、 （ｂ）　これらの制御ストアは、データ記憶アドレスの
同一順序を受は取る ことを特徴とするものである。これの結果として、切換
えられる前記接続通路に対する情報は、多重情報として
、言い換えれば各データ・ストアに対して実に一度得る
ことができる。しかし、この場合には、データ・ストア
と、このデータ・ストアに関する制御ストアとは、両者
は非常に高いレイトで動作するようになるが、■ユニッ
トに一体化されることができる。新しい接続を設けるた
めに前記制御ストアに入れられる情報は、全制御ストア
に共通にスイッチング計算機から一度に伝えられること
だけが必要である。したがって、単−殿方法によって通
路を探すことは、もはや必要とはされない。

基本的に、書き込みおよび読み出しのためのデータ記憶
アドレスの両順序は、切換えられるべき接続に無関係に
選択されることができる。この場合に、各データ・スト
アの制御ストアは、書き込みアドレスと、また読み出し
アドレスとの両方を含むことが必要である。本発明の他
の実施態様によれば、簡単な可能性は、 （ａ）書き込みおよび読み出しのためのデータ記憶アド
レスの２個の順序のうちの一方の順序は、切換えられる
接続から独立した前記データ・ストアの自然アドレス順
序であるとともに、（ｂ）他方の順序だけが、切換えら
れる接続によって決められる ことで提供される。この場合には、データ・ストアに対
して他のアドレス順序の決定は、明らかに零ではないブ
ロック化の可能性を生じることなくして、いずれの他の
手段もなしに得られることができる。前記自然アドレス
順序を形成するために、（ａ）２個の前記アドレス順序
の一方を形成する制御カウンタは、前記各データ・スト
アに配されるとともに、 （ｂ）　この制御カウンタは、必ず互いに相関するシフ
トされた１フレームの長さをカウントすることを提供す
ることは、特に効果を生じる。これは、前記制御カウン
タが全て同一カウント・クロックで与えられて、しかし
別の初期ポジションから与えられるか、あるいは別の開
始時点においてカウントを始めるような場合に簡単に得
られることができる。

前記制御ストアのアドレッシングは、いくつかの別な方
法で実行されることができる。入力端および出力端にお
ける前記切換えスイッチの巡回的制御に関しては、もっ
とも簡単な方法は１個の共通カウンタを用いることであ
る。本発明の他の実施態様にしたがって、全ての前記制
御ストアは、１個のアドレス発生器によって共同に制御
されるとともに、必ず１フレームにわたってシフトされ
たデータ記憶アドレスの同一順序が前記制御ストアに供
給されることを提供することは効果を生じる。この場合
には、このアドレス発生器は、前記切換えスイッチを制
御する共通カウンタである。

新しい接続を設けるための前記制御ストアに入れられる
情報は、対応するアドレス・スイッチによって全ての制
御ストアに同時に入れられることができる。あるいは、
この情報は、全ての制御ストアに供給されて、各制御ス
トアに対する有効なアドレスがまさに発生されているま
では制御ストアには入れられない。この場合には、アド
レス比較器は、各制御ストアに必要とされる。

本発明のさらに他の実施態様にしたがえば、（ａ）各制
御ストアは、関連される制御カウンタによってアドレス
されるとともに、 （ｂ）　これら全ての制御ストアは、同一制御記憶アド
レスで同一順序のデータ記憶アドレスを受は取る ことを提供することは効果を生じる。この場合には、前
記制御ストアの相応してシフトされたアドレッシングに
より、前記データ・ストアのアドレッシングにおけるシ
フトは、前記制御カウンタによって得られる。このカウ
ンタのカウントは、必ず１フレームの長さにわたってシ
フトされる。情報、言い換えれば、新しい接続を設ける
ための前記データ・ストアのアドレスは、この場合に全
ての制御ストアに同一制御記憶アドレスで同時に入れら
れる。

本発明による中央交換機による具体的一実施例につき、
図面を参照しつつ説明する。なお、この図面は、各々２
チヤンネルを有する３回線から成る入力ラインおよび出
力ラインが用いられた単純化された場合での本発明によ
るブロック回路図を示している。しかしながら、より多
数のチャンネルを有する多数の回線から成る場合でも、
同じ原理が適用できることは言うまでもない。

図面において、６１〜６３は入力ラインを示していると
ともに、データはビット順序に供給され、言い換えれば
、各ライン６１〜６３の各チャンネルは択一的にワード
と称せられる例えば８ビツトの連続する順序によって代
表されると見なされねばならない。そして、常に、ｎチ
ャンネルまたはｎワード（本実施例では、ｎ＝２である
。）が、従来方法で多重フレームを構成している。なお
、この多重フレームは、図示されてはいない従来構成要
素によって、スイッチング部の局部的フレーム・クロッ
クと同期され、相互に等しい位相を有している。

前述の３回線の入力ライン６１〜６３は、入力端に設け
られた切換え装置６に接続されている。この切換え装Ｗ
６は、各入力ライン６１〜６３に対して、これら３回線
の入力ライン６１〜６３に対応した各々３ポジションを
有する切換えスイッチ６４〜６６を構成している。これ
ら切換えスイッチ６４〜６６の出力は、前記切換え装Ｍ
６から入力中間ライン７１〜７３として導出されている
。これら全ての３個の切換えスイッチ６４〜６６は、並
行に切換えられ、前述の３回線の入力ライン６１〜６３
を巡回類に前記入力中間ライン７１〜７３に接続してい
る。言い換えれば、１ポジションにおいて入力ライン６
１が入力中間ライン７１に、入力ライン６２が入力中間
ライン７３に等接続され、次のポジションにおいて入力
ライン６１が入力中間ライン７２に、さらに入力ライン
６２が入力中間ライン７１に等接続される。この結果、
次表１で示される接続順序になる。

、表−」− したがって、前記切換えスイッチ６４〜６６の最終ポジ
ションにおいては、前記入力ライン６１〜６３が前記入
力中間ライン７１〜７３に逆順序に接続される。

前記切換えスイッチ６４〜６６は、カウンタ２の出力３
を介して制御されている。このカウンタ２は、前記入力
ライン６１〜６３での各新しいチャンネルまたはワード
の始まりにおいて、計数人力１にワード・パルス−Ｐを
受は取る。本実施例においては、このカウンタ２が２　
（各入力ライン６１〜６３当たりのチャンネル数）×３
　（入力ライン６１〜６３の回線数）＝６ポジションの
容量を有している。したがって、このカウンタ２は、ス
ーパ・フレームと称されるフレームにおいて全サイクル
が実行される。

前記切換えスイッチ６４〜６６は、各新しいフレーム毎
に１ポジションが増加される。したがって、スーパ・フ
レーム後には、再び元の位置に戻る。

前記各入力中間ライン７１〜７３は、１ワード用の多数
の記憶アドレスを有した関連されるデータ・ストア１２
．２２．３２のデータ入力に必ず接続されている。これ
らデータ・ストア１２．２２．３２でのアドレスは、左
側コラムに示されている。このデータ・ストア１２のア
ドレッシングは、前記入力中間ライン７１および制御接
続１５への破線接続によって示されている。この制御接
ｖＥ１５は、前記ワード・パルス畦をカウントする制御
カウンタ１４から発している。加わうるに、この制御カ
ウンタ１４は、デコーダ４から生じた出力４ａを介して
スタート・ポジションにリセットされる。このデコーダ
４は、また前記カウンタ２の出力３にも接続されており
、また新しいフレームの始まりにおいて必ずいずれかの
出力４ａ、　４ｂ、　４ｃでの信号を形成する。より具
体的には、前記出力４ａにおける信号は、スーパ・フレ
ームの第１フレームの前または始まり時に供給される。

これに応答して、スーパ・フレームの第１フレームにつ
いての第１人カライン６１の第１チヤンネルでのデータ
・ワードは、前記データ・スドア１２内のアドレスＯの
隣に番号によって示されるように、このデータ・ストア
１２のアドレス０に入れられる。次のワード・パルス１
後には、前記制御カウンタ１４はさらに１カウント・ポ
ジション進むとともに、接続１５を介して前記データ・
ストア１２のアドレス１を機能させる。このアドレス１
に、前記第１人カライン６１の第１フレームでの第２チ
ヤンネルが入れられる。

次のワード・パルスＷＰにおいて、前記制御カウンタ１
４は、再び１ポジション増加される。しかし、加わえて
、前記切換えスイッチ６４〜６６は中央ポジションに切
換えられ、その結果第２フレームの第１チヤンネルから
の第２人カライン６２のデータ・ワードは、前記データ
・ストア１２のアドレス２に入れられる。このようにし
て、このデータ・ストア１２にデータ・ワードを入れる
ことが続けられる。

したがって、１スーパ・フレームの終わりには、図中に
番号によって示された前記データ・ワードが入れられる
。続くスーパ・フレームの始まりには、前記データ・ス
トア１２に入れられる情報は、必ず重ね書きがされる。

同様に、前記データ・ストア２２は、前記入力中間ライ
ン７２に現れるデータ・ワードを入れるために、接続２
５を介して制御カウンタ２４によってアドレスされる。

この制御カウンタ２４もまた、各ワード・パルスＷＰ毎
に１ポジション増加される。しかし、前記出力４ｂを介
してスーパ・フレームの第２フレームの始まりにおいて
スタート・ポジションにリセットされる。したがって、
新しいスーパ・フレームの始まりには、前記制御カウン
タ２４は、図中に示されるように、前記接続２５を介し
て前記データ・ストア２２のアドレス４を機能させる。

前記切換えスイッチ６５は、各スーパ・フレームの始ま
りにおいて、前記第３人カライン６３が入力中間ライン
７２に接続されることから、この第３人カライン６３か
らの第１フレームの第１チヤンネルのデータ・ワードは
、前記データ・ストア２２のアドレス４に入れられる。

これに続いて、前記データ・ストア１２について説明さ
れたと同様にして、前記入力ライン６１〜６３からのデ
ータ・ワードは、このデータ・ストア２２に入れられる
。したがって、最終的には、前記データ・ストア１２と
同様に、このデータ・ストア２２には必ず各入力ライン
６１〜６３の各チャンネルからの、しかしアドレスの隣
りに示される番号を互いに比べると明らかなように、前
記データ・ストア１２に対するフレームとは別のフレー
ムからの１ワードを収納する。また、前記入力ライン６
１〜６３と、この入力ライン６１〜６３におけるチャン
ネルとについてのデータ・ワードの順序は、前記データ
・ストア１２のワードの順序と一致している。

前記データ・ストア３２もまた、接続３５を介して書き
込み動作に関して制御カウンタ３４によって制御される
。この制御カウンタ３４は、前記出力４ｃを介して第３
フレームの始めにスタート・ポジションにリセツトされ
る。この結果として、この制御カウンタ３４は、前記接
続３５を介して新しいスーパ・フレームの始めに、図中
に示されるような前記データ・ストア３２のアドレス２
をアドレスする。そして、このデータ・ストア３２に前
記第２人力ライン６２の第１フレームにおける第１チヤ
ンネルのデータ・ワードを入れる。スーパ・フレームの
終わりには、このデータ・ストア３２もまた各入力ライ
ン６１〜６３の各チャンネルの１ワードを、しかし他の
前述の２個のデータ・ストア１２．２２に対するフレー
ムとは別のフレームから収納する。このようにして、３
回線の入力ライン６１〜６３の全てのデータ・ワードは
、１個のスーパ・フレームの間に３個の連続するフレー
ムから３個の前記データ・ストア１２．２２．３２の全
てに記憶される。

前記データ・ストア１２．２２．３２が読み出される場
合には、アドレッシングは制御ストア１６．２６゜３６
を介して、言い換えれば、データ・ストア１２について
は制御ストア１６および接続１７を介して、データ・ス
トア２２については制御ストア２６および接続２７を介
して、またデータ・ストア３２については制御ストア３
６および接続３７を介して実行されるだけである。ここ
に示されている実施例においては、これら制御ストア１
６．２６．３６もまた前記カウント２の出力３を介して
アドレスされる。これら制御ストア１６．２６．３６の
内容は、詳細に後述される。

さて、前記データ・ストア１２．２２．３２のデータ出
力は、各出力中間ライン８１〜８３に接続されている。

この出力中間ライン８１〜８３ば、また前記切換え装置
６と全く同一構造の、言い換えれば３個の切換えスイッ
チ８４〜８６を組み込んだ切換え装置８の入力を示して
いる。これら切換えスイッチ８４〜８６は、前記カウン
タ２の出力３を介して前記切換装置６の切換えスイッチ
６４．６５．６６と同時に制御され、例えば次々と前記
出力中間ライン８１を出力ライン９１に、そして出力ラ
イン９３に、更に出力ライン９２に接続する。また、他
の前記出力中間ライン８２．８３に関しても同様に接続
する。この場合に、前記切換袋Ｗ６に対してと同一の接
続順序が得られる。

個々の接続の切換えに関しての詳細な説明は、次表２を
参照して与えられている。

この表２において、第１コラムは、前記カウンタ２の出
力３に現れるカウンタ・ポジションを示している。また
、このカウンタ・ポジションは、同時に個々の前記制御
ストア１６．２６．３６のアドレスを構成している。次
のコラムは、前記制御ストア１６の内容を示しており、
前記データ・ストア１２を読み出すために前記接続１７
を介して供給されるアドレスを表わしている。更に次の
コラムには、入力ライン番号およびチャンネル番号、更
に一字画後にフレーム番号によって示された切換え接続
が明示されている。これは、所定時点、言い換えれば、
３フレームから成るスーパ・フレームの終わりでの前記
データ・ストア１２．２２．３２の図中に示された内容
にもとづかれている。なお、前記フレーム番号のカウン
トは、この所定時点に関連している。前記切換え接続を
示す第３コラムの右側には、前記フレーム番号が、図示
されている時点から始まる４、５および６によって先に
カウントされている。なお、下線はある程度までは時間
軸を表わしている。

同様にして、次の第４コラムは、前記制御ストア２６の
内容、言い換えれば、前記データ・ストア２２の読み出
しに際して接続２７を介して駆動されるアドレスの順序
を表わしている。また次のコラムは、前記第３コラムと
同様に前記データ・ストア２２を介して切換えられる接
続を示している。第６コラムも同様である。この第６コ
ラムは、前記データ・ストア３２をアドレスするための
前記制御ストア２６の内容を示している。また、最後の
コラムは、このデータ・ストア３２を介して切換えられ
る接続を示している。

図中に示されている状態後の第４フレームの始まりにお
いて、したがって前記入力ライン６１〜６３の新しいデ
ータ・ワードが、言い換えれば、この第４フレームの第
１チヤンネルが前記データ・ストア１２．２２．３２に
入れられる前に、アドレス０は前記カウンタ２の出力３
で得られることができる。

また、対応する前記制御ストア１６．２６．３６が、こ
れにより駆動される。これに応答して、前記データ・ス
トア１２は、アドレス３で読み出される。また、前記第
２人カライン６２からの第２フレームの第２チヤンネル
に由来する、この読み出されたデータ・ワードは、第１
出カライン９１に第４フレームの第１チヤンネルで供給
される。したがって、このデータ・ワードは、２フレー
ムには１チヤンネル少ない遅延でもって第２人カライン
６２から第１出カライン９１に転送される。

この時点において、前記制御ストア２６は、前記データ
・ストア２２のアドレスから、前記第１人カライン６１
からの第２フレームの第２チヤンネルから来たデータ・
ワードを読み出す。そして、このデータ・ワードを第３
出カライン９３に第４フレームの第１チヤンネルで転送
する。ここで、このデータ・ワードの第１人カライン６
１から第３出カライン９３への転送における遅延もまた
２フレ一ム時間には１チヤンネル少ない継続時間を有す
る。

前記制御ストア３６は、前記データ・ストア３２のアド
レスから、前記第２人カライン６２の第１チヤンネルか
ら第１フレームで受は取ったデータ・ワードを読み出す
。このデータ・ワードは、第２出カライン９２に第４フ
レームの第１チヤンネルで供給される。このデータ・ワ
ードにおいて、第２人カライン６２から第２出カライン
９２への切換え遅延は、全３フレ一ム時間にまでなる。

前記データ・ストア１２．２２．３２が同時に前述した
ように読み出された後に、前記入力ライン６１〜６３の
第１チヤンネルからの第４フレームでのデータ・ワード
は、前記制御カウンタ１４．２４．３４によって定めら
れかつ図中で矢印で示されるアドレスに入れられる。今
、前記データ・ストア１２．２２゜３２の内容は、フレ
ーム番号に関しては表示と比べて変わっている。注目さ
れるべきことは、前記データ・ストア３２において、読
み出し動作がまさに実行されている同一アドレス２に情
報が再び直ぐに入れられることである。前述した本実施
例においては、これは実に前記接続３５．３７によって
定められる１アドレスにだけに起こる。しかし、これは
択一的に他のアドレスでも起こる。したがって、前記デ
ータ・ストア１２．２２．３２は、前記入力ライン６１
〜６３から出力ライン９１〜９３にデータ・ワードのビ
ット順序転送の場合には、読み出され、また再び同一ア
ドレスに書き込まれることが可能であるようにあらなけ
ればならない。なお、このビ。

ト順序転送は、この順序を択一的に逆にすることが可能
である。ビット順序切換えに関しては、加ねえて、前記
データ・ストア１２．２２．３２内のデータ・ワードの
個々のビットが個別的に次々にアドレスされることが必
要である。したがって、各データ・ワードの読み出しお
よび書き込みにおいて、ビットが捜される。

完全な１データ・ワードが読み出されかつ再び書き込ま
れた後に、前記制御ストア１６．２６．３６に対するア
ドレス１が前記カウンタ２の出力３に現われるに応答し
て、次のワード・パルス粁が現われる。このアドレス１
によって、この市ＩＮ卸ストア１６は、第３フレームに
ついての前記第３人カライン６３の第１チヤンネルのデ
ータ・ワードが第４フレームの第２チヤンネルで前記第
１出カライン９１を介して転送される結果として、前記
データ・ストア１２のアドレス４をアドレスする。した
がって、このデータ・ワードは、１フレームと１チヤン
ネルとの継続期間まで遅延されるだけである。本実施例
においては、このデータ・ワードは、先に転送されたデ
ータ・ワードと同一遅延を与える。他のデータ・ストア
２２．３２の読み出しも同様に実行され、また前記カウ
ンタ２の出力３に生ずる次のアドレスに対しても同様に
実行される。なお、注目されるべきことは、２アドレス
後毎に、前記切換えスイッチ６４〜６６だりでなく前記
切換えスイッチ８４〜８６も、必ず１ポジションさらに
切換わることである。加わうるに、前記カウンタ２の出
力３での他のアドレスに対して、図中に示されているデ
ータ・ワードが必ずしも前記データ・ストア１２゜２２
、３２から読み出されないで、最後のアドレスで図中に
示される時点後に入れられた、したがって各フレーム４
，５から生したデータ・ワードが読み出されることが考
えられるべきである。表２において、これらのデータ・
ワードに対するフレーム番号には下線が付されている。

表２は、所定入力ライン６１〜６３の所定チャンネルの
データ・ワードもまた同一チャンネルで、そして必ず同
一フレーム順序で同一出力ライン９１〜９３に転送され
ることを示している。これもまた、各入力ライン６１〜
６３の各チャンネルが各出力ライン９１〜９３の各チャ
ンネルに切換えられることができることを示している。

なお、この場合に、ブロック化は可能ではない。この目
的のために、個々の前記制御ストア１６．２６．３６は
、１フレームにわたってシフトされる関連されるデータ
・ストア１２゜２２、３２を、表中に示されている同一
アドレス順序において、前記データ・ストア２２に対す
るアドレス順序が２ポジション、言い換えれば、前記デ
ータ・ストア１２の他の順序に相関して下方に１フレー
ムの長さにわたってシフトされる・ために、必ずアドレ
スすることはやむを得ないことである。なお、このデー
タ・ストア１２に対するアドレス順序において下方の２
個のアドレスは、前記データ・ストア２２に対するアド
レス順序に一番上で加えられる。同じことは、このデー
タ・ストア２２に相関する前記データ・ストア３２のア
ドレス順序に関してあてはまる。また、この方法のアプ
ローチで、前記データ・ストア１２の他の順序に相関す
る前記データ・ストア３２のアドレス順序のシフトに関
してもあてはまる。したがって、環状にされた巡回シフ
トが得られる。これは、前記制御ストア１６゜２６、３
６が全て前記カウンタ２の出力からアドレスされるとい
う仮定にもとづいている。

他の可能性は、関連される制御カウンタ１４．２４゜３
４から各制御ストア１６．２６．３６を、より具体的に
は、制御カウンタ１４から制御ストア１６を、制御カウ
ンタ２４から制御ストア２６を、また制御カウンタ３４
力）ら制御卸ストア３６をアドレスすることである。

これらの場合に、全ての前記制御ストア１６．２６゜３
６は、これらのアドレスに相関して同一内容を有すると
ともに、読み出しの間において、前記データ・ストア１
２．２２．３２のアドレッシングをシフトすることは、
これらＩＩ？卸ストア１６．２６．３６のシフ・トされ
たアドレッシングによって実行される。なぜならば、前
述された制御カウンタ１４．２４．３４が、互いに相関
してシフトされた後にカウントするからである。これは
、接続制御情報を図示されない切換えコンピュータの命
令から前記制御ストア１６゜２６、３６に入れるに有利
である。なぜならば、この場合には、このコンピュータ
が同一アドレスで全ての制御ストア１６．２６．３６に
書き込むことができるからである。この場合に、この切
換え動作の間におけるワードの伝送の順序は、変化され
ない。

いままでのところの説明では、データ・ワードのビット
順序切換えにもとづかれている。非常に高いビット・レ
イトを有するラインに対しては、前記切換えスイッチ６
４〜６６、８４〜８６の可能な切換えレイト、また前記
データ・ストア１２．２２．３２および制御ストア１６
．２６．３６の動作レイトは、限度を超えさせることが
できる。この場合には、外部入力ラインにビット順序に
到達する個々のチャンネルのデータ・ワードを並列に変
換すること、および示されかつ説明されたような装置に
おいてそのデータ・ワードをビット並列に切換えること
は、なお一層有利である。この場合には、これら切換え
スイッチ６４〜６６、８４〜８６は、対応する多重構成
、言い換えれば、各ビットに対して１スイツチであらね
ばならない。同様に、前記入力ライン６１〜６３、中間
ライン７１〜７３．８１〜８３および出力ライン９１〜
９３も、実際にワード当たりのビット数に対応する多数
回路の並列ラインから構成されなければならない。これ
とは逆に、前記データ・ストア１２．２２゜３２、更に
は前記制御ストア１６．２６．３６も容量においては変
更が必要とされない。なぜならば、いずれの場合におい
ても、全ての前記データ・ストア１２、２２．３２は一
諸に、入力ライン数に等しい多数のフレームから成る全
ての入力ラインのデータ・ワードを同時に記憶しなけれ
ばならないからである。

前述された本実施例において説明された構成は、前記切
換えスイッチ６４〜６６、８４〜８６によって実行され
る接続の順序、したがって前記データ・ストア１２．２
２．３２に記憶される個々の前記入力ライン６１〜６３
の値の順序に関しては、変形されることもできる。より
具体的には、例えば、これら人カラ・イン６１〜６３が
個々の前記切換えスイッチ６４〜６６に別の方法で接続
されるようである。これら切換えスイッチ６４〜６６も
反対に設けられることができる。

言い換えれば、各入力ライン６１〜６３が１個の切換え
スイッチに接続されるようにしてである。基本的に重要
なことは、各データ・ストアが必ず全ての入力ラインか
らの同−景の情報を収納するとともに、全てのデータ・
ストア１２．２２．３２がチャンネルに関しても相互に
同一順序で入力ラインの情報成分を収納することにある
。したがって、全ての前記制御ストア１６．２６．３６
も、互いに相関して恐ら（シフトされたアドレスの同一
順序を含む。

これにより、これらの接続を設けるだめのアドレスは、
一様に前記制御ストア１６．２６．３６に入れられるこ
とができる。加ね・うるに、出力端において前記切換え
スイッチ８４〜８６によって実行される接続は、入力端
において前記切換えスイッチ６４〜６６の接続とマツチ
されなければならない。言い換えれば、必ず接続の同一
組み合わせが切換え可能であらねばならない。

前述された装置は、内部ブロック化なしの単一段切換え
マトリックスとして動作する。前記切換えスイッチ６４
〜６６、８４〜８６に要求されるコストおよび設計努力
は、これら切換えスイッチ６４〜６６゜８４〜８６が従
来の集積された標準モジュール、特に通常にマルチプレ
クサ−またはディマルチプレクサーと呼ばれる形で実現
されることができるために、押さえられる。これに対し
て、慣習的に、集積された記憶回路も前記データ・スト
ア１２．２２゜３２および制御ストア１６．２６．３６
に用いられることができる。この装置が単一段の切換え
マトリックスとして動作するためには、いずれのパス・
サーチング装置も必要とはされない。また、各接続は、
前記データ・ストア１２．２２．３２に対して、単一値
、言い換えれば全ての前記制御ストア１６．２６．３６
において同一であるアドレスによって定められるだけで
ある。

【図面の簡単な説明】

第１図は、本発明による中央交換機の具体的一実施例を
説明するだめのブロック回路図である。 ２・・・カウンタ　　　　　　４・・・デコーダ６・・
・切換え装置

Claims (1)

1. 【特許請求の範囲】 １、（ａ）入力端において、巡回的にかつ並行的に動作
   されるとともに、入力ラインでの入力 データをフレーム順序にかつ巡回的に同一 数の入力中間ラインに分配する第１切換え スイッチと、 （ｂ）この入力中間ラインに接続されかつデータ・スト
   アを有するとともに、切換えられ るデータ通路を決めて、前記入力中間ライ ン数に等しい複数の出力中間ラインに前記 データを供給する中央段および （ｃ）出力端において、巡回的にかつ並行的に動作され
   るとともに、前記データをフレー ム順序にかつ巡回的に、この伝送されるデ ータが現れる出力ラインに分配する第２切 換えスイッチ を具えて、スイッチング・マトリックスを 介して前記出力ライン数に等しい複数の前 記入力ラインに、巡回的に繰り返されるフ レームで入ってくるディジタル・時間イン ターリーブされたデータのコンピュータ制 御スイッチングを行なう中央交換機におい て、 （ｄ）前記入力端において前記第１切換えスイッチのポ
   ジションによって与えられる前記 入力中間ラインへの前記入力ラインの接続 のいずれの組み合わせに対しても、前記出 力端において前記第２切換えスイッチによ って与えられる前記出力ラインへの前記出 力中間ラインの接続の同一組み合わせが得 られることができるとともに、 （ｅ）これら組み合わせの順序は、必ず同一であり、か
   つ、 （ｆ）前記各入力中間ラインに対する前記中央段におい
   て、各フレームの間中における全 ての前記入力ラインのデータを記憶する容 量を有して、前記各入力ラインの他のフレ ームの各１個のデータを記憶するランダム にアドレスすること可能なデータ・ストア が与えられ、 （ｇ）また、これら全てのデータ・ストアを同一アドレ
   ス順序で巡回的に駆動するととも に、これらデータ・ストア毎に１フレーム にわたってシフトさせて接続依存書き込み およびまたは接続依存読み出し動作を行な うようにアドレッシング装置が与えられる ことを特徴とする中央交換機。 ２、（ａ）前記入力端および前記出力端における前記第
   １および第２切換えスイッチの第１ポ ジションにおいて、前記入力中間ラインを 有する前記入力ラインおよび同時に前記出 力ラインを有する前記出力中間ラインは、 必ず逆順序で相互に接続されるとともに、 （ｂ）第２ポジションにおける接続は、前記第１ポジシ
   ョンでの接続の並行シフトによっ て得られる ことを特徴とする特許請求の範囲第１項に 記載の中央交換機。 ３、（ａ）前記アドレッシング装置は、前記各データ・
   ストアに対する制御ストアを有すると ともに、 （ｂ）これら全ての制御ストアは、データ記憶アドレス
   の同一順序を含む ことを特徴とする特許請求の範囲第１項ま たは第２項に記載の中央交換機。 ４、（ａ）書き込みおよび読み出しのためのデータ記憶
   アドレスの２個の順序のうちの一方の 順序は、切換えられる接続から独立した前 記データ・ストアの自然アドレス順序であ るとともに、 （ｂ）他方の順序だけが、切換えられる接続によって決
   められる ことを特徴とする特許請求の範囲第１項、 第２項または第３項に記載の中央交換機。 ５、（ａ）２個の前記アドレス順序の一方を形成する制
   御カウンタは、前記各データ・ストア に配されるとともに、 （ｂ）この制御カウンタは、互いに相関する１フレーム
   の長さにわたってシフトされるカ ウント動作を実行する ことを特徴とする特許請求の範囲第４項に 記載の中央交換機。 ６、全ての前記制御ストアは、アドレス発生器によって
   共同に制御されるとともに、必ず１フレームにわたって
   シフトされるデータ記憶アドレスの同一順序を含むこと
   を特徴とする特許請求の範囲第１項乃至第５項のうちの
   いずれかに記載の中央交換機。 ７、（ａ）各制御ストアは、関連される制御カウンタに
   よってアドレスされるとともに、 （ｂ）これら全ての制御ストアは、同一制御記憶アドレ
   スで同一順序のデータ記憶アドレ スを含む ことを特徴とする特許請求の範囲第１項乃 至第５項のうちのいずれかに記載の中央交 換機。