JPH01123548A - 通信交換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順序で本発明を説明する。

Ａ、産業上の利用分野 Ｂ、従来技術 Ｃ１発明が解決しようとする問題点 り０問題点を解決するための手段 Ｅ、実施例 Ｅｌ、交換システムの基本的構造（第１図）Ｅ２．　　
ミニパケットの構造（第２図）Ｅ３．入力交換アダプタ
中のミニパケットの発生、出力交換アダプタ中の非パケ
ツト化（第３図） Ｅ４．交換組織モジュールの第１の実施例（第４．５．
６．７．８．９．１Ｏ１１１，１２、１３．１４．１５
．１６図） Ｅ５．交換組織モジュールの第２の実施例（第１７．１
８．１９．２０図） Ｆ０発明の効果 Ａ、産業上の利用分野 本発明は複数の入り及び出伝送リンクを通信ネットワー
クのノードで相互接続するため、もしくは入り及び出コ
ンピュータ及びワークステーションの接続リンク間でデ
ータを交換するための交換装置に関する。具体的には本
発明の交換装置は入りリンクから出リンクへパケット交
換トラフィック並びに回路交換トラフィックを選択的に
指向する。

Ｂ、従来技術 情報の高速交換は、情報がアナログ信号のものであれ、
アルファニューメリックなものであれ、通信ネットワー
クには重要なタスクである。種々の方向からの回線もし
くは伝送リンクがこれ等の間で情報を交換するために相
互接続されているネットワーク・ノードはしばしば伝送
中の遅延の原因となっている。もし多くのトラフィック
があるノードに集中し、もし特にそのトラフィックの大
部分が２．３のリンクを通過するならば、遅延の増大も
しくは情報の損失すらも生ずる。従って高速で実際上途
絶しない交換ノード即ち交換が望まれる。このような交
換ノードはさらに回路交換（ＣＳ）音声チャネルからの
情報もしくはパケット交換（ｐｓ）リンクからのデータ
のような異なる種類のトラフィックを処理できなくては
ならない。

文献及び特許には交換もしくは交換装置のための種々の
解決法が提案されている。

１９７５年全国通信会議ＮＴＣの論文集筒４２−１２・
・・第４２−１７頁に発表されたＧ、　　Ｊ、コビエロ
他による論文ｒｓＥＮＥＴ概念による回路／パケット交
換の統合じＩｎｔｅｇｒａｔｉｏｎ　ｏｆＣｉｒｃｕｉ
ｔ／Ｐａｃｋｅｔ　Ｓｗｉｔｃｈｉｎｇ　ｂｙ　ａ　５
ＥＮＥＴ　Ｃｏｎｃｅｐｔ”ｂｙ　Ｇ、Ｊ、　Ｃｏｖｉ
ｅｌｌｏ　ｅｔ　ａｌ、＋　ｉｎ　ｔｈｅ　Ｐｒｏｃｅ
ｅｄｉｎｇｓｏｆ　ｔｈｅ　Ｎａｔｉｏｎａｌ　Ｔｅｌ
ｅｃｏｍｎ＋ｕｎｉｃａｔｉｏｎｓＣｏｎｆｅｒｅｎｃ
ｅ　ＮＴＣ１９７５，ｐｐ、４２−１２・・・４２　１
７）はトランク回線間で回路交換及びパケット交換され
る情報を伝送するためのノード交換を説明している。

入力デマルチプレクサ及び出力マルチプレクサがトラン
ク回線をＣＳ）ラフイックのための１つの共通バス及び
ＰＳ）ラフイックのための他の共通バスに接続している
。アドレス付きのワードが順次これ等のバス上に伝送さ
れている。ＰＳ及びＣＳトラフィックの処理が異なるの
で−様な内部構成にすることができず、ＣＳ）ラフイッ
クの各単一ワード（即ちバイト）に、アドレスを付加す
ることがバスに多くのオーバーヘッドを課している。

さらに交換機能の大部分は割当てられた時間スロットに
ついてＴＤＭ　（時分割多重）交換動作を遂行するマル
チプレクサ及びデマルチプレクサで行われている。各割
当ては夫々のＣ３接続の接続時間中は保存されている。

米国特許第４３１４３６７号はパケット・ネットワーク
・ノード中で入り及び出リンクを相互接続するための交
換構造体を開示している。各このようなノード交換はす
べての入力をすべての出力に接続する２段相互接続パタ
ーンより成り、各パケットはそのアドレスに基づいて入
力から正しい出力に直接導かれている°。この構造体は
純粋なパケット交換ネットワークであるから、回路交換
情報の伝送手段は与えられていない。

ディジタル通信についてのＩ　ＥＥＥ　Ｉ　９８６年国
際チューリッヒ・セミナーの論文集筒１４９−１５３ペ
ージのＴ、タケウチ他による論文「実験用同期合成交換
システム」　じＡｎ　Ｅｘｐｅｒｉｎ＋ｅｎｔａｌＳｙ
ｎｃｈｒｏｎｏｕｓ　Ｃｏｍｐｏｓｉｔｅ　Ｓｗｉｔｃ
ｈｉｎｇ　Ｓｙｓｔｅｍ”　ｂｙＴ、Ｔａｋｅａｃｈｉ
　ｅｔ　ａｌ、、　Ｐｒｏｃｅｅｄｉｎｇｓ　ｏｆ　ｔ
ｈｅ　ＩＨＥＥ１９８６　Ｉｎｔｅｒｎａｔｉｏｎａｌ
　Ｚｕｒｉｃｈ　Ｓｅｍ１ｎａｒ　ｏｎ　Ｄｉｇｉｔａ
ｌＣｏｍｍｕｎｉｃａｔｉｏｎｓ、　ｐｐ、１４９−１
５３）は複数のトランク回線を相互接続するための交換
構造体を説明している。この交換構造体は基本的には複
数の同期的スロット化伝送リングより成り、このリンク
にトランクの各々が交換モジュールによって接続されて
いる。各交換モジュールはアドレスの付されたパケット
を空の時間スロットに挿入でき、パケットは宛先の交換
モジュールで抜き出されている。

パケット交換データ及び回路交換データの両方が伝送で
きる。しかしながら宛先に従うランダムな再順序付けに
よるＴＤＭな交換動作が別個にトランク交換モジュール
の各々に必要であり、より大きな交換システムを構成す
るためにこのタイプの等しい交換モジュールを組合せる
ことは不可能である。

ドイツ公開特許出願第２４４１０９９号には、各パケッ
トの各フィールドが特定のノードに関連し、各パケット
が自己経路指定アドレスを有し、そのノードからどの出
力を取り出すべきかを判断するパケット交換ネットリー
クが開示されている。

この刊行物は異なるサービスの統合を開示していす、回
路交換情報の伝送に適していない。

従来技術はＣ３及びＰＳトラフィックの両方が内部で平
等に取扱われ、交換モジュール内に高速伝送回路を必要
とすることなく、等しいモジュールによってモジュール
の拡張を可能にするような交換ノードを開示していない
。

Ｃ０発明が解決しようとする問題点 本発明の主目的は極めて高速度回路交換及びパケット交
換トラフィックを統一的に処理できる高速交換装置を与
えることにある。

本発明に従えば、高速度ＬＡＮ　（ローカル・エリヤ・
ネットワーク）相互接続及び高速度データ・プロセッサ
もしくはワークステーションだけでなくｌ５ＤＮサービ
スのような種々のインターフェイスを援助する高速度交
換装置が与えられる。

本発明に従えば、回路交換情報及びパケット交換情報の
両方のために、交換装置内に統一アーキテクチュア及び
統一プロトコル及び制御アルゴリズムを有する、伝送リ
ンクを相互接続するための交換装置が与えられる。

本発明に従えば、単一のＶＬＳ　Ｉチップ上に各モジュ
ールが具体化され、拡張のモジュール性及び柔軟性を与
える、基本的な一様性のある交換モジュールから構成で
きる伝送リンクを相互接続する交換装置が与えられる。

Ｄ０問題点を解決するための手段 本発明の交換装置は、並列交換スライス・モジュールよ
り成る自己経路指定交換組織を有し、そして、各々局所
経路指定アドレスを含む−様なミニパケットを発生して
、各ミニパケットを局所経路指定アドレスに応答して上
記交換組織の入力ポートから出力ポートに伝送し、ここ
でさらに伝送されるために待ち行列にする。

−様な基本構成ブロックから構成するので、拡張のモジ
ュール性及び柔軟性が与えられる。自己経路指定モジュ
ールを使用するので、交換の制御は１つのプロセッサ構
成要素中に集中されず、分散される。パケット及び回路
トラフイ・ツタの間の交換サービスの分配は完全にダイ
ナミックに内在的に行われる。

Ｅ、実施例 Ｅｌ、交換システムの基本的構造 第１図は基本的な交換システムの構造を示す。

このシステムは交換組織１１、入力ポート１５（１５−
１・・・１５−ｋ）で交換組織に接続された入力交換ア
ダプタ（ＳＡ）１３　（１３−１−・・１３−ｋ）及び
出力ポート１９　（１９−１・・・１９−ｐ）で交換組
織に接続された出力交換アダプタ（ＳＡ）１７　　（１
７−１・・・１７−ｐ）より成る。

入り及び出伝送リンク２１（２１−１・・・２ｌ−ｑ）
及び２３　（２３−１・・・２３−ｒ）は夫々回線（リ
ンク）アダプタ（ＬＡ）２５　（２５−１・・・２５−
ｑ）及び２７　（２７−１・・・２７−ｒ）によって交
換システムに接続されている。伝送リンクは回路交換も
しくはパケット交換トラフィックを、ワーク・ステーシ
ョン、電話機等のような関連ユニット（ＷＳとして示さ
れたリンク）、ローカル・エリヤ・ネットワ゛−り（Ｌ
ＡＮと示されたリンク）、統合サービス・ディジタル・
ネットワーク機構（ＩＳＤＮとして示されたリンク）も
しくは任意の他の通信システムとの間で伝送する。さら
にプロセッサを直接交換アダプタ１３及び１７に取付け
ることができる。回線アダプタ（ＬＡ）及び交換アダプ
タ（ＳＡ）は共通のインターフェイスを有する。

入力交換アダプタで、パケット交換及び回路交換インタ
ーフェイスからの種々のサービスが集められ、−様なミ
ニパケット（いくつかの可能な固定長のうちの１つの長
さを有する）に変換される。

このミニパケットには交換システムの必要な出力ポート
（及び出リンク）を指定する経路指定情報を含んだヘッ
ダを有する。ミニパケットの詳細並びに入力交換アダプ
タにおけるミニパケットの発生及び出力交換アダプタ中
の非パケツト化については次の小見出しで説明する。

交換組織は高速な自己経路指定ネットワークを介して、
任意の入力ポートから任意の出力ポートへミニパケット
を導く。自己経路指定ネットワークの構造は、ミニパケ
ットが何等の競合もなく内部的に同時に経路指定される
ようになっている。

交換システムの心臓部はスイッチ組織である。

２つの異なる実施例が考えられるが、以下別個に説明す
る。

１つの実施例では、交換組織は各入力ポート毎に、夫々
の入力ポートをすべての出力ポートに接続する自己経路
指定２進ツリー（木）より成り、（入力ポートかに個あ
る場合には）交換組織は全部でこのようなツリーをに個
有する。他の実施例では、出力ＲＡＭを有するバス構造
体が各出力ポートのためのスライスとして与えられ、す
べての入力ポートを夫々の出力ポートに接続している。

（ｐ個の出力ポートが与えられている場合には）、交換
組織は全体としてｐ個のこのようなスライスが与えられ
る。これ等の実施例のより詳細は以下の小見出しで説明
する。

Ｅ２．ミニパケットの構造 ミニパケットの構造が第２　（Ａ及びＢ）図に示されて
いる。ミニパケットの最も簡単なフオームは第２図（Ａ
）に示されている。これは最初の部分に、要求されてい
る出力ポートを指定する経路指定アドレスＡ（１バイト
）を有する。第２の部分は交換組織によって使用される
制御フィールドＣＴＬ　（１バイト）であり、たとえば
ミニパケットの長さ（Ｌ）を指定し、情報の優先順位（
Ｐ）を識別する情報を含んでいる。

各ミニパケットの最後の部分は情報フィールドである。

これは入り伝送リンク上に受信され、出伝送リンクへ供
給しなければならないデータ・バイトもしくは音声のサ
ンプルを含んでいる。

第２図（Ａ）のフォーマットは唯一つの交換段だけを有
し、唯１つのリンクが交換組織の各ボートに取付けられ
ている交換システムに適している。

多段交換システム及び１つの交換組織のボート当りいく
つかのリンクもしくはチャネルを有する交換システムの
場合は、第２図（Ｂ）に示したような拡張フォーマット
を使用しなければなら゛ない。

ここではアドレスはいくつかのバイトＡ１、Ａ２、Ａ３
（必要ならば、それ以上）より成る。アドレス・バイト
の１つ（たとえばＡｌ）は１つの交換段を通る経路指定
を制御するためにミニパケットの先頭にある。段間では
、アドレス・バイト位置はシフトされ、次の段では他の
アドレス・バイト（たとえば、Ａ２）がミニパケットの
先頭にあって、経路指定を制御する。制御パイ）ＣＴＬ
は常に第２の部分に留まっている。

さらに、同じ出力ポートに接続されている異なる伝送リ
ンク間及び各ＴＤＭリンク（バス）の異なる時間スロッ
ト／チャネル間を区別するためにチャネル識別バイトＣ
ＩＤが与えられる。このバイトは出力交換アダプタによ
って使用されるべきものであるから、ミニパケットの情
報フィールドとともに交換組織出力ポートを通して伝送
される。

ＣＩＤバイトは必要な時は最初の位置に来るように、他
のアドレス・バイトのようにシフトされる。

Ｅ３．入力交換アダプタ中でのミニパケットの発生及び
出力交換アダプタ中での非パケツト化第３Ａ乃至第３Ｆ
図は入力交換アダプタ１３−１及び出力交換アダプタ１
７−１中の回路のブロック図並びに使用される情報組繊
を示している。

第３Ａ図には、ＴＤＭリンクを接続するための入力交換
アダプタ回路が示されているが、これはメモリ・ブロッ
ク５１、パケット化装置５３及びマイクロ制御装置（Ｍ
Ｃ）５５より成る。リンク（ＴＤＭバス）上に到来した
情報は回線アダプタ２５−１中で調整され次にメモリ５
１中に分散されて複数のミニパケットが形成される。パ
ケット化装置５３は各完全なミニパケットをメモリ５１
から夫々の回線アダプタに関連する交換組織の入力ポー
ト（１５−ｉ）に伝送する。

第３Ａ図の入力交換アダプタの回路の読取り及び書込み
動作について、メモリ５１中の情報の組織を示した第３
Ｂ図を参照して説明する。メモリは交代して使用するた
めの２つのセクションより成り、１つのセクションの内
容が第３Ｂ図に示されている。これはＴＤＭバスの各時
間スロット当り１つのメモ１月・セグメントにより成る
（例では１２０セグメント）。各時間スロット・セグメ
ントは次のフィールドを含んでいる。

ＴＣＩ：セグメント制御ワードを保持している。

その内容は第３Ｂ図の下の部分に示されている。

Ａ：交換システムの所望の出力を指定するアドレス・バ
イト（既述のとおり）。

ＣＴＬ：上述のミニパケット制御バイトＣＩＤ：チャネ
ル識別（宛先出力リンク及び出力ＴＤＭバス上の時間ス
ロットを指定する）Ｄｉ：データ・バイト 第３Ｂ図に示されたように、出力アドレスは１つのアド
レス・バイトでなく、上述のように複数のアドレス・バ
イトより成ることができる。データ・バイトの数は設計
上の選択事項であり、ミニパケットが（Ａ／ＣＴＬ／Ｃ
ＩＤのための３バイトを含み）３２バイトを保持する時
は、たとえば２９であり、短かい８バイトのミニパケッ
トの場合は５データ・バイトである。各時間スロット・
セグメント中の制御バイト（ＣＴＬ）及びアドレス・バ
イト（ＡＳＣＩＤ）は事前に記憶されて、その内容はマ
イクロ制御装置５５によって前もって、たとえば接続が
設定される時に決められる。

セグメント制御ワードＴＣＩの内容もマイクロ制御装置
によって決められる。

メモリ５１の入力に到来する連続するバイトは、連続す
る時間スロット・セグメントの等しい番号のバイト位置
中に置かれる。従って、ＩＴＤＭサイクルのすべてのバ
イトはメモリ中の時間スロット・セグメントに分散され
、すべては同じバイト位置Ｄｉを占有する。次の７０Ｍ
サイクル中に、バイト位置Ｄ（ｉｔｉ）が充填される（
以下同じ）。すべてのバイト位置が使用された時（たと
えば、Ｄ２９が最後のサイクルで充満される）、このメ
モリ・セクションについて読出し動作が開始され、バイ
トの挿入はメモリ５１の他のセクションに切替えられる
。もし短いミニパケットが使用される時は、バイト位ｔ
Ｄ５が充填された時にすでに読出しが開始する。

読出しはパケット化装置５３によって行われる。

装置５３は制御ワードＴＣＩを除き、各時間スロット・
セグメントの内容をミニパケットとして交換組織の入力
ポートに伝送し、順々に１つの時間スロット・セグメン
トを空にしていって、最後にセグメント（この場合はＮ
α１２０）のミニパケットが転送される。次に読出し動
作は最後の７０Ｍサイクル中に充満された他のメモリ・
セクションに切替えられる。

制御ワードＴＣＩの最初のピッ）Ｙは活性化／′アイド
ル表示子である。この表示子が０ならば、データは夫々
の時間スロット・セグメント中に挿入されず、パケット
化装置５３による読出しは行われない。夫々のＴＤＭチ
ャネル（スロット）のための接続が確立された時は、表
示子のビットはマイクロ制御装置５５によって１にセッ
トされる。

現在の例ではすべての他のＴＣＩビットは使用されない
。

交換組織の出力ポートからミニパケットの内容を伝送す
る時も、同じような装置配列体が使用される。第３Ｃ図
は出力交換アダプタ１７−１中の、ＴＤＭのための回路
のブロック図を示す。これはメモリ・ブロック６１を含
み、ブロック６１の出力は夫々の出通信リンクの回線ア
ダプタ２７−１に接続されている。非パケツト化装置６
３が交換組織の出力ポートとメモリ６１の入力間に接続
されている。マイクロ制御装置６５はメモリ６１の制御
のために与えられている。

メモリ６１中の情報の組織を第３Ｄ図に示す。

複数のＦＩＦＯバッファが、各ＴＤＭチャネル（スロッ
ト）毎に１つ与えられ、各ミニパケットのチャネル識別
子ＣＩＤによって識別されている。

各ＦＩＦＯバッファはバッファ制御ワードＴＣＯ及び全
容量がいくつかのミニパケットに対応する多数（たとえ
ばＦＩＦＯバッファ当り６４バイト）のデータ・バイト
・フィールドＤｉより成る。

制御ワードＴＣＯのフォーマットは第３Ｄ図の下部に示
されている。関連する出力ポートに現われる各ミニパケ
ットについて、非パケツト化装置６３はチャネル・アド
レスＣＩＤを調べ、夫々のＦＩＦＯバッファを選択し、
ミニパケットの非データ・バイトを除去して、データ・
バイトを選択ＦＩＦＯバッファの連続した空きフィール
ド中に記憶する。メモリ６１の出力側で、ＦＩＦＯバッ
ファは循環的に動作しぞ各ＦＩＦＯバッファから各サイ
クル毎に１つのデータ・バイトＤｉが読取られ、回線ア
ダプタに伝送され、ＴＤＭ）ランクの正しい時間スロッ
ト中に伝送される。

制御ワードＴＣＯの内容は次の通りである。フィールド
Ｙは活性化／アイドル表示子を含み、夫々のバッファが
伝送さるべき有効データ・バイトを受取った時に非パケ
ツト化装置６３によって１にセットされる。この表示子
のビットが０である時は、データ・バイトは７０Ｍバス
に転送されない。ビットＳのステータスは（以下に説明
される）スキューが未解決であるかどうかを示す。ビッ
ト０及びＵはＦＩＦＯバッファ中にオーバーフロー又は
アンダーフローが生じたかどうかを示す。

フィールド“５ＴＯＰ”は次のデータ・バイトが記憶さ
れるバイト・フィールドのアドレスを含んでいる。その
内容は各バイトの記憶動作の後に非パケツト化装置６３
によって増大される。フィールド０ＵＴＰは次のバイト
を読出して７０Ｍバスに伝送するためのデータ・バイト
のフィールドのアドレスを含んでいる。その内容も又各
バイト読取り動作後に１だけ増大される。

フィールド５ＫＥＷは、各ＦＩＦＯバッファを最初に部
分的に充満できるようにし、そしてジッタ（ゆれ）が生
じた時に、バッファのアンダーフローを避けるために与
えられる。このフィールドの内容は任意の読出しが始ま
る前に、最初に記憶しなければならないバイトの数であ
る。マイクロ制御装置６５はワードＴＣＯ中のすべての
Ｓビットを最初１にセットして読出しを防止する。制御
装置６５は、各ＦＩＦＯバッファについて、５ＫＥＷ及
びＳＴ’ＯＲ中に記憶されている数を比較して、５ＴＯ
Ｈのアドレスが５ＫＥＷの数を越えた時に、Ｓビットを
０にリセットし、夫々のバッファの読出し動作の開始を
許可する。

パケット交換通信は仮想７０Ｍチャネルについて行われ
、この場合もデータ・パケットは上述の場合と同じよう
に処理される。これ等の仮想チャネルは前もって確立さ
れているので、マイクロ制御装置はこれに従ってワード
ＴＣＩの内容をセット・アップできる。しかしながら、
代替解決手段を以下に説明する。

パケット交換チャネル上に受取られる通常のデータ・パ
ケットからミニパケットを発生するための入力交換アダ
プタ回路を第３Ｅ図に示す。この回路はパケットＦＩＦ
Ｏメモリ・ブロック５２、パケット化装Ｗ５４、マイク
ロ制御装置５６及び追加のアドレス／制御メモリ・ブロ
ック５８より成る。

パケットが回線アダプタ２５−１を通して到達する時に
、その宛先のアドレス（及び他の制御情報）は、パケッ
トの宛先のアドレスと局所経路指定アドレス（交換出力
ボートのための）を関連付ける、事前に記憶したテーブ
ルを有するマイクロ制御装置５６によって評価される。

ＭＣ５６はメモリ・ブロック５８中に必要とされる局所
経路指定アドレス（及び制御情報及びＣＩＤ）を記憶し
ている。

宛先アドレス、発信者アドレス、制御情報等を含む、到
着パケットの全体は修正なくＦＩＦＯメモリ５２に記憶
される。ＭＣ５６はパケットの長さを検出し、この情報
を利用可能に保持する。パケット化装置５４はメモリ・
ブロック５８からアドレス及び制御バイトを抜き出して
ＦＩＦＯメモＩＪ５２から必要な数のパケット・バイト
を付加してミニパケット（第２図に示したような）を形
成する。装置５４は各区分された大きなパケットの最初
、中間及び最後のミニパケットを区別するために各ミニ
パケット制御バイト中に夫々マーカ・ビットをセットす
る。

ミニパケットから通常のパケットを再び組立てるための
出力交換アダプタ回路を第３Ｆ図のブロック図に示す、
この回路はパケット・アセンブラ・メモリ・ブロック６
２、非パケツト化装置６４及びマイクロ制御装置６６よ
り成る。

メモリ・ブロックはいくつかのＦＩＦＯバッファ中に組
織化されていて、非パケツト化装置６４が再び組立てら
れるべき各ユーザのパケットの最初のミニパケットを新
らしい空のＦＩＦＯバッファに挿入する。さらに（中間
の）ミニパケットが同じＦＩＦＯバッファの次のスペー
ス中に挿入される。最後のミニパケットが挿入される時
、非パケツト化装置は新らしいＦＩＦＯバッファを得て
、これが受取る予定の次の最初のミニパケット（他のユ
ーザのパケットの）に備える。このようにして、各ユー
ザのパケットは別個のＦＩＦＯバッファ中に再び組立て
られる。

いくつかのパケット交換リンク即ちチャネルが同じ出力
ポートに接続される時は、これ等はＣＩＤバイトで区別
され、（以下説明するように）各出力リンク／チャネル
に対して１つ当て、いくつかのメモリ・ブロック６２が
与えられる。

第３Ａ、３Ｇ、３Ｅ、３Ｆ図では、入力交換アダプタ及
び出力交換アダプタについて別個のメモリ及び制御装置
が使用された。勿論、１つのＴＤＫトランクの入り及び
山部分について、マイクロ制御装置５５　（５６）及び
６５　（６６）のタスクを実行するための単一のマイク
ロ制御装置、並びにメモリ・ブロック５１（５２）及び
６１（６２）の内容を組合せた、即ち第３Ｂ図及び第３
Ｄ図に示した２つのメモリ部分即ちパケットＦＩＦＯメ
モリ及びパケット・アセンブラ・メモリを含む単一のメ
モリ・ブロックを与えることも可能である。

いくつかのリンクが同じ入力交換アダプタに接続された
時の（第１図に示したような）配列は次の通りである。

もし複数のリンクが同じ入力ポート／交換アダプタに接
続される時は、第３Ａ図（及び第３Ｅ図）に示したもの
と同じ、対応する数のメモリ・ブロック５１（もしくは
５２）が与えられなければならない、これ等のブロック
はすべてのメモリ・ブロック５１（及び５２）に循環的
にサービスする単一のパケット化装置に接続される。出
力側にも同じ配列が与えられる。即ち各出力ＴＤＭ（即
ちパケット）リンク当り一つずつ存在する複数のメモリ
・ブロック６１（もしくは６２）が単一の非パケツト化
装置によってサービスされる。

この非パケツト化装置はメモリ・ブロック６１／６２の
１つを選択するのにミニパケットのアドレスの（第２図
（Ｂ）に示したＣＩＤ）の一部を使用し、ＴＤＭの場合
は１つのＦＩＦＯバッファを選択するためにＣＩＤの残
りの部分を使用する。

Ｅ４．交換組織モジュールの第１の実施例（ａ）原理 第１の実施例では、交換組織モジュールは第４図に概略
的に示したように各入力ポートについて、自己経路指定
デコーダ・ツリー（経路指定ツリー）７１を有する。ツ
リーは夫々の入力ポート（たとえば入力６１）に１つの
入力ブランチを有し、出力ポート（たとえば出力１・・
・出力ｐ）の各々に１つの別個の出力ブランチを有する
。経路指定ツリーの各出力ブランチには、１つのミニパ
ケット・シフト・レジスタ（ＭＰＳＲ）７３、たとえば
ＭＰＳＲ−１１、ＭＰＳＲ−１２、・・・・・・、ＭＰ
ＳＲ−１ｐが与えられている。１つの出力ポートに関連
するすべてのミニパケット・シフト・レジスタ、たとえ
ば出力ポート、出力１に対するＭ・ＰＳＲ−１１、ＭＰ
ＳＲ−２１、・・・・・・ＭＰＳＲ−に１はシフト・レ
ジスタのブロックを形成し、それ等の出力は出カサーバ
フ５を介して交換システムの関連する出力部分に接続さ
れ、従って対応する出力交換アダプタに接続されている
。

入力ポートに現われる各ミニパケットは、これが運ぶ出
力アドレスのビット（バイト）に応答して、経路指定ツ
リーを通して所望の出力ポートにあるＭＰＳＲに自動的
にゲートされ、ここに中間的に記憶される。関連する出
カサーバフ５はこれがサービスするすヴてのＭＰＳＲか
らミニパケットを夫々の出力ポートに順次読出して、ミ
ニパケットが対応する出力交換アダプタに相継いで導入
される。各デコーダツリーの各出力ブランチには交互に
使用される１対のミニパケット・シフト・レジスタが与
えられ、前のミニパケットが夫々のサーバによって読出
されるのを待っている間に、ツリーから新らしいミニパ
ケットが受取られるようになっている。

交換組織を通るトラフィックの大部分が１つもしくは少
数の出力ポートに集中した場合に、ミニパケットが失わ
れるのを避けるために、第５図に示した出力ＦＩＦＯ（
先入れ先出し）を待ち行列バッファを与えることができ
る。出力ポートにあるｍ個のＭＰＳＲレジスタ（レジス
タ対）の各グループについて１対のＦＩＦＯバッファ７
７が与えられている。各対の第１のバッファは高い優先
順位（クラス１）を有するトラフィック、たとえば所定
のサイクル時間内に急送しなければならない回路交換ト
ラフィックのためのものであり、第２のＦＩＦＯバッフ
ァは低い優先順位（クラス２）のトラフィック、たとえ
ば若干の遅延を余儀なくされるパケット交換トラフィッ
クのためのものである。１つのグループの各ＭＰＳＲの
内容はゲート装置７９を通して、夫々のミニパケットの
制御情報フィールドに含まれた優先順位ビットに応答し
て２つのＦＩＦＯバッファの１つにゲートされる。１つ
の出力ポートに関連するすべてのＦＩＦＯバッファは夫
々の出カサーバフ５によって読出され、ミニパケットは
出力ポートに順次伝送される。クラス１のＦＩＦＯバッ
ファは最初にサービスされなければならない。クラス１
のＦＩＦＯバッファ中にミニパケットがもはや待機して
いない時にだけ、クラス２のＦＩＦＯバッファがサービ
スされる。勿論、このようなバッファがすべての入力か
らのトラフィックのための十分な容量を有する場合には
１つの出力ポート当り単一対のＦＩＦＯバッファのみを
与えてもよい。

１つの経路指定ツリー（自己経路指定デコーダ・ツリー
）の原理について第６図及び第７゛図に関連して説明す
る。ツリー７１は複数のブランチ・ノードを有する多段
ネットワークであり、各ノードには１つの交換要素８１
が与えられている。各交換要素は１人力及び２出力を有
し、これに導入するデータをその２つの出力の１つにゲ
ートする。

出力の選択はミニパケットの単一ビットによってなされ
る。従ってネットワークは入力ブランチからミニパケッ
トを遅延もしくは中間の記憶なしで単一の出力ブランチ
にゲートする２進ツリーとして働く。

経路指定ツリーの単一の交換要素の詳細を第７図に示す
。交換要素８１はラッチ回路８３並びに２つのＡＮＤゲ
ート８５及び８７より成る。ラッチ回路はそのデータ人
力りにミニパケット・ビットの全ストリームを受取る。

クロック人力Ｃに導入する特定のクロック・パルスによ
って選択されたこのビット・ストリームの単一ビットに
応答して、ラッチのセット値が選択される。従ってツリ
ーの夫々の数に関連する経路指定アドレス・ビットがこ
れを通過する時は、このノードのラッチは正しいセット
値を有し、出力まためのＡＮＤゲート８５もしくは出力
２のためのＡＮＤゲート８７を開放し、到来ミニパケッ
ト・データ・ストリームを所望の出力に進める。以下の
詳細な例で明らかにされるように、ある禁止回路が与え
られると、次のミニパケットがゲートされる前にノード
・ラッチのリセットは必要でなくなる。

（ｂ）第１の実施例の詳細な例 交換システムの第１の実施例の詳細な例を第８図乃至第
１４図及び表に関連して説明する。

この例のために次の値及び条件が選択される。

★基本構成ユニット＝１６の入力ボート及び１６の出力
ポート、各々１人カブランチ及び１６個ブランチを有す
る経路指定ツリーを有する交換モジュール。

★１２８の入力ボート及び１２８の出力ポートを有する
全交換システム；８Ｘ８＝６４の基本交換モジュールの
配列体として形成される。

★ミニパケット経路指定アドレスは８ビツト長である： １ビツトは使用されない（保留）。

３ビツトはモジュール選択に使用される。

４ビツトはモジュール内の出力ポートの選択に使用され
る。

★ミニパケットの２つの寸法−６４ビツトもしくは２５
６ビツト １バイト（８ビツト）はアドレスに使用される。

１バイト（８ビツト）は制御情報に使用される（そのう
ち１ビツトは短、長ミニ−を区別するため）。

残りの６バイトもしくは３０バイトはデータ（必要なら
ばＣＩＤを含む）のために使用される。

★すべてのモジュールのための共通のクロック・システ
ム。即ちすべてのモジュールはビット同期される（ただ
し各モジュールは各入力について１個当り、個々の１６
クロツク・パルス・カウンタを有し、このカウンタはミ
ニパケットが開始する時にデータ表示子信号によって始
動される）。

上述のように、システムは各１６Ｘ１６アレイを有する
８×８の基本的なモジュールのアレイとして形成されて
いる。この組合せの一部の詳細について以下に説明する
。しかしながら、すでに明らかなように、アレイの各モ
ジュール中では、８個のモジュール（すべて、１６個の
システム入力ポートの同じ部分グループに接続されてい
る）の部分グループから１つのモジュールを選択するの
に３つの経路指定ビットが使用され、モジュール内のミ
ニパケットを１６の出力の所望の１つに指向するのに４
つの経路指定ビットが使用される。

基本交換モジュールのブロック図が第８図に示されてい
る。これは１６個のスライスを有し、各スライスはセレ
クタ部分８９（第９図に詳細に示されている）、経路指
定ツリー（第１０図に詳細に示す）及び出力部分９３（
第１１．１２．１３、及び１４図に詳細に示す）より成
る。１６個の経路指定ツリー（スライス当り１個）の各
々の１６個の出力端子及び１６個の出力部分（スライス
当り１個）の各々の１６個の入力端子（スライス当り１
個）は第４図（及び第５図）に関連してすでに説明され
たとおり配線ネットワークによって相互接続されている
。

入力側では８個の基本モジュール（１つの部分グループ
を形成する）は並列に１６個のシステム入力部分の１つ
の部分グループに接続されている（全部で１２８個の入
力ポートが８個の部分グループに分けられている）。従
って、例えば入力ポートの第５部分グループ（０６４・
・・０７９）中のシステム入力部分０６７は（システム
入力ポート０６４・・・０７９にサービスする）モジュ
ールの第５部分グループを形成する８個の基本モジュー
ルの各々の入力００３に並列に接続されている。しかし
ながら、出力側では、部分グループの８個のモジュール
の１２８個の出力は夫々（バッファを介して）異なるシ
ステム出力ポート（第１５図の例で明らかにされる）に
接続されている。

全システムのためのタイミング機構を次の表に示す。

表 ｃｏｏｏ　　制御ビット □二の表は各ミニパケットのフォーマットに対応してい
る。最初の８個のクロック間隔ｃｏｏｏ・・・ＣＯＯ７
はアドレスビットに関連し、次の５６個のクロック間隔
ｃｏｏｓ・・・Ｃ０６３はフィールドＣＴＬ　（必要な
場合）ＣＩＤ及び短いミニパケットの情報フィールドに
関連する（最初のビット時間ＣＯＯ８は出力バッファ中
に最初のビットとして現われる短／長表示子ビットに関
連する）、各６４ビット間隔の次の３つのグループ（Ｃ
Ｏ６４・−Ｃ１２７、Ｃ１２Ｂ−Ｃ１９１Ｊ及びＣ１９
２・・・２５５）はさらに長いミニパケットの情報フィ
ールドに６４ビット部分に関連している。

セレクタ部分 第９図は各モジュール・スライスのセレクタ部分８９の
ブロック図である。これはラッチ９５−Ｌ　９５−２．
９５−３及び４つのＡＮＤゲート９７−１．９７−２．
９７−３及び９９より成る。

すべての３つのラッチのデータ人力りは夫々のスライス
の入力端子に接続され、クロック人力Ｃの各々は３つの
クロック線Ｃ００Ｉ、ＣＯＯ２及びＣＯＯ３の１つに接
続されている。３つのクロック・パルスＣ００１・・−
ＣＯＯ３が発生した後に、３つのラッチのセット値は導
入ミニパケットの経路指定アドレスの最初の３つのアド
レス・ビットを反映している。同じシステム入力ポート
ｉに接続されている部分グループの８モジユールのスラ
イスｌ中の８個のセレクタ部分の各々はそのセレクタ・
アドレスを表わす２進値Ａ１、Ａ２及びＡ３のアドレス
・ビットの組合せを受取る。これ等のセレクタ・アドレ
ス・ビットと３つのラッチのセット値の組合せは、夫々
のモジュールの部分グループの８個のスライスＡＮＤス
ライスｉの１つの中でのみ、セレクタを条件付けてその
ＡＮＤゲート９９を現在のミニ・パケットの続く導入ア
ドレス・ビット及びデータ・ビットに対して開く。

すべての他の７個のセレクタは次のミニパケット・サイ
クルが開始する迄禁止されている。

経路指定ツリー 第１０図は１つの入力ＩＰ−ｉ及び１６個の出力０Ｐ−
ｉ、００＝ＯＰ−ｉ、１５を有する１つのモジュールの
スライスの経路指定ツリーを示す。

この図はクロック信号線が追加された点を除き、第６図
のツリー７１に対応している。ブロックの各々は第７図
に示した交換要素８１である。図から明らかなように、
クロック間隔Ｃ００Ａ中に、最初（一番人の）ツリー段
の単一のノード回路の設定値は導入ミニパケットの第４
のアドレス・ビットによって決定される。従って第５（
及び続くすべての）アドレス・ビットは上方もしくは下
方の出力にゲートされる。同じように、クロック間隔Ｃ
ＯＯ５において、入力ミニパケットの第５のアドレス・
ビットがツリーの第２段の２つのノード回路のうち上方
もしくは下方のセット値を決定する。クロック間隔Ｃ０
０７の終り、即ちすべてのミニパケットの経路指定アド
レス・ビットがツリーを通過した時に、１６の出力のう
ちの唯一っだけが単一の入力に接続される。このように
してすべてのデータ・バイト（又ＣＴＬ及びＣＩＤバイ
ト）は何部遅延なくその単一の出力を通ってゲートされ
る。

ミニパケットの開始時におけるノードのセット状態はラ
ンダムであり（このセット状態は、前の独立したミニパ
ケットによって決定されたものである）、ツリーの任意
の出力には新らしいミニパケットの最初のアドレス・ビ
ットがゲートされるが、出力部分９３中ではすべてのア
ドレス・ビットが禁止され、データ・ビットだけが出力
レジスタにゲートされるので影響はない。

出力部分 各交換スライスの出力部分９３を第１１図・・・第１３
図に関連して説明する。

第１１図は出力部分のすべてのユニットのブロック図で
ある。１６の入力ＩＰ−００ｊ・・・ＩＰＩ５ｊが存在
し、各々異なる経路指定ツリーの第ｊ番の出力（ＯＰ−
ｉ、ｊ）に接続されている。各入力には第４図及び第５
図に示され、詳細に第１２図に示すミニパケット・シフ
ト・レジスタ（ＭＰＳＲ）７３に対応するシフト・レジ
スタ・ブロックの対（１０１ａ及び１０１ｂ）１０１が
接続されている。

すべてのシフト・レジスタ・ブロック１０１の出力は、
共通のバス１０３を介してＦＩＦＯメモＩＪ　１０５の
入力に接続されている。このメモリは第５図のＦＩＦＯ
待ち行列レジスタ７７を表わしている。ＦＩＦＯメモリ
１０５は詳細に第１３図に示されてい、る。

ＦＩＦＯメモリ１０５の出力は、バス１０７を介して出
力シフト・レジスタ配列体１０９に接続されている。配
列体１０９は夫々の交換出力ポート（出力ｊ）に受取ら
れた各ミニパケットのデータを順次夫々の出力ポートの
交換アダプタの入力に接続された出力回線にシフト・ア
ウトする（第１図もしくは第４図参照）。

第１２図は１つのシフト・レジスタ・ブロック１０１ａ
のブロック図を示している（２つのこのようなブロック
が１つのシフト・レジスタ・ブロック対゛に存在する）
。この配列体の心臓部は４対の３２ビツト・シフト・レ
ジスタ１１１−１・・・１１１−４のグループである。

これ等の４つのシフト・レジスタ対の全容量は２５６ビ
ツトであり、これは１つの長ミニパケットに対応する。

各対の２つのシフト・レジスタはミニパケット・ビット
・ストリームの連続したビットを交互に記憶する（速度
増強のため）。デマルチプレクサ１１３が各シフト・レ
ジスタ対に与えられ各ビット毎に入力を切替える。従っ
て各対の上方のレジスタは奇数番号のビットを保持し、
下方のレジスタは偶数番号のビットを保持する。バス１
０３は奇数バス１０３ａ及び１０３ｂより成り、これ等
は夫々すべて奇数シフト・レジスタもしくはすべて偶数
レジスタに接続されている。各バスは３２の並列ビット
線を有する。従って１対の２つのレジスタは並列に読出
すことができる。

ミニパケットのデータ・ビットを異なるシフト、レジス
タに分配するために、１：４のセレクタ１１５が与えら
れる。セレクタ１１５は線１１７上に入力データを受取
り、これ等を夫々４つの工：２デマルチプレクサ１１３
−１・・・１１３−４に接続された４つの出力の１つに
ゲートする。セレクタ１１５はクロック間隔ｃｏ　０８
−Ｃｏ　６３、Ｃ０６４・・・Ｃ１２７、Ｃ１２８・・
・Ｃ１９１及びＣ１９２・・・Ｃ２５５中に高レベルに
なる４つのクロック入力を有する。クロック間隔ＣＯＯ
８・・・Ｃ０６３は入力データ・ビットは第１のシフト
・レジスタ対１１１−１にゲートされる。従って、セレ
クタは各ミニパケットの最初のバイト、即ちアドレス・
ビットの伝送を禁止する。シフト・レジスタ対１１１−
１に記憶される最初のバイトは実際にはミニパケットの
第２のバイト、即ち制御バイト（第１２図に示されたＬ
ＯＯＰＴＴＡＡ）である。この制御バイトは最初のビッ
トとして長さ表示子りを含み、又夫々のミニパケットが
高い優先順位を有する回路交換データもしくは低い優先
順位を有するパケット交換データを含むかどうかを示す
優先順位ビットＰを含んでいる。

第１のシフト・レジスタ対１１１−１は５６ビツトだけ
を含んでいることに注意されたい（それは８個のアドレ
ス・ビットが記憶され、ないからである）、ビット間隔
Ｃ０６４が開始するとき、セレクタ１１５はその第２の
出力にスイッチして、続く６４ビツトをシフト・レジス
タ対１１１−２にゲートする。他の２つのシフト・レジ
スタ対はセレクタ１１５の第３及び第４のクロック入力
に示したクロック間隔中に充満される。

全ミニパケット（短もしくは長の）がシフト・レジスタ
・ブロック中に受取られた時を示すために、ＡＮＤゲー
ト１２１、ＯＲゲート１２３及び出力線１２７を有する
ラッチが与えられる。さらにミニパケットの第９ビツト
（制御フィールドの最初のビット）を保持するビット位
置をＡＮＤゲ−）１２１の入力に接続する線１２９が与
えられている。ＡＮＤゲート１２１の他の入力はクロッ
ク信号Ｃ０６３を与える線に接続されている。上述のよ
うに、各ミニパケットの制御フィールドの最初のビット
（Ｌ）はパケットの長さを示している。即ちこれが０の
時は長いパケットを１の時は短いはパケットを示してい
る。

ビットＬが１に等しい時は、ＡＮＤゲート１２１はクロ
ック時間００６３に出力パルスを発生し、ＯＲゲート１
２３を介してラッチ１２５をセットして、線１２７上に
“全”信号を発生する。この信号はＦＩＦＯ制御論理装
置１３５（第１３図）に転送され、ミニパケットがＦＩ
ＦＯ中に記憶される準備が完了したことを示す。

この信号は又シフト・レジスタ対の活性化入力状態を変
更させて、充満したばかりのレジスタがＦＩＦＯへの伝
送を待っている間に他のミニパケットの記憶を可能にす
る。もしＬビットが０に等しい時は、クロック信号Ｃ０
６３の効果はなく、クロック信号Ｃ２５５がＯＲゲート
１２３を介してラッチ１２５をセットする。従ってこの
場合は（長ミニパケットの終りに）線１２７上に“全°
“信号を与える。

ＦＩＦＯメモリ１０５のブロック図を第１３図に示す。

このメモリは２つの優先順位０及び１のための２つのセ
クション１３１及び１３３より成る。バス１０３は上述
のように２つのバスより成り、各々は並列に３２ビツト
を伝送して各シフト・レジスタ１１１−ｉの内容（即ち
６４ビツト）がＦＩＦＯメモリに並列に転送できるよう
になっている。優先順位ＣＰ）セレクタ１３５は、（バ
ス１０３の３２の並列線の特定の１つに現われる）ミニ
パケットの優先順位ビットに応答して、３２ビ’）’ｌ
−をＦＩＦＯ１３１もしくはＦＩＦＯＩ３３にゲートす
る（ＦＩＦＯＯ幅は１つの完全な長ミニパケットがＦＩ
ＦＯメモリの１行に記憶できるようになっている）。２
つのＦＩＦＯメモリの各々は６４の並列ビットを伝送す
る出力バス１３７ａ、ｂを有する。第２の優先順位セレ
クタ１３９が与えられていて、１つのＦＩＦＯメモリだ
けの内容を出力バス１０７にゲートする。バス１３７ｂ
に付加されたビット線１４１は高優先順位ＦＩＦＯメモ
リ１３３が依然データを含むかどうかを示している。Ｐ
ＩＦＯ１３３中にはもはやデータが待機していない時は
、セレクタ１３９はスイッチしてバス１３７ａからデー
タを出力バス１０７にゲートする。

現在の例は２つの優先順位を与えている。勿論３以上の
優先順位のカテゴリーを与えることも可能である。その
ためには対応する数のＦＩＦＯ待−ち行列メモリ（対応
してミニパケットのフォーマットの制御バイト中の必要
な数の優先順位ビット）を与えなければならない。

ＦＩＦＯバッファ１３１及び１３３の読出しは出力制御
論理装置（図示されず）の制御の下に生ずる。どちらか
のＦＩＦＯが１以上のミニパケットを記憶している時（
ＦＩＦＯが空でない時）は、出力制御論理装置がミニパ
ケットを優先順位セレクタ１３９を介して出力レジスタ
（第１４図）に進める。優先順位ＦＩＦＯはこれが空に
なる迄常にサービスされ、次に通常のＦＩＦＯがサービ
スされる。

出力シフト・レジスタ配列体１０９は第１４図にブロッ
ク図として示されている。これは４つのシフト・レジス
タ１５１−１・・・・・・１５１−４より成り、各レジ
スタは６４ビツトの容量を有する。

これ等のシフト・し、ジスタは並列にロードされ、順次
に読出される。即ちこれ等は実際には並列−直列コンバ
ータである。１：４セレクタ１５３がバス１０７上に到
達した各ブロックの６４の並列ビットを４つのシフト・
レジスタ１５１−１・・・１５１−４に分解する。セレ
クタは出力制御論理装置からの線１５５上の信号によっ
て制御される。

４：１セレクタ１５７は４つのシフト・レジスタを順番
に選択して、その内容をビット直列形式で、夫々の交換
アダプタに接続されている交換組織の出力ボートｊを表
わす出力線、出力ｊに伝送する（第１図、第４図参照）
。

出力シフト・レジスタ１０９のセグメントが一度ロード
されると、出力ｊが線１５９上にアクティブな制御信号
を受取ったものとして、セレクタ１５７は出力ｊを通し
てこのセグメントのシフト・アウトを開始する。各出力
には２つの外部信号線、トークン受信及びトークン送信
が関連している（この線は第１５８１第１５０１第１５
Ｄ図に例示した多モジュール段で、いくつかのモジュー
ルの出力リンクを互に結合する時に必要である）。

出力がトークンを受取って、ミニパケットの優先順位が
このトークンに等しいか高い時は、他のミニパケットが
出力線上に送信されていないという表示によって線１５
９上の制御信号が活性化される。制御線１５９が活性化
され、ミニパケットの伝送が開始すると、受取られたト
ークンはトークン送信線を介して次のリンクされた出力
に送られる。出力ｊに他のリンクが結合されていない時
には、トークン送信線はトークン受信線に接続される。

基本モジュールを組合してより大きな交換システムを形
成する方法 上述のように、複数の基本１６Ｘ１６交換モジユールを
組合して、より大きな交換システムを形成することがで
きる。第１５図及び第１６図はこの可能性の一部を概略
的に示している。

第１５Ａ図は１６の入力ポート及び１６の出力ポートを
有し、第１０図に示した１６の経路指定ツリーより成る
基本１６Ｘ１６モジユールを示す。

さらに第９図に示したモジュール・セレクタが１６の入
力ポートの各々と夫々の経路指定ツリーの導入端子間に
接続されている。さらに各経路指定ツリーの各出力ブラ
ンチには１ミニパケツトについて（第１２図に示したの
と類似の）１つのミニパケット・シフト・レジスタ配列
体が与えられている。

第１５Ｂ図は４つのこのような基本モジュールを組合し
て３２Ｘ３２の交換システム（即ちスーパーモジュール
）を形成する方法を示している。

この例では２つのモジュール（Ｍ　１　／Ｍ　３もしく
はＭ２／Ｍ４）を区別するのに１つのセレクタ・ビット
が必要である。即ち経路指定アドレス中の３つのセレク
タ・ビットのうち、最初の２つは０にされ、第３のビッ
トが所望の出力モジュールを示す。２つのモジュールＭ
１及びＭ２は３２の交換入力と最初の１６個の交換出力
間に経路を形成するように接続されている。Ｍｌの入力
ポートは入力００乃至１５を交換するように接続されて
いる。交換出力ＯＯ乃至１５の各々は並立に両モジュー
ルＭ１及びＭ２の２つの等番号の出力ポートに接続され
ている。同じく、２つのモジュールＭ３及びＭ４はすべ
ての３２の交換入力と第２の１６個の交換出力（即ち出
力１６・・・３１）間に経路を形成するように接続され
ている。

第１５Ｃ図は第１５Ｂ図に示された３２Ｘ３２のスーパ
ーモジュールのうち４つが組合されて６４×６４の交換
システムを形成する方法を示している（接続は第１５Ｂ
図の交換システムと同じようになされている）。この場
合、２つのセレクタ・ビットを経路アドレス中に与えな
ければならない。第１のビットは常にＯに保持されてい
る。第２のビットはスーパーモジュールの選択を示し、
第３のビットは第１５Ｂ図に関連してすでに説明したよ
うに基本モジュールの選択を示す。各アドレス中の第２
のセレクタ・ビット、即ちスーパーモジュール・セレク
タ・ビットが第１５Ｃ図の配列体中の２つの並列スーパ
ーモジュール（ＳＭＩ及び３Ｍ３か３Ｍ２及び５Ｍ４）
の選択を生ずる。

第１５０図は第１５Ｂ図に示した３２Ｘ３２のスーパー
モジュールの１６個が１２８Ｘ１２Ｂ交換構造を形成す
る方法を示している。この構造は第１５Ｂ図及び第１５
Ｃ図の交換構造と類似しているので、相互接続方法につ
いてのこれ以上の説明は不要であろう。しかしながらこ
の場合はミニパケットの経路指定アドレスの３つのモジ
ュール・セレクタ・ビットをすべて使用しなければなら
ない。最初の２つのセレクタ・ビットは（第１５Ｄ図の
スーパーモジュールの右上の隅に示された２ビツト・ア
ドレスによって示したように）４つの並列スーパーモジ
ュールを区別する。第３のセグメント・ビットはスーパ
ーモジュール中の２つの並列な基本的なモジュール中の
２つの並列基本交換モジュールの１つを決定する。実際
には、これ等のスーパーモジュール中の入力ポートに接
続されたこれ等の基本的交換モジュール内の３つのセレ
クタ・ビットによって選択がなされる。

１２８Ｘ１２８交換構造は１６個の３２Ｘ３２スーパー
モジュールの４×４配列体を相互接続することによって
形成されるだけでなく、（第８図及び第９図を参照して
）詳細に説明した場合のように、６４個の１６Ｘ１６モ
ジユールの８×８配列体を相互接続によっても形成でき
る。この場合、すべての３つのセレクタ・ビットが１つ
の部分グループを形成する８個の並列基本モジュールを
区別する。上記８個の並列基本モジュールの各々は１６
個の交換出力ボートの他のグループに接続されているが
、出力ポートのすべては１６個の交換入力ボートの同じ
グループに接続される。

第１５Ｂ図、第１５Ｃ図及び第１５０図に示した交換組
織構造は各車−の基本１６Ｘ１６交換モジユール（第１
５Ａ図）と同じ全交換能力を有する。

しかしながら、上述の拡張のための組合せよりも少数の
基本６×６交換モジユールを使用して、入力／出力ポー
トの数を増大するための段組合せを構成することが可能
である。しかしながら、このモジュール数の節約は交換
モジュールの遅延が長くなること（バッファ中の遅延の
累積）によって相殺される。しかしながらいずれにして
も基本モジュールを段状に組合すためには基本モジュー
ルを改作する必要はない。

６４Ｘ６４交換組織の場合についての段状の組合せの原
則を示す。４つの入力モジュールは４つの出力モジュー
ルに、各入力モジュールから、ミニパケットが任意の出
力モジュールにゲートできるように接続されている。図
中の各線は４つの別個の接続線を表わしている。線の各
々は１つのモジュールの出力を１つのモジュールの入力
に接続している。

Ｅ５．交換組織モジュールの第２の実施例第２の実施例
では、交換組織は複数の交換スライス１６９より成り、
その各々は第１７図に示したようにすべての入力ポート
を１つの特定の出力ポートに接続している。従って１６
Ｘ１６交換組織の場合、各々１６の入力（ＩＰ）及び単
一出力を有する１６の交換スライスが与えられる。

各ミニパケットの寸法は２のべき乗の基本セグメント寸
法の整数倍であると仮定する。上述の第１の実施例にお
けるように、この第２の実施例における基本セグメント
寸法はに−６４であり、使用されるミニパケット寸法は
６４ビツトもしくは２５６ビツト（短もしくは長ミニパ
ケット）である。

１つの交換スライス１６９のブロック図を第１８図に示
す。交換スライスは各入力ポートについて次のものを有
する。

共ににビットの全基本セグメントを有する２レジスタよ
り成る１つのにビット直列・並列（Ｓ／Ｐ）コンバータ
１７１ 関連するアドレス分離装置１７５を有する１個のアドレ
ス比較装置”と、及び 制御論理装置１７７ 各Ｓ／Ｐコンバータ１７１は直接関連する入力ＩＰ−ｉ
に接続されている。各比較装置１７３はその入力の１つ
が関連するアドレス分離装置１７５に接続され、他の１
つは夫々のスライスの関連出力ポートのアドレスを保持
する共通の局所スライス・アドレス・レジスタ１７９に
接続されている。

比較装置の出力は制御論理装置１７７に接続されている
。

ミニパケットの最初のビットが入力ＩＰ−ｉに到達する
時は、アドレス・ビットがアドレス分離装置１７５−ｉ
中にコピーされる。これ等は又現在空であるＳ／Ｐコン
バータ１７１−３の２つのレジスタの１つにも与えられ
る。この動作はすべてのスライス中で各入力の人力ＩＰ
−ｔについて同時に生ずる。

アドレス・ビットの正しい値が受取られる時（この時は
制御論理１７７−ｉの出力パルスによって判断される）
、アドレス分離装置１７５−ｉの内容が局所スライス・
アドレス・レジスタ１７９の内容と比較される。もしこ
れ等のアドレスが一致すると、何ごとも生じない。ｋの
カウントに到達する迄Ｓ／Ｐレジスタにはさらにデータ
が与えられる。次に要求ラッチがセットされて、夫々Ｓ
／Ｐコンバータによるサービス要求が示される。

この要求はスライス制御装置１８５によって走査される
（以下参照）。アドレスの比較結果が一致しないと、制
御論理装置１７７−ｉ中の処理は比較装置からのパルス
によって停止される。サービスのための要求は発生され
ない。

もしミニパケットの寸法が基本セグメントの寸法にの倍
数である時は、Ｓ／Ｐコンバータ１７１はミニパケット
の各セグメントを別個に交換して、ミニパケットを基本
セグメントに分割する。各Ｓ／Ｐコンバータ１７１は各
々基本セグメント寸法（ｋビットの１対のレジスタ及び
適切な制御装置より成り、２レジスタは直列データ挿入
及び並列読出しのために交互に使用されるようになって
いる。

制御論理装置及び１つのＳ／Ｐコンバータの動作の詳細
の一部を以下第１９Ａ図及び第１９Ｂ図に関連して説明
する。

すべてのＳ／Ｐコンバータ１７１−００・・・１７１−
１５は共通のバス１８１によってミニバケツ）Ｆ　Ｉ　
ＦＯメ−１：リ　（ＲＡＭ）１８３に接続されている。

ＦＩＦＯメモリ１８３中の書込み及び読取り動作はスラ
イス制御装置１８５によって制御される。バス１８１は
にビット幅であり、全ビット・セグメント（ｋビット）
、即ち１つのＳ／Ｐコンバータ・レジスタの全内容が並
列に伝送できる。

ミニパケットＦＩＦＯメモリ１８３の出力は同じくにビ
ット幅のバス１８７によって共通の並列−直列コンバー
タ１８９に接続されている。二のＰ／Ｓコンバータは同
じく各々にビットの全基本セグメントを保持でき、交互
に使用できる２つのレジスタより成る点でＳ／Ｐコンバ
ータ１７１と同じである。

Ｐ／Ｓコンバータ１８９の出力は夫々のスライスと関連
する交換組織の出力ボートＯＰに接続されている。

制御論理装置１９１（制御輪゛理装置１７７と類似）が
出力Ｐ／Ｓコンバータ１８９のために与えられている。

その機能及び動作は後に第２０図に関連して説明する。

ＦＩＦＯメモリ１８３はバス幅及び基本セグメント寸法
、即くにビットに等しいワード寸法を有すナケればなら
ない。スライス制御装置１８５は大きなミニパケットの
すべての部分が一緒に保持されていることを確認しなけ
ればならない。即ち大きなミニパケットの寸法は２５６
ビツトであり、ｋ＝６４ビツトであるから、ＦＩＦＯメ
モリ１８３中には４つのセグメントを保持する４つの連
続記憶位置が与えられている。

さらにＦＩＦＯメモリ１８３は２つの優先順位のカテゴ
リーのため（たとえば回路交換及びパケット交換データ
のため）の２つの別個のＦＩＦＯスペースに論理的に分
割されている。スライス制御装置１８５によって認識で
きる各ミニパケット中の優先順位ビットはＦＩＦＯメモ
リの正しい優先順位スペースへのミニパケットの指向を
制御する。スライス制御装置１８５の一部である出力サ
ーバはＦＩＦＯメモリからミニパケット（セグメント）
の連続的読出しを生じ、低い優先順位クラスのスペース
からミニパケット（セグメント）を読出す前に、高い優
先順位のクラスのスペースを空にする。

Ｓ／Ｐコンバータ及びその制御論理装置の動作を第１９
Ａ図及び第１９Ｂ図を参照して説明する。

第１９Ａ図には、Ｓ／Ｐコンパ、−タ（レジスタ対）１
７１、比較装置１７３及びアドレス分離装置１７５に関
連して、制御論理装置１７７の一部の詳細が示されてい
る。制御論理装置１７７は順序論理装置２０１．２５６
ビツトの容量を有するカウンタ２０３、ラッチ２０５及
びＳ／Ｐコンバータ選択論理装置２０７より成る。同じ
く、データ入力線に並列な線であるデータ表示線２０９
が与えられているが、データ入力線上にデータ・ビット
が伝送されている限り、夫々の入力ＩＰ−ｉに接続され
た入力交換アダプタがデータ表示子信号を上昇する。

順序論理装置２０１の異なる状態及び状態間で遷移を生
ずる事象が第１９Ｂ図に示されている。

最初、順序論理装置は待機状態にあり、その出力信号は
カウンタ（ＣＴＲ）の内容をＯに保っていて、Ｓ／Ｐコ
ンバータ・レジスタからのデータのカウントもしくはシ
フトは可能でない。（ＣＴＲＥＮ＝Ｏ１ＳＨＩＦＴ　　
ＥＮ＝０）線２０９上のデータ表示子信号が上昇すると
、その順序論理装置がカウント状態に進み、この状態で
カウンタ２０３によるビットのカウントが可能になる（
カウンタ２０３はその入力上にビット・クロックを受取
る）。８のカウントで（８アドレス・ビット＋優先順位
ビットが受取られる）、アドレス比較装置が活性化され
る。もしアドレスが一致しないと、制御パルスが順序論
理装置に送られ、装置はその第３の状態、データ表示子
降下の待機に入る。これにより続くカウントが行われず
、又Ｓ／Ｐカウントの内容のシフトも行われない。従っ
て、ミニパケットのアドレスが夫々のスライスのアドレ
スと一致しない時は、線２０９上のデータ表示子信号が
降下する迄何も生じない。降下すると順序論理装置が待
機状態に戻り、カウンタの内容を０にリセットする。

しかしながら、アドレスが一致すると、順序論理装置は
カウント状態にとどまり、カウンタはさらに前進する。

６３（あるいは１２７．１９２も゛しくは２５５）に到
達する時、即ち６４ビツトのミニパケット・セグメント
がＳ／Ｐコンバータ・レジスタの１つに記憶されると、
カウンタの出力パルスがサービス要求ラッチ２０５をセ
ットして、Ｓ／Ｐコンバータ選択論理装置２０７の切替
を生ずる。論理装置２０７がＳ／Ｐコンバータ１７１の
最近充満したレジスタを選択し、その内容をバス１８１
に転送し、対の他のレジスタをデータ入力線に接続して
直接導入データ・ビットを受取るようにする。

スライス制御装置１８５がＳ／Ｐコンバータを走査して
線２１１上にサービス要求を検出すると、これはそのＦ
ＩＦＯメモリ１８３中に記憶されたワードをアドレスし
、線２１３を　して選択信号をＳ／Ｐコンバータ選択論
理装置に送り、次に充満したＳ／Ｐコンバータ・レジス
タの内容をバス１８１に放出する。ラッチ２０５は次に
線２１５上のサービス完了パルスによってリセットされ
る。

ミニパケットが４つのセグメントを含む時は、二の切替
及びデータ転送手順はさらに３回生ずる。

カウントが２５５に到達すると、パルスが順序論理装置
２０１に送られ、装置２０１はデータ表示子降下待機状
態に遷移し、線２０９上のデータ表示子信号が降下する
時、待機状態に戻る（カウンタをＯにリセットする）。

カウンタ２０３の２つの最上位ビットはカウント６３．
１２７．１９１及び２５５でコピーされ、線２１７によ
りスライス・カウンタ１８５にセグメント・カウント値
として利用可能になる。これ等はミニパケットの第１、
第２、第３もしくは第４のセグメントが現在受取られて
いるかどうかを示し、従ってスライス制御装置はＦＩＦ
Ｏバッファ１８３を正しくアドレスすることが可能にな
る。

第２０図はＰ／Ｓコンバータ１８９の制御論理装置１９
１のブロック図である。この制御論理装置１９１は上述
のＳ／Ｐコンバータ制御装置１７７と同じように動作す
る。制御論理装置１９１は順序論理装置２２１．２５６
ビツトの容量を有するカウンタ、Ｐ／Ｓコンバータ・レ
ジスタ１８９のための選択論理装置２２５及びサービス
要求ラッチ２２７、伝送タイプ・ラッチ２２９及び長さ
表示子ラッチ２３１より成る。２つのラッチ２３３ａ及
び２３３ｂがＰ／Ｓコンバータ・レジスタと関連して与
えられ、これ等はデータを含むかどうかを示すのに使用
される。

４Ｊ−−ヒス要求はＰ／ＳコンバータがＦＩＦＯバッフ
ァ・メモリ１８３からミニパケットを要求する時にＰ／
Ｓコンバータから（サービス要求ラッチ２２７をセット
することによって）発生されなければならない。サービ
ス要求はＰ／Ｓコンバータの２つのレジスタの少な（と
も１つが空になり、このことがラッチ２３３ａ及び２３
３ｂの出力をＯＲすることによって判断される時に発生
される。

サービス要求が（バス１８７を介してＦＩＦＯバッファ
からミニパケット（もしくはセグメント）を転送するこ
とによって）受入れられた時、サービス要求ラッチ２２
７はリセットされ、空表示子ラッチ（２３３ａ、２３３
ｂ）の適切な１つが線２３５上のサービス完了信号によ
ってリセットされる。

カウンタ２３３の内容が０に等しくない限り、データ表
示子信号は線２３７上で活性化され、データはデータ出
力２３９（出力ｊ）を介してビット直列に伝送される。

スライス・カウンタ１８５によるＦＩＦＯメモＩＪ　１
８３のアドレッシングは次のように行われる。

２つの優先順位セクションの各々について、（ミニパケ
ットを記憶すべき次の空きの２５６ビツト・ブロックを
指定する）次の空きポインタのためのレジスタ及び（デ
ータを読取るべき次の２５６ビツト・ブロックを指定す
るための）次の出力ポインタのためのレジスタが存在す
る。さらに各人、ｉ’ｌｓ／Ｐコンバータには１つの現
在ミニパケット・アドレス・レジスタが与えられる。こ
のレジスタはすべてで４つのセグメントが記憶される逸
失々の入力のためのミニパケットのＦＩＦＯアドレスを
保持している。

Ｓ／Ｐコンバータがサービスを要求する時は、次の事柄
が２ビツトセグメント番号表示子（線２１７上に利用可
能である）に依存して生ずる。

（ａ）もし最初のセグメント（番号００）が示されると
、スライス・コントローラが次の空きポインタ・レジス
タから新らしいＦＩＦＯメモリ・アト　　　。

レスをフェッチし、受取ったセグメントをそのアドレス
に記憶し、ＦＩＦＯメそり・アドレスを夫々の入力（Ｓ
／Ｐコンバータ）の現在ミニパケット・アドレス・レジ
スタ中に保持する。次の空きポインタ・レジスタの内容
はインクレメントされて、これが次の２５６ビツトのメ
モリ・ブロックを指摘する。

（ｂ）もし第２、第３もしくは第４セグメント（番号０
１．１０．１１）が示されると、スライス制御装置は次
の空きポインタ・レジスタがら新らしいアドレスをフェ
ッチせず、夫々の現在のミニパケット・アドレス・レジ
スタ中に記憶されている古いＦＩＦＯアドレスを使用し
、これをセグメント・カウント分修正して夫々の２５６
ビツト・メモリ・ブロックの正しい２の部分をアクセス
する。

スライス・カウンタは又夫々Ｓ／Ｐコンバータ１７１か
ら優先順位ビットを受取り、最初のセグメント（カウン
ト００）を受取る時にＦＩＦＯメモリ１８３の正しい優
先順位セクションを最初に選択する。

セグメント化されたミニパケットの正しい順序付けは次
のように生ずる。Ｐ／Ｓコンバータがらのサービス要求
には、要求のタイプを示す信号、即ち新らしいミニパケ
ットが予想されるが、ミニパケットの最後のセグメント
が要求されるがどうかを示す信号が伴っている。次の出
力ポインタと次の空きポインタの比較によってＦＩＦＯ
が空きであることが明らかになると、新らしいミニパケ
ットを求める要求は受入れられない。最後のセグメント
のための要求（前に開始されたミニパケットの伝送を完
了するための）は常に受入れられる。

ＦＩＦＯメモリ中に長いミニパケット（４つのセグメン
ト、２５６ビツト）を記憶できるメモリ・スペースがブ
ロック中に割当てられる。短かいミニパケットは長いミ
ニパケット用の割当てスロットを使用するが、これによ
って若干の未使用のスペースが残る。これは制御論理装
置を妥当な限界内に保持するために行われる。

第１５図及び第１６図に示したモジューラ構造もこの第
２の実施例の交換スライスとともに使用することが可能
である。この場合は、基本モジュールは第１７図に示し
たような交換スライスの配列体によって構成されるが、
このようなモジュールのいくつかが第１５図及び第１６
図に示したように相互接続され、入力ボート及び出力ポ
ートの数の増大に使用される。

Ｆ１発明の効果 本発明に従えば、極めて高速度の回路交換及びパケット
交換トラフィックを統一的に処理できる高速交換装置が
与えられる。

【図面の簡単な説明】

第１図は交換装置のブロック図である。 第２図はミニパケット・フォーマットを例示した図であ
る。 第３Ａ乃至第３Ｆ図は夫々大刀及び出力ポートの交換ア
ダプタ回路及びこれ等のアダプタのメモリ・ブロックの
情報組織を示したブロック図である。 第４図は交換組織モジュールの第１の実施例の概略図で
ある。 第５図は第１実施例に使用される交換組織の全構造の概
略図である。 第６図は第５図の交換組織の単一のツリーの基本構造の
ブロック図である。 第７図は交換組織のツリーの単一のツリー・ノードの回
路論理図である。 第８図は第１の実施例のより詳細な表示である以下の図
面を統括するための図である。 第９図は多重モジュール交換実施例中のモジュール・セ
レクタのブロック図である。 第１０図は交換組織の１つのツリー及びノード中の交換
要素のためのクロック信号を示したブロック図である。 第１１図は交換組織の第１の実施例の出力構造の統括的
ブロック図である。 第１２図は経路指定ツリーの１つの出力ブランチのため
のミニパケット・シフト・レジスタの配列体のブロック
図である。 第１３図は出力ＦＩＦＯ待ち行列バッファ及びそれ等の
相互接続を示した概略図である。 第１４図は交換組織の１つの出力ボートのための出力シ
フト・レジスタの配列体の概略図である。 第１５Ａ乃至第１５Ｄ図はより高容量の交換システムを
形成するための基本交換モジュールの組合せ方法を示し
た概略図である。 第１６図は第１５Ａ図に示した基本１６Ｘ１６交換モジ
ユールだけを使用して６４Ｘ６４の交換装置を形成する
方法を示した図である。 第１７図は高速度交換装置の第２の実施例の構造体の概
略図である。 第１８図は第２の実施例の１つのスライスのより詳細な
ブロック図である。 第１９Ａ図及び第１９Ｂ図は第１８図に示した交換スラ
イス中の１つのＳ／Ｐコンバータの制御論理装置の詳細
なブロック図及びこの制御論理装置の状態図である。 第２０図は第１８図に示した交換スライス中の出力Ｐ／
Ｓコンバータの制御論理装置の詳細なブロック図である
。 １１・・・・交換組織、１３・・・・入力交換アダプタ
、１５・・・・入力ボート、１７・・・・出力交換アダ
プタ、１９・・・・出力ボート、２１・・・・入りリン
ク、２３・・・・出リンク、２５．２７・・・・回線ア
ダプタ。 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人　　弁理士　　山　　本　　仁　　朗（外１名） く　　　の 第６図 ’ＩＬＲ Ｏ 第１１図 ノ（スイＯ３ 第１５Ａ図 ３２　Ｘ　３２交１４ｍｍ　　　　　　　　　　　　６
４Ｘ６４交換鴇ｊ賀第１５Ｂ図　　　　　　　　第１５
Ｃ図第１５Ｄ図 第１６図 法

Claims (1)

1. 【特許請求の範囲】 パケット交換もしくは回路交換のトラフィックを伝送す
   る、複数の入り伝送リンクから複数の出伝送リンクへ情
   報を伝送するための通信交換装置であつて、 （ａ）各々少なくとも１つの入り伝送リンクに接続され
   、伝送リンク上に受取る情報と通信交換装置の出力を識
   別する局所的経路指定アドレスとを含むミニパケットを
   形成するための複数の入力交換アダプタと、 （ｂ）少なくとも１組の並列な等しい交換スライス、各
   々が入力交換アダプタに接続された複数の入力ポート及
   び複数の出力ポートを有し、入力ポートに入る各ミニパ
   ケットを上記局所的経路指定アドレスに応答して選択さ
   れた出力ポートに伝送するための自己経路指定交換組織
   と、 （ｃ）各々上記交換組織の出力ポートと少なくとも１つ
   の出伝送リンクとの間に接続され、夫々の出力ポートに
   受取られた各ミニパケットをバッファし、その内容を関
   連する出伝送リンクに伝送するための複数の出力交換ア
   ダプタとを有する、通信交換装置。