JPH0429444A - パケット交換機 - Google Patents
パケット交換機Info
- Publication number
- JPH0429444A JPH0429444A JP2133374A JP13337490A JPH0429444A JP H0429444 A JPH0429444 A JP H0429444A JP 2133374 A JP2133374 A JP 2133374A JP 13337490 A JP13337490 A JP 13337490A JP H0429444 A JPH0429444 A JP H0429444A
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- JP
- Japan
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- binary switch
- binary
- packets
- output
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- 230000015654 memory Effects 0.000 claims abstract description 20
- 230000005540 biological transmission Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 238000005303 weighing Methods 0.000 description 1
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- Data Exchanges In Wide-Area Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、高速パケット交換を行なうパケット交換機に
関する。
関する。
従来の技術
第２図は従来のパケット交換機における自己ルーチング
形バイナリスイッチの構成を示している。第２図におい
て、０１〜０４はバイナリスイッチであり、全体として
４人力・４出力の３段構成になっている。１１〜１４は
入線であり、１段目の各バイナリスイッチ０１・１〜０
４１に接続されており、１行・１段目のバイナリスイッ
チ０１１の２つの出力は、１行および３行・２段目の各
バイナリスイッチ０１２．０３２に、２行・１段目のバ
イナリスイッチ０２１の２つの出力は、２行および４行
・２段目のバイナリスイッチ０２２，０４２に、３行・
１段目のバイナリスイッチ０３Ｉの２つの出力は、１行
および３行・２段目のバイナリスイッチ０１２，０３２
に、４行・１段目のバイナリスイッチ０４１の２つの出
力は、２行および４行・２段目のバイナリスイッチ０２
２，０４２にそれぞれ接続されている。各行・２段目の
バイナリスイッチ０１２〜０４２の２つの出力は、それ
ぞれ図示のように各３段目のバイナリスイッチ０１３〜
０４３に接続され、各行・３段目のバイナリスイッチｏ
１ｉ〜０４Ｂの出力は、それそ′れ出線２１〜２４に接
続されている。
形バイナリスイッチの構成を示している。第２図におい
て、０１〜０４はバイナリスイッチであり、全体として
４人力・４出力の３段構成になっている。１１〜１４は
入線であり、１段目の各バイナリスイッチ０１・１〜０
４１に接続されており、１行・１段目のバイナリスイッ
チ０１１の２つの出力は、１行および３行・２段目の各
バイナリスイッチ０１２．０３２に、２行・１段目のバ
イナリスイッチ０２１の２つの出力は、２行および４行
・２段目のバイナリスイッチ０２２，０４２に、３行・
１段目のバイナリスイッチ０３Ｉの２つの出力は、１行
および３行・２段目のバイナリスイッチ０１２，０３２
に、４行・１段目のバイナリスイッチ０４１の２つの出
力は、２行および４行・２段目のバイナリスイッチ０２
２，０４２にそれぞれ接続されている。各行・２段目の
バイナリスイッチ０１２〜０４２の２つの出力は、それ
ぞれ図示のように各３段目のバイナリスイッチ０１３〜
０４３に接続され、各行・３段目のバイナリスイッチｏ
１ｉ〜０４Ｂの出力は、それそ′れ出線２１〜２４に接
続されている。
次に前記従来例の動作について説明する。第２図におい
て、入線１１から流入するパケットは、まず第１段目の
バイナリスイッチ０１１で、宛先アドレスの先頭ビット
をチエツクされ”０”ならば１行・２段目のバイナリス
イッチ０１２に出力され、”１”ならば３行・２段目の
バイナリスイッチ０３２に出力される。次に宛先アドレ
スの２ビツト目が２段目のバイナリスイッチ０１２゜０
３２でチエツクされ、同様に”Ｏ”、”１”の判定によ
り３段目のバイナリスイッチ０１３〜０４３に出力され
る。このようにして入線１１から流入したパケットは、
その宛先アドレスのビット構成に従って、すなわち宛先
アドレスが”Ｏ””Ｏ”ならば出線２１へ、”Ｏ”、”
１”ならば出線２２へ、”１″、”０”ならば出線２３
へ、”ｌ”、”１”ならば出線２４へ順次ルートが選定
され、出線２１〜２４のいずれかから流出する。入線１
２〜１４に流入するパケットも同様に順次ルートが選定
されて出線２１〜２４のいずれかから流出する。
て、入線１１から流入するパケットは、まず第１段目の
バイナリスイッチ０１１で、宛先アドレスの先頭ビット
をチエツクされ”０”ならば１行・２段目のバイナリス
イッチ０１２に出力され、”１”ならば３行・２段目の
バイナリスイッチ０３２に出力される。次に宛先アドレ
スの２ビツト目が２段目のバイナリスイッチ０１２゜０
３２でチエツクされ、同様に”Ｏ”、”１”の判定によ
り３段目のバイナリスイッチ０１３〜０４３に出力され
る。このようにして入線１１から流入したパケットは、
その宛先アドレスのビット構成に従って、すなわち宛先
アドレスが”Ｏ””Ｏ”ならば出線２１へ、”Ｏ”、”
１”ならば出線２２へ、”１″、”０”ならば出線２３
へ、”ｌ”、”１”ならば出線２４へ順次ルートが選定
され、出線２１〜２４のいずれかから流出する。入線１
２〜１４に流入するパケットも同様に順次ルートが選定
されて出線２１〜２４のいずれかから流出する。
このように前記従来のパケット交換機でもパケットのル
ーチングを行なうことができる。
ーチングを行なうことができる。
発明が解決しようとする課題
しかしながら、前記従来のパケット交換機では、１段目
の各バイナリスイッチ０１．−０４１の２つの出力が２
段目の各バイナリスイッチＯ１二〜０４＝に、２段目の
各バイナリスイッチ０１２〜０４２が３段目の各バイナ
リスイッチ０１３〜０４Ｂにそれぞれ接続されているた
め、各入線１１〜１４から同時に流入したパケットが２
段目または３段目のバイナリスイッチで衝突する虞れが
あり、ルーチングの途中でパケットが廃棄されて伝送品
質が保証されないという問題があった。
の各バイナリスイッチ０１．−０４１の２つの出力が２
段目の各バイナリスイッチＯ１二〜０４＝に、２段目の
各バイナリスイッチ０１２〜０４２が３段目の各バイナ
リスイッチ０１３〜０４Ｂにそれぞれ接続されているた
め、各入線１１〜１４から同時に流入したパケットが２
段目または３段目のバイナリスイッチで衝突する虞れが
あり、ルーチングの途中でパケットが廃棄されて伝送品
質が保証されないという問題があった。
本発明はこのような従来の問題を解決するものであり、
バイナリスイッチにおけるパケットの衝突を防止するこ
とのできる優れたパケット交換機を提供することを目的
とする。
バイナリスイッチにおけるパケットの衝突を防止するこ
とのできる優れたパケット交換機を提供することを目的
とする。
課題を解決するたぬの手段
本発明は前記目的を達成するために、入線毎に独立した
バイナリスイッチ群を設け、各バイナリスイッチ群の最
終段のバイナリスイッチの出力と出線との間にバッファ
メモリを設けたものである。
バイナリスイッチ群を設け、各バイナリスイッチ群の最
終段のバイナリスイッチの出力と出線との間にバッファ
メモリを設けたものである。
作用
本発明は前記のような構成により次のような作用を有す
る。すなわち、入線毎に独立したバイナリスイッチ群を
設けたことにより、一つのバイナリスイッチ群の中でパ
ケットの衝突が起こることがなく、また各バイナリスイ
ッチ群の最終段のバイナリスイッチの出力と出線との間
にバッファメモリを設けたことによって、同一出線に流
出するパケットが複数発生した場合にバッファメモリに
出力待ちさせることができ、パケットの衝突を回避する
ことができる。したかって、パケットの廃棄がなくなり
、伝送品質を保証できるという効果を有する。
る。すなわち、入線毎に独立したバイナリスイッチ群を
設けたことにより、一つのバイナリスイッチ群の中でパ
ケットの衝突が起こることがなく、また各バイナリスイ
ッチ群の最終段のバイナリスイッチの出力と出線との間
にバッファメモリを設けたことによって、同一出線に流
出するパケットが複数発生した場合にバッファメモリに
出力待ちさせることができ、パケットの衝突を回避する
ことができる。したかって、パケットの廃棄がなくなり
、伝送品質を保証できるという効果を有する。
実施例
第１図は本発明の一実施例の構成を示すものである。第
１図において、１〜４はバイナリスイッチ群であり、そ
れぞれｌは入線３１に、２は入線３２に、３は入線３３
に、４は入線３４毎に独立して接続されている。バイナ
リスイッチ群１において、３０はバイナリスイッチであ
り、全体として３行・３段で構成されている。すなわち
、入線３１は１段目のバイナリスイッチ３０１に接続さ
れており、このバイナリスイッチ３０１の２つの出力が
１行および３行・２段目のバイナリスイッチ３０２．３
ｏａに接続されている。１行・２段目のバイナリスイッ
チ３０２の２つの出力は、１行および２行・３段目のバ
イナリスイッチ３０４゜３０５にそれぞれ接続されてい
る。４１，４２゜４３．４４はバッファメモリであり、
各秤量終段のバイナリスイッチ３０４，３０５．３０３
の出力と出線５１．５２，５３．５４との間に設けられ
ている。すなわち、１行３段目のバイナリスイッチ３０
４と出線５１との間にバッファメモリ４１が、２行３段
目のバイナリスイッチ３０５と出線５２との間にバッフ
ァメモリ４２が、３行・２段目のバイナリスイッチ３０
．の２つの出力と出線５３．５４との間にバッファメモ
リ４３．４４がそれぞれ接続されている。なお、他のバ
イナリスイッチ群２．３．４についても同様で、入線３
２．３３．３４毎に接続され、それぞれ最終段のバイナ
リスイッチの出力をバッファメモリに接続して出線５１
．５２，５３．５４に接続されている。
１図において、１〜４はバイナリスイッチ群であり、そ
れぞれｌは入線３１に、２は入線３２に、３は入線３３
に、４は入線３４毎に独立して接続されている。バイナ
リスイッチ群１において、３０はバイナリスイッチであ
り、全体として３行・３段で構成されている。すなわち
、入線３１は１段目のバイナリスイッチ３０１に接続さ
れており、このバイナリスイッチ３０１の２つの出力が
１行および３行・２段目のバイナリスイッチ３０２．３
ｏａに接続されている。１行・２段目のバイナリスイッ
チ３０２の２つの出力は、１行および２行・３段目のバ
イナリスイッチ３０４゜３０５にそれぞれ接続されてい
る。４１，４２゜４３．４４はバッファメモリであり、
各秤量終段のバイナリスイッチ３０４，３０５．３０３
の出力と出線５１．５２，５３．５４との間に設けられ
ている。すなわち、１行３段目のバイナリスイッチ３０
４と出線５１との間にバッファメモリ４１が、２行３段
目のバイナリスイッチ３０５と出線５２との間にバッフ
ァメモリ４２が、３行・２段目のバイナリスイッチ３０
．の２つの出力と出線５３．５４との間にバッファメモ
リ４３．４４がそれぞれ接続されている。なお、他のバ
イナリスイッチ群２．３．４についても同様で、入線３
２．３３．３４毎に接続され、それぞれ最終段のバイナ
リスイッチの出力をバッファメモリに接続して出線５１
．５２，５３．５４に接続されている。
次に前記実施例の動作について説明する。前記実施り■
において、入線３１，３２．３３．３４から流入するパ
ケットは、それぞれ独立したバイナリスイッチ群１〜４
における各バイナリスイッチ３ｏを通過する際、宛先ア
ドレスのビットをチエツクされ、”Ｏ”または′°１″
の値によってルーチングされて、最終段のバイナリスイ
ッチ３０から出力される。例えばバイナリスイッチ群１
においては、まずバイナリスイッチ３０１により宛先ア
ドレスの先頭ビットがチエツクされ、”Ｏ”ならば１行
・２段目のバイナリスイッチ３０２へ出力され、１“°
ならば３行・２段目のバイナリスイッチ３０Ｂに出力さ
れる。次に宛先アドレスの２ビツト目が２段目のバイナ
リスイッチ３０２゜３０８によりチエツクされ、同様に
”○”、”１”の判定により３段目のバイナリスイッチ
３０４゜３０６へ出力される。したがって、宛先アドレ
スが”Ｏ”、”Ｏ”ならばバッファメモリ４１へ出力さ
れ、”○”、”１′″ならばバッファメモリ４２へ出力
され、°１”、”０”ならばバッファメモリ４３へ出力
され、”１”、”１”ならばバッファメモリ４４へ出力
される。他のバイナリスイッチ群２〜４においても同様
な処理が行なわれる。このようにして、各入線３１〜３
４から流入するパケットをそれぞれ独立したバイナリス
イッチ群１〜４でルーチングを行なうので、パケットど
うしの衝突を防止することができ、また、同じ出線５１
〜５４に流出するパケットが複数あった場合には、バッ
ファメモリ４１〜４４によって出力待ちを行なうので、
ここでもパケットどうしの衝突を防止することができる
。
において、入線３１，３２．３３．３４から流入するパ
ケットは、それぞれ独立したバイナリスイッチ群１〜４
における各バイナリスイッチ３ｏを通過する際、宛先ア
ドレスのビットをチエツクされ、”Ｏ”または′°１″
の値によってルーチングされて、最終段のバイナリスイ
ッチ３０から出力される。例えばバイナリスイッチ群１
においては、まずバイナリスイッチ３０１により宛先ア
ドレスの先頭ビットがチエツクされ、”Ｏ”ならば１行
・２段目のバイナリスイッチ３０２へ出力され、１“°
ならば３行・２段目のバイナリスイッチ３０Ｂに出力さ
れる。次に宛先アドレスの２ビツト目が２段目のバイナ
リスイッチ３０２゜３０８によりチエツクされ、同様に
”○”、”１”の判定により３段目のバイナリスイッチ
３０４゜３０６へ出力される。したがって、宛先アドレ
スが”Ｏ”、”Ｏ”ならばバッファメモリ４１へ出力さ
れ、”○”、”１′″ならばバッファメモリ４２へ出力
され、°１”、”０”ならばバッファメモリ４３へ出力
され、”１”、”１”ならばバッファメモリ４４へ出力
される。他のバイナリスイッチ群２〜４においても同様
な処理が行なわれる。このようにして、各入線３１〜３
４から流入するパケットをそれぞれ独立したバイナリス
イッチ群１〜４でルーチングを行なうので、パケットど
うしの衝突を防止することができ、また、同じ出線５１
〜５４に流出するパケットが複数あった場合には、バッ
ファメモリ４１〜４４によって出力待ちを行なうので、
ここでもパケットどうしの衝突を防止することができる
。
このように、前記実施例によれば、入線３１゜３２．３
３．３４毎に独立してバイナリスイッチ群１，２，３．
４を接続し、各バイナリスイッチ群１，２，３．４にお
ける最終段のバイナリスイッチ３０の出力と出線５１，
５２．５３．５４との間にバッファメモリ４１，４２．
４３．４４を設けたので、一つのバイナリスイッチ群１
〜４の中でパケットの衝突が起こることがなく、また同
一出線５１〜５４に流出するパケットが複数発生した場
合には、これをバッファメモリ４１〜４４により出力待
ちにすることによりその衝突を回避することができる。
３．３４毎に独立してバイナリスイッチ群１，２，３．
４を接続し、各バイナリスイッチ群１，２，３．４にお
ける最終段のバイナリスイッチ３０の出力と出線５１，
５２．５３．５４との間にバッファメモリ４１，４２．
４３．４４を設けたので、一つのバイナリスイッチ群１
〜４の中でパケットの衝突が起こることがなく、また同
一出線５１〜５４に流出するパケットが複数発生した場
合には、これをバッファメモリ４１〜４４により出力待
ちにすることによりその衝突を回避することができる。
したがって、パケットの廃棄がなくな１）、伝送品質を
保証することができる。
保証することができる。
発明の効果
本発明は前記実施例から明らかなように、入線毎に独立
したバイナリスイッチ群を有し、各バイナリスイッチ群
の最終段のバイナリスイッチの出力と出線との間にバッ
ファメモリを設けたことにより、パケットのバイナリス
イッチでの衝突あるいは同一出線での集中を回避するこ
とができ、これによりパケットの廃棄をなくし、伝送品
質を保証することができるという効果を有する。
したバイナリスイッチ群を有し、各バイナリスイッチ群
の最終段のバイナリスイッチの出力と出線との間にバッ
ファメモリを設けたことにより、パケットのバイナリス
イッチでの衝突あるいは同一出線での集中を回避するこ
とができ、これによりパケットの廃棄をなくし、伝送品
質を保証することができるという効果を有する。
第１図は本発明の一実施例におけるパケット交換機の構
成を示す図、第２図は従来のパケット交換機の構成を示
す図である。 １〜４・・・バイナリスイッチ群、３０・・・バイナリ
スイッチ、３１．３２．３３．３４・・・入線、４１．
４２．４３．４４・・・バッファメモリ、５１゜５２．
５３．５４・・・出線。
成を示す図、第２図は従来のパケット交換機の構成を示
す図である。 １〜４・・・バイナリスイッチ群、３０・・・バイナリ
スイッチ、３１．３２．３３．３４・・・入線、４１．
４２．４３．４４・・・バッファメモリ、５１゜５２．
５３．５４・・・出線。
Claims (1)
- 入線毎に独立したバイナリスイッチ群を有し、前記各バ
イナリスイッチ群の最終段のバイナリスイッチの出力と
出線との間にバッファメモリを設けたことを特徴とする
パケット交換機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2133374A JPH0429444A (ja) | 1990-05-23 | 1990-05-23 | パケット交換機 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2133374A JPH0429444A (ja) | 1990-05-23 | 1990-05-23 | パケット交換機 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0429444A true JPH0429444A (ja) | 1992-01-31 |
Family
ID=15103239
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2133374A Pending JPH0429444A (ja) | 1990-05-23 | 1990-05-23 | パケット交換機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0429444A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113518496A (zh) * | 2021-04-16 | 2021-10-19 | 深圳市紫光新能源技术有限公司 | 一种智能照明控制系统和智能照明控制方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4314367A (en) * | 1979-01-24 | 1982-02-02 | Le Materiel Telephonique Thomson-Csf | Switching circuit for digital packet switching network |
| JPH01123548A (ja) * | 1987-10-20 | 1989-05-16 | Internatl Business Mach Corp <Ibm> | 通信交換装置 |
| JPH02303245A (ja) * | 1989-05-18 | 1990-12-17 | Toshiba Corp | セルスイッチ |
| JPH0311844A (ja) * | 1989-06-09 | 1991-01-21 | Fujitsu Ltd | スイッチ方式 |
-
1990
- 1990-05-23 JP JP2133374A patent/JPH0429444A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4314367A (en) * | 1979-01-24 | 1982-02-02 | Le Materiel Telephonique Thomson-Csf | Switching circuit for digital packet switching network |
| JPH01123548A (ja) * | 1987-10-20 | 1989-05-16 | Internatl Business Mach Corp <Ibm> | 通信交換装置 |
| JPH02303245A (ja) * | 1989-05-18 | 1990-12-17 | Toshiba Corp | セルスイッチ |
| JPH0311844A (ja) * | 1989-06-09 | 1991-01-21 | Fujitsu Ltd | スイッチ方式 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113518496A (zh) * | 2021-04-16 | 2021-10-19 | 深圳市紫光新能源技术有限公司 | 一种智能照明控制系统和智能照明控制方法 |
| CN113518496B (zh) * | 2021-04-16 | 2022-07-05 | 深圳市紫光新能源技术有限公司 | 一种智能照明控制系统和智能照明控制方法 |
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