JPS6386938A - 交換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 交亙ユ１ 本発明は高性能パケット交換方式においてＮ個の人力点
からＮ個の出力点へ高速時間多重化固定長パケットを方
向決めするための交換装置に関する。

良１１人辺１」 二Å以上のユーザを相互接続する全ての種類の通信回路
網は種々のユーザの間で情報を効率的に方向決めするた
めの何らかの切換形態に依存する。このスイッチでは、
２個以上の入力点に与えられたトラフィックは共通の出
力点に向けられることがある。基本的には、このような
状態をやりくりするには２つだけ方法が存在する。

まず、スイッチは競合を避けるためにパケットの到着を
予定に組む制御装置をおそらく必要としよう。１９７９
年日本国東京の東京大学出版による“デジタル集積化通
信システムへの入門”（Ａｎ　　Ｉｎｔｒｏｄｕｃｔｉ
ｏｎ　　Ｔ。

Ｄｉ　　ｇ　１ｔａｌ　　　ＩｎｔｅｇｒａｔｅｄＣｏ
ｍｍｕｎｉｃａｔｉｏｎｓ　　　ＳｙｓｔｅｍＳ）なる
題名のＨ，イノセ（１ｎｏｓｅ）による本の９５ページ
第３．６図に示した古典的な時間−空間−時間スイッチ
はこの分類に入る。

そこでは、スイッチへの各入力には時間多重化トラフィ
ックの時間シーケンスを再調整するためのタイム・スロ
ット交換が先行し、データがこのスイッチに提供される
とき、Ｎ個の入力点に現われるそのデータは常に別個の
出力点に向けられるようにされている。然しながら、予
定時間に組むことは、Ｉ　ＥＥＥ技報・通信（ＩＥ−２
７，Ｎｏ、１０．１９７９年１０月、ページ１４４９〜
１４５５においてＴ、イヌカイ（Ｉｎｕｋａｉ）により
示されるように、困難な仕事であり、回路の切換につい
ては実行可能であり適当ではあるが、パケットの切換に
適当であるように許容可能な入力／出力の組合せを決定
するには余りに多くの時間がかかり過ぎる。

第２の方法は競合をやりくりするためのおそらく更に魅
力的な試みであって分散制御と分散的な方向決めを使用
するものである。この場合、各トラフィック・パケット
又はバーストはこのパケット用のスイッチの行先ボート
を持つヘッダを有し、このヘッダはそのスイッチを介し
てパケットを方向決めするために使用される。中央スケ
ジューラにより与えられる共同作用がなければ、スイッ
チは次にその入力間の競合を認識して、共通出力点に向
けられるいくつかの同時到着パケットのせいぜい１つを
除く全てを内部的に記憶又はバッファし、それによって
スイッチ内の統計的な遅延即ち待ち時間を生じさせなけ
ればならない。ＧＬＯＢＥＣＯＭ’　８４．（Ｖｏｌ、
１９８４年１１月ジョーシア州アトランタ）のり、Ｍ、
ディアス（ＤｉａＳ）外による論文で示されたように、
この自己スケジューリング・スイッチは一般的には多段
スイッチを形成するように適切に相互接続され構成され
た２進切換素子を使用している。これらのスイッチは、
各人力が各出力に専用の通路を有し、それによりＮ２個
の要素を必要とする完全接続構成の場合のスイッチ数以
下の値に、必要とされるスイッチ数が減少される点を強
調する傾向があった。出力点における渋滞の外に、こわ
らの要素−効率的なスイッチは又２進スイッチ点の各々
において渋滞することがあり、それによって、各素子内
においてバッファリングのような付加的な手段を講する
ことを必要とした。これらの自主的なバッファは素子間
では分担することができないので、バッファリングの複
雑さは２進切換素子自体のそれよりも一般的には更に大
きい。更に、回路網内で遭遇する遅延は行先の渋滞化の
みにより生じる避けがたい遅延分よりも大きい。

従来技術に残っている問題は、パケット交換に使用され
得、（１）制御装置を要求するスイッチで遭遇するスケ
ジュール問題及び（２）非集中化分散制御及び分散的方
向決めスイッチが遭遇するバッファリングの複雑さ及び
遅延を避けるスイッチを提供することである。

ｌ艶立１１ 従来技術の上記問題は高性能パケット交換方式において
Ｎ個の人力点からＮ個の出力点への高速時間多重化固定
長パケットを方向決めするための交換装置に関する本発
明により解決された。本スイッチは分散制御及び完全に
相互接続可能な構成を使用し、単一の交換段を用いて到
着するパケットをそれらの適切な出力点へ受動的に方向
決めする。

１見星盈」 本発明による交換装置は、全ての入出力が同一ビット速
度で動作する、分散制御及び分散的な方向決めを用いる
Ｎ人力・Ｎ出力パケット・スイッチよりなる。固定長パ
ケットは、第１図の例示的なシーケンスで示されるよう
に、各人力がパケットを有しこのパケットがこのパケッ
トを送信する個々の遠隔Ｎ個の送信機により決定される
行先を持つようなタイムスロット手法で木Ｎ個単位スイ
ッチ１１のＮ個の入力点１０１〜１０、に到着する。本
装置の各パケットはその中のどこかに第３図の例示的な
パケットのフォーマットで示したようにその行先出力点
のアドレスを有している。

与えられた出力点に向けられる平均のパケット到着数に
対し制御を行なうことは別にして、人力点へのパケット
の特定の到着時間及びこれに関連する出力点アドレスに
への制御は行なわれない。換言すれば、共に出力点１２
．に向けられた入力１０．と１０２について最初に到達
するタイムスロットに関し第１図に示したように、２個
以上のパケットが同じタイムスロットにおける異なる入
力に到達したりそして同じ出力に向けられるのを防止す
る順次特定スケジューリングは存在しない。アドレッシ
ング情報は到来パケットをそれらの適切な出力点１２、
ないし１２．へ方向決めするためにＮ個単位パケット・
スイッチ１１により使用される。従フて、パケットの消
滅を回避するため、即ち、少なくとも、その可能性を十
分に小さくするために、最小限、パケット・バッファリ
ングがスイッチ１１に提供されて同一の出力点に向けら
れるパケットの到着の変動をならさなければならない。

Ｎ個単位パケット・スイッチの相互接続構成は２つの基
本的な特徴を有している。即ち、（１）入力点１０．〜
１ｏ、４の各々はそれぞれ別個の放送バス１４．〜１４
Ｎと組み合され、そして、（２）各出力点１２　、□　
１２　ｓは全ての入力点に到達する全てのパケットにア
クセスする。第１図に示したように、Ｎ個の入力点１０
、の各々に到達するパケットは別個の放送バス１４．に
直接配置され、そして、スイッチ１１の各出力点１２１
〜１２Ｎはそれぞれ別個のバス・インタフェース・ユニ
ット１５１〜１５１、Ｉを介して完全な組のＮ個のバス
１４に受動的にインタフェースする。この簡単な構成に
より、いくつかの特徴が与えらゎる。まず、各人力点が
全ての出力点に対し直接通路を有する場合、１つの出力
点に向けられたパケットが他の出力点に行くパケットに
干渉（即ち、遅延又は阻止）する場合（即ち、遅延又は
阻止）いかなる交換の阻止も生じない。このスイッチに
おける唯一・の渋滞状態は各出力１２．に対するバス・
インタフェース・ユニット１５．において生じ、この場
合、パケット（複数）は同一出力点１２．に向けられた
互いに異なる人力線１０に同時に到達することができる
。パケットの到着に関する＠置スケジューリングがなけ
れば、この種の渋滞は不可避であり、その処理の複雑さ
は、パケット・スイッチ内における最大のものとなる。

この複雑さは木Ｎ個単位パケット交換装置１１により最
小にされる。

第１図の放送（同報）バス構造は各バス１４、か唯一の
入力１０．により駆動されるという望ましい特徴を有し
ている。これによりバスでのより高い伝送速度、及び、
全ての入力によりアクセスされる分担並列バスに比較し
て欠点についてはより寛大な設計が配慮される。更に、
本スイッチ１１内で公知の分担並列バス構造のパケット
・バッファリングとバス・アクセス制御回路は、個々の
入力線からタイム・スロットを同期化させるために用い
られる各入力点におけるせいぜい融通性あるバッファに
より置換えられている。

第２図はＮ個単位パケット・スイッチ１１の各出力点１
２．と関連する例示的なバス・インタフェース・ユニッ
ト１５．のブロック線図である。図示のバス・インタフ
ェース・ユニット１５、は３つの主要な要素を有してい
る。まず、Ｎ個のパケット・フィルタ２０．〜２０、の
列が存在し、各パケット・フィルタは放送バス１４．〜
１４Ｎのそれぞれを伝ぱんするパケットを受信する。各
パケット・フィルタ２０゜において、関連する放送バス
１４．で放送される全てのパケットのアドレスは調査さ
れ、スイッチ１１の関連する出力点に向けられたパケッ
トはパケット・フィルタ２０．を通ることができ、一方
、全ての他のパケットは阻止される。

集信機（集中化装置）２１は別々の人力点において全て
の関連するパケット・フィルタ２０゜〜２０　Ｎの出力
を受信してその人力線のＮ個からＬ個（Ｌ≦Ｎ）への集
信を達成する。この場合、各タイム・スロットにおいて
パケット・フィルタをうまく通ったＬ個までのパケ・ノ
ドは集信機２１のＬ個の出力点に現われる。これらのＬ
個の集信機出力は、次に、シフタ２３と複数のＬ個のフ
ァーストイン・ファーストアウト（Ｆ　Ｉ　ＦＯ）バッ
ファ２４．〜２４Ｌよりなる分担バッファ２２に入る。

分担バッファ２２の構造によりＬ個のＦＩＦＯバッファ
２４１〜２４Ｌの完全な分担が可能となり、ファースト
イン・ファーストアウト待ち行列規制の下で動作するＬ
個の人力と１つの出力を持つ単一待ち行列に等（１ｉな
ものが提供される。

第３図はパケットが、それぞれ、放送バス１４、〜１４
Ｎからパケット・フィルタ２０゜〜２０．に入るときに
おけるこれらのパケットのフォーマットを示す。なるべ
くなら、各パケットの前浮部分は、パケットが向けられ
るパケット・スイッチ１１の出力に点に関連するアドレ
ス２６を有し、これに単一の活動ビット２７が続くこと
が望ましい。行先出力アドレス２６ａ　ｌ　ｏ　ｇ　２
　Ｎビットを含み、各出力１２．〜１２１、ｌは独特の
アドレスを有している。活動ビット２７は到着するタイ
ム・スロットにおけるパケットの存在（論理１）又は不
存在（論理０）を示し、そして、集信機２１の動作にお
いて重要な役割を演する。

第４図はパケット・フィルタ２０．の各々ごとの例示的
な要素を示す。各パケット・フィルタ２０、は関連する
放送バス１４□からの１つの入力と、バス・インタフェ
ース・ユニット１５、に共通なシフト・レジスタ３１か
らのもう１つの入力を備えた排他的論理和（ＥＸ−ＯＲ
）ゲート３０を有し、そして、そのバス・インタフェー
ス・ユニットのための独特のアドレスを記憶する。各Ｅ
Ｘ−ＯＲゲート３０からの出力は別個の関連するＡＮＤ
ゲート３２に対して１つの人力を提供し、その第２の入
力は、各タイム・スロットにおいて出力アドレス２６の
到着時間中に活動的となる「比較エネーブル」信号を提
供する。ＡＮＤゲート３２からの出力はフリップ・フロ
ップ（ＦＦ）３３に対する第１の入力として提供され、
その第２の入力は、ＦＦ３３が、関連するＡＮＤゲート
３４の第１の入力点に対して論理「１」を出力するよう
にタイム・スロットの開始時に各ＦＦ３３をリセットす
る「開始」エネーブル信号である。ＡＮＤゲート３４へ
の第２の入力はそのパケット・フィルタ２０、に関連す
る放送バス１４．からのものである。

動作において、各タイム・スロットの開始時に、各パケ
ット・フィルタのＦＦ３３は「開始」制御信号のために
論理「１」を出力し、そして、Ｎ個のパケット・フィル
タ２０の各々を通る通路は開放され、最初にパケットの
全ての到着ビットかＡＮＤゲート３４を通って集信機２
１に至ることが可能となる。各到着パケットごとのアド
レス・ビット２６がパケット・フィルタ２０．に入ると
、アドレス・ビットは、シフト・レジスタ３１から受信
されたそのバス・インタフェース・ユニット１５．の出
力アドレスに対して１ビットずつ比較される。出力アド
レス２６の全てのビットがシフト・レジスタ３１により
提供されるアドレス・ビットに匹敵すると、ＥＸ−ＯＲ
ゲート３０はＦＦ３３（７）に入力点に常に論理「０」
を出力する。然しながら、もしもアドレス・ビット２６
のどれかがシフト・レジスタ３１からの対応するアドレ
ス・ビットに匹敵しない場合、ＥＸ−ＯＲゲート３０は
論理「１」を出力してＡＮＤゲート３２がＦＦ３３のに
入力点に対して論理「１」を出力することができるよう
する。ＦＦ３３のに入力点のこのエネーブルにより論理
「０」はＡＮＤゲート３４の人力点に伝送され、そして
、ＡＮＤゲート３４を介してそのバス・インタフェース
・ユニット１５の集信機２１にパケットが更に進むのを
禁止する。即ち、フィルタ２０゜の出力はタイム・スロ
ットの残りの間、論理「０」に設定される。

パケットのフォーマットにおいてフィルタ２０１は出力
アドレス２６に従うので、出力アドレス２６の終りまで
にフィルタ２０１はパケットを阻止し、従って、又その
活動ビット２７を０に設定しているか、又は、アドレス
が一致している場合には関連する集信機２１にパケット
が連続することができるようにしている。２つ以上のパ
ケットが同じ出力点１２．の別々の放送バス１４で同時
に到達する場合、関連するパケット・フィルタ２０は、
バス・インタフェース・ユニット１５．の関連する集信
機２１に対１．て、ずつ？、ニガらのパケットの同時の
伝送を行う。尚、阻止されたパケットの出力アドレス・
ビット２６の一部はフィルタ２０を通って集信機２１に
至っても、これらのビットはもはやなんら有用な目的を
果たさず、バス・インタフェース１５．の残りによって
無視される。

又尚、このことはスイッチ１１のタイム・スロット性で
あり、この場合、システム・クロックによって全てのパ
ケットの開始時間が同期化され規定され、これにより、
パケット・フィルタのための簡単な設計が可能となる。

関連するパケット・フィルタ２０、〜２ＯＮを通る全て
のパケットは関連する集信機２１に入る。この集信機は
Ｎ個からＬ個への集イにを達成する。特に、もしもに個
のパケットが、与えられた出力点に向っであるタイム・
スロットにおいて同時に到達しようとすると、これらの
に個のパケットは集信機２１を通った後、ｋ≦Ｌのとき
、そこから、出力点１〜ｋに現われる。

もしもｋ＞Ｌならば、集信機２１の全てのＬ個の出力は
パケットを有し、そして、ｋ−Ｌ個のパケットは集信機
２１内で落され又は失われる。任意のパケット切換方式
の場合のように、パケットの消失は避けがたい。これは
、（例えば、パケットのアドレス部分における）伝送線
誤差、バッファのオーバーフロー及び回路網の故障によ
って生じ得るからである。全ての場合に、回路網でパケ
ットを失う可能性が減少するに従って、リンクからリン
クへよりもむしろ端末から端末へ更に効率的に取扱われ
る再伝送プロトコールによフて回復は可能となる。確認
されるべきことは集信機２１内でパケットを失う可能性
は回路網のどこかでパケットを失うそれよりも大きくは
ないということである。

集信機２１の基本構成ブロックは第５図に示した簡単な
２Ｘ２競合スイッチ３５である。人力点３６と３７にお
けるこれら２つのパケットはそれらの活動ビット２７に
従って「勝利者」出力点３８を求めて競合する。もしも
１つだけの入力が、活動ビット＝１によって示されるよ
うに到達パケットを有するならば、それは勝利者即ち左
の出力点３８に方向付けられる。両入力が活動ビット＝
１を持つ到着パケットを有する場合、左の入力点３６は
勝利者出力点３８に方向付けられ、そして、右の入力点
３７は敗者出力点３９に方向付けられる。両入力が到達
パケットを有しない場合、両方の活動ビットがスイッチ
出力点３８と３９において論理０として残る点のみを注
意すればよい。

上記の要件はスイッチ３５により満たされる。その２つ
の状態は第６図に示しである。そこでは、スイッチ３５
は左の人力３６に到達す−るパケットのみについて活動
ビット２７を調葭する。もしも活動ビット＝１の場合、
左の人力は勝利者出力点３８に向けられ、右の入力は敗
者出力点３９に向けられる。左の入力点３６に到達する
パケットの場合に活動ビット＝Ｏならば、右の人力点３
７は「勝利者」出力点３８に向けられ、左の人力点３６
用のスイッチ３５を通る如何なる通路も提供されない。

このようなスイッチは１６個程の少ないゲートで実現す
ることができ、そして、せいぜい１ビットの待ち時間を
有する。集信機２１は、例えば、せいぜい１０−６の敗
はパケット率に設計できるので、各２Ｘ２交換素子３５
の左入力点３６においてパケットに与えられる優先性は
重要ではない。

然しながら、パケットが同一のタイム・スロットにおい
て両方の入力点に到達するとき２Ｘ２交換素子３５が勝
利者として左の入力と右の入力との選択により交互に代
わるように２Ｘ２交換素子３５を設計することができる
。

第７図は第５図の簡単な２Ｘ２交換素子３５及び「ＤＪ
で示された単一人力／単一出力の１ビット遅延素子４０
よりなる８人力・４出力集信機２１の例示的な設計を示
す。集信機２１への人力点において、関連するパケット
・フィルタ２０からのＮ個の出力は対をなしていて、Ｎ
／２個の交換素子３５の列に入る。これはＮ個のプレー
ヤを持つ肋ち抜き試合の第１試合と見ることができ、こ
の場合、各試合の勝利者は２ｘ２交換素子３５の各々の
左側から現われ、敗者は右側に現われる。第１試合から
のＮ／２個の勝利者は第２試合に進み、そこで、それら
はＮ／４個の切換素子３５の列を用いて前のように対を
なして競争する。第２試合の勝者は第３試合に進む。こ
れは、２つが選手権試合、即ち、集信機２１の第１の出
力点を出る権利について競争するまで続く。尚、集信機
２１への入力に到達する少なくとも１つのパケットが存
在する場合、パケットは集信機２１の第１の出力点を去
る。

単一の勝利者に至る単一の木構造の競争だけを持つ勝ち
抜き試合は時々単一の「ノックアウト」勝ち抜き試合と
呼ぶことにする。即ち、１試合負けると、勝ち抜き試合
から脱落する。二重の「ノックアウト」勝ち抜き試合に
おいては、競争の第１部４１からのＮ−１個の敗者は第
２部４２で競争する。これにより第２の場所の勝者とＮ
−２個の敗者を発生する。第７図に示したように、第１
部４１からの敗者は競争が第１部４１で完了する前に第
２部４２で競争を始めることができる。１試合内に奇数
個のプレーヤ又はパケットが存在するときにはいつも、
−個のプレーヤ又はパケットは待っである部門における
後の試合で競争しなけわばならない。

集信機２１では、簡単な遅延素子４０がこの機能を果た
す。

Ｎ個の人力点とＬ個の出力点を持つ集信機の場合、Ｌ個
の競合部が１つずつ各出力点ごとに存在する。本質にお
いては、集信機２１に入るパケットは集信機の出力点に
行くＬ個の機会を与えられる。Ｌ回負けたパケットは競
合から「ノックアウト」され、そして、最後のセクショ
ン４３で集信機２１によって廃棄される。上記の理由で
、本交換装置は「ノックアウト」スイッチと呼ぶことが
できる。然しなから、全ての場合に、任意の１つのタイ
ム・スロットにＬ個以上のパケットが到達する場合には
、パケットは単に失わわるだけである。これは発生の可
能性を低くするように設計できる。Ｎ＞＞Ｌの例では、
集信機２１の各部は、はぼＮ個の交換素子３５を含み全
体で１６ＮＬ個のゲートよりなる複雑な集信機となる。

Ｎ＝６４でＬ＝８の場合、これは相対的に最も適正な８
０００個のゲートに相当する。第８図は数個の同一なＮ
＝３２、Ｌ＝８のチップ４７が如何に相互に接続されて
大きなＮ＝１２８、Ｌ＝８の集信機２１を形成できるか
を示す。

後で示すように、興味あるＮの値について、パケット・
云ツファリングの複雑さは、組み合されるスイッチ１１
の全ての他の要素よりも数桁大きい。この理由で、バス
・インタフェース・ユニット１５の構造は可能な程度に
パケットのバッファリングの複雑さを減少することに集
中された。これは、まず、集信機２１を用いることによ
ってなされ、同時にバッファされなければならない入力
の数を減少する。第２に、分担バッファ２２の使用によ
って、バッファ・インタフェース・ユニット１５内の全
てのパケット・バッファ・メモリの完全な分担が可能と
なる。これは、ファーストイン・ファーストアウトの待
ち行列規制を到着するパケットに対して与えると共にバ
ス・インタフェース１５を通る待ち時間を最小に保ちな
がら達成される。

任意の与えられたタイム・スロットにおいてＬ個までの
パケットは集信機２１から現われることができるので、
バス・インタフェース・ユニット１５内の分担バッファ
２２は単一のタイム・スロット内にＬ個までのパケット
を記憶できるものでなければならない。第９図はこれが
集信機２１から各出力信号を受けて、ランダム・アクセ
ス・メモリ（ＲＡＭ）５２によって読み取られる共通並
列メモリ・バス５１で変換器５０からのＬ個の出力を多
重化するために別個の例示的な直列／並列変換器５０を
使用することによってなし得るということを示す。ＲＡ
Ｍ５２用の制御装置５３によりメモリ・バス５１に多重
化される各パケットの個々の部分は、バス・インタフェ
ース・ユニット１５の出力点１２へ並列／直列変換器５
４を介して後で伝送されるようにＲＡＭ５２の中に適切
確実に記憶される。メモリ・バス５１を少なくともＬ個
の線の幅にすることによって、メモリ・バス５１の単一
線は、スイッチ入力点１０と出力点１２の伝送速度より
も大きい速度で動作する必要はない。然しながら、ＲＡ
Ｍ５２は到着データの速度で動作することを要求される
。これは問題となる可能性がある。それは、メモリの性
能か一般的には大部分のシステムで障害となるからで、
アクセス速度はバス及びゲートのような他の要素よりも
１桁の大きさだけ遅いからである。メモリ５２のスルー
ブツトは記憶されるワードの大きさを増加することによ
って増加することができるが、到着するパケットの大き
さより大きくすることはできない。然しながら、これは
メモリ・バス５１の及び直列／並列変換器５０の幅を増
加させることを意味し、更に、バス・インタフェース・
ユニット１５にわたる待ち時間全体を増加させることに
なる。

木「ノックアウト」スイッチ１１の高速手持ち時間動作
を可能にするために、バス・インクフェース・ユニット
１５は第２図に示したようにＬ個の別々のＦＩＦＯバッ
ファ２４．〜２４しを使用する。簡単な技術によりＬ個
のバッファ２４の完全な分担が提供され、同時に、出力
点１２．に向って到達しようとする全てのパケットのた
めのファーストイン・ファーストアウト行列規制が与え
られる。この後者により出力点に対するアクセスの公正
さが保証され、更に重要なことに、入力点１０に到達す
る連続パケットはスイッチ１１内において順序の狂いが
ないことが保証される。

第２図が示すように、集信機２１からのＬ個の出力はま
ずＬ個の入力点とＬ個の出力点を有するシフタ２３に入
る。シフタ２３の目的は、Ｌ個の別々のバッファ２４が
循環的な仕方で充填されるように入力の出力点への循環
的なシフトを提供することである。こねは第１０図にお
いてＬ＝８の場合について示した。そこでは、最初のタ
イム・スロットにおいて出力点に向って５個のパケット
が到達し、そして、集信機２１を通った後に、シフタ２
３の最初の５個の入力点に入る。このタイム・スロット
の場合、シフタ２３はパケットを最初の５個の出力点に
直接単に方向決めし、この最初の５個の出力点からパケ
ットはバッファ２４１〜２４５に入る。第２のタイム・
スロットでは、４個のパケットは出力点に向って到達し
、そして、入力点１〜４でシフタ２３に入るように示し
である。

バッファ２４５を充填することによって前のタイム・ス
ロットでの動作停止後に、シフタ２３は５個の出力点弁
だけ右の方へ入力を循環式にシフトして、到着する４個
のパケットがシフタ２３の出力点６．７．８及び１と関
連するパケット・バッファ２４に入るようにする。第３
のタイム・スロットでは、入力は右の方へ１出力点だけ
シフトされてパケット・バッファ２４２が集信機２１の
第１の出力点から次に到達するパケットを受けるように
する。

スイッチ１１のバス・インタフェース１５゜から出力線
１２ｉへ、パケット・バッファ２４、〜２４Ｌに記憶さ
れたパケットの流れはトークンによって制御されるもの
としてみることができる。このトークンを保持するバッ
ファ２４は次のタイム・スロットで１つのパケットを伝
送する権利を有しており、バッファ２４１は第１のタイ
ム・スロットにおいてトークンを最初保持する。バッフ
ァ２４が空の場合、このバッファは新しいパケットが到
着して伝送されるまでトークンを無期限に保持する。こ
の伝送の後、トークンは次のバッファ２４に渡され循環
式にラップ・アラウンドする。

Ｌ個のバッファ２４に関するパケットの記憶及び除去の
ためのＰ記のバッファリング手段の場合、分担バッファ
２２の構造は次の２つの特徴を有している。まず、パケ
ットは循環式にＬ個のバッファ２４に記憶され、そして
、これから除去される。任意のときに、各バッファ２４
における記憶パケットの数はＬ個のバッファの間で１つ
より大きく異なることはない。Ｌ個のバッファ２４の全
てが充填されているときにバッファのオーバーフローが
生じるだけである。

従って、単一のバッファと等価な機能は集信機２１の全
り個の出力点により達成さね分担される。第２に、トー
クンは記憶パケットの最大数をもつバッファ２４により
保持され、次に伝送されるべきパケットはバッファ・イ
ンタフェース・ユニット１５１において最も長い時間待
ったものである。１つより多くのバッファ２４がその基
準に合う場合には、伝送規制がバッファ２４、で始まり
、そして、連続類に上がるので、より低い番号のバッフ
ァ２４が優先権を持つ。結果として、分担バッファ２２
の構造はＬ個の入力点を持つ単一奉仕素子としての、フ
ァーストイン・ファーストアウト待ち行列に等価なもの
となる。各バッファ・インタフェース・ユニット１５に
おいて要求されるバッファリングの量全体はパケットの
到達に関する仮定モデルと、集信及びバッファのオーバ
ーフローから生じる消失パケットに関する制約に依存す
る。

「ノックアウト」スイッチ１１はＮ個単位からＪＮ個単
位（ここでＪ＝２．３、・・・）までモジュール式に成
長することができる。これは第１１図に示しである。こ
の図で、スイッチ１１の各％（’３機６０はＬ個の付加
入力点（合計でＮ＋Ｌ個の入力点）とＬ個の出力点を有
している。ＪＮ個単位ノックアウト・スイッチ１１にお
ける各出力点ごとのインタフェースは共にひな菊の花綱
のような３個の別々のＮ−バス・インタフェースよりな
る。特に、１つのスイッチ出力点１２に対する３個のバ
ス・インタフェース１５の各々はＮ個のパケット・フィ
ルタ２０と（Ｎ＋Ｌ）／Ｌ集信機６０よりなる列を含み
、スイッチ１１の出力点１２を提供する（バス１〜Ｎの
ための）最初のインタフェースだけが又シフタ２３とＬ
個のＦＩＦＯパケット・バッファ２４を備えた分担バッ
ファ構造２２を含んでいる。各スイッチ出力点１２のた
めの３個の個々の要素は第ｊ番目のインタフェース１５
（ｊ＝２．３、・・・Ｊ）の集信機６０のＬ個の出力点
をｊ−１番目のインタフェース１５内の集信機６０のＬ
個の余分な入力点に接続することによってたがいに接続
されている。

実際、ノックアウト・スイッチ１１を成長させる便利な
方法は、スイッチ１１の大きさに関係なく、各出力点１
２に１つずつ単一の（Ｎ＋Ｌ）／Ｌ集信機設計及び同一
の分担バッファ２２を用いて提供される。モジュール式
に成長するために、Ｎ個の放送バス１４は装置の背面に
配置し、Ｎ個の入力−出力対の各々ごとの回路を筆−の
プラグイン回路カードに配置することができる。従って
、スイッチは付加回路カードを追加することによってモ
ジュール式に成長することができる。

尚、上記の実施例は本発明の原理の単に例示的なもので
あって、本発明の原理を実施し、その範囲内に入る種々
の他の変形及び変更例は当業者によりなし得るであろう
。例えば、本「ノックアウト」スイッチ１１の相互接続
構造は放送及び多重送信の機能に役立つ。全ての入力１
０は全ての出力点１２にへのバス・インタフェース・ユ
ニット１５で得られるので、到達するパケットは多出力
点に送られ、この出力点により受けることができる。更
に、Ｌ＝Ｎの例の場合、第２図の集信機２１は、上記の
仕方でＮ個のパケット・バッファ２４にシフタ２３が配
置するＮ個の出力を有し、これにより、関連する出力点
にファーストイン・ファーストアウトの機能を提供する
。

【図面の簡単な説明】

第１図はＮ個の人力点にタイム・スロット・シーケンス
で到着し、そして、適切なＮ個の出力点に向けられる典
型的な固定長パケットを含む本発明に従うＮ個人カーＮ
個出力タイム・スロット・パケット交換装置のブロック
線図、第２図は第１図の交換装置のＮ個のバスインター
フェース・ユニットの１つのブロック線図、 第３図は第１図の交換装置を介しての伝送の例示的パケ
ットフォーマットを示す図、第４図は第２図に示すバス
インターフェース・ユニットの各々と関連するＮ個のパ
ケットフィルタの例示的装置の回路図、 第５図は第２図の各バスインターフェース。 ユニットにおける集信機の基本的組立ブロックを形成す
る単純な２×２競合スイッチを示す図、 第６図は第５図の２×２競合スイッチの２つの状態を示
す図、 第７図は第５図の競合スイッチを用い第２図のバスイン
ターフェース・ユニットにおいて使用のための例示的８
個入力／４個出力集信機のブロック線図、 第８図は第２図のバスインターフェース・ユニットにお
ける集信機で使用のための３２−ｔｏ−８集信機チップ
から構成される例示的１２Ｂ−ｔｏ−８集信機のブロッ
ク線図、第９図は第２図のハスインターフェース・ユニ
ットに関する共有（分担）バッファ装置の別の例示的ブ
ロック線図、 第１０図はファーストイン、ファーストアウトパケット
待ち行列規律を達成するための第２図のバスインターフ
ェース・ユニットでの共有（分担）バツツファ内のシフ
タの機能を示す図、及び 第１１図は、本交換装置がモジュラとしてどのように組
立てていくかを示すブロック線図である。 く主要部分の符号の説明〉 ＮＸＮスイッチ　　−１１ バスインタフェース・”１５＋、１５□−１５゜−−ロ
ー ＦＩＧ、２ ＦＩ（３，３ Ｚ＋）　　　　　　　　　７／ ＦＩＧ、５ ＦＩＧ、６ ＦＩＧ、８ 七力 へ　　　　　　　　　　　　　　　　　　ＦＩ　　Ｇ　
、１０１２３４５６７８　邊↓弓 １１１１１　　・０　０　０ ＋００００１１１ く− ≦：ｌ　　　　　　　　　Ｌ

Claims (1)

1. 【特許請求の範囲】 １、複数Ｎ個の出力端子（１２）、 各々が、時分割シーケンスの情報パケット を含むＮ個の別々の入力信号を受信するための複数Ｎ個
   の入力端子（１０）、及び 所定時間の間、前記Ｎ個の入力端子からの Ｎ個までの同時の情報パケットを受信するように配置さ
   れて前記Ｎ個の出力端子の内の予定されたものに前記情
   報パケットの各々をその受信順序で方向決めするための
   切換手段 （１１）を有する分散制御及び分散方向決めを使用する
   切換装置において、 前記切換手段は特定の出力端子に向けられ た複数の情報パケットの同時の受信に応答してファース
   トイン・ファーストアウト方式で予定された出力端子に
   伝送されるＬ個までの前記情報パケットを記憶しながら
   、数Ｌ（≦Ｎ）より大きい任意の同時受信の情報パケッ
   トを廃棄することを特徴とする交換装置。 ２、特許請求の範囲第１項に記載の交換装置であって、 前記交換手段は、 複数Ｎ個のバス（１４）であって、各々が 前記Ｎ個の入力端子のそれぞれに接続されてこの各バス
   を通って関連する受信入力信号を伝ぱんさせるためのＮ
   個のバス、及び 複数Ｎ個のバス・インタフェース・ユニッ ト（１５）を有し、この各バス・インタフェース・ユニ
   ットが、 本交換装置の前記Ｎ個の出力端子のそれぞ れに接続された出力端子、 前記複数Ｎ個のバスを伝ぱんする前記Ｎ個 の同時の情報パケットのいずれかが本交換装置の関連す
   る出力端子に向けられているかどうかを検出すると共に
   、自体の別々の出力端子に未変更状態で前記情報パケッ
   トを送るための検出送信手段（２０）、 前記検出送信手段からの前記Ｎ個の同時の 出力信号を、自体のＬ個の出力端子のそれぞれに現われ
   るＬ個の同時の出力信号として集めるための集信手段（
   ２１）、（ここでＮ≦Ｌであって、前記Ｌ個の出力信号
   はＬ個の前記情報パケットの最大値までの関連する出力
   点に向けられた前記情報パケットの全てを含む）、及び 前記集信手段からの前記Ｌ個の出力信号に 応答して、前記関連する出力端子に向けられた前記情報
   パケットを一時的に記憶し、そして、この記憶された情
   報パケットをファーストイン・ファーストアウト・シー
   ケンスで伝送するためのバッファリング手段（２２）を
   有することを特徴とする交換装置。 ３、特許請求の範囲第２項に記載の交換装置であって、 前記バッファリング手段は、 複数Ｌ個のパケット・バッファ（２４）を 有し、このパケット・バッファはこのパケット・バッフ
   ァの間で循環式で本交換装置の関連出力点に向けられた
   上記の情報パケットを一時的に記憶すると共に本交換装
   置の関連出力端子に対して循環式で前記複数Ｌ個のパケ
   ット・バッファに記憶されたパケットを方向決めするこ
   とを特徴とする交換装置。 ４、特許請求の範囲第２項に記載の交換装置であって、 前記バッファリング手段は、 （ａ）前記時分割シーケンスの各タイム・スロット期間
   中に前記集信手段から前記Ｌ個の同時の出力信号のそれ
   ぞれを受けるための Ｌ個の入力端子、（ｂ）Ｌ個の出力端子、及び（ｃ）前
   記集信手段から受信して、本交換装置の前記関連出力端
   子に向けられた任意のパケットを循環式で前記Ｌ個の出
   力端子の各々 に方向決めするための手段を備えたシフタ （２３）、及び 前記シフタの前記Ｌ個の出力端子の対応す るものに接続された複数Ｌ個のパケット・バッファ（２
   ４）であって、前記ファーストイン・ファーストアウト
   ・シーケンスを提供するために本交換装置の前記関連出
   力端子に循環方式で前記複数個のＬ個のパケットのバッ
   ファに記憶されたパケットを方向決めするための複数Ｌ
   個のパケット・バッファ（２４）を備えたことを特徴と
   する交換装置。 ５、特許請求の範囲第２項、第３項又は第４項に記載の
   交換装置であって、前記集信手段 は、 前記時間分割シーケンスの各タイム・スロ ット期間に、選択された順序の出力端子に従って前記集
   信手段の前記Ｌ個の出力端子から本交換装置の前記関連
   出力端子に向けられた任意のパケット（複数）を同時に
   出力するための手段を有することを特徴とする交換装 置。 ６、特許請求の範囲第５項に記載の交換装置であって、 前記集信手段の出力手段は、 順次接続された複数Ｌ個の競合部を有し、 各競合部は、 Ｎ−ｘ個の入力点（ここでｘ＝１、２・・ ・Ｌであって、その一連のＬ個の競合部における直前の
   競合部の数であり、そして、第１の競合部のＮ個の入力
   点は前記関連する検出送信手段からＮ個の出力を受ける
   ）、 前記バッファリング手段に前記Ｌ個の集信 機出力信号のそれぞれを提供するための出力端子、及び
   、 前記Ｎ−ｘ個の入力信号を前記競合部の出 力端子に、そして、残りの入力信号の各々を前記一連の
   Ｌ個の競合部における次の競合部のＮ−ｘ個の入力点の
   それぞれに方向決めするための手段を有し、前記競合部
   の出力端子に方向決めされた前記入力信号は、前記パケ
   ット信号のいずれかが前記入力信号の１つとして現われ
   るとき、前記関連するバス・インタフェース・ユニット
   の出力点に向けられた前記パケット信号の１つであるこ
   とを特徴とする交換装置。 ７、特許請求の範囲第６項に記載の交換装置であって、 前記集信手段の各集信部における前記方向 決め手段は、 所定の木の構造に接続されて前記競合部の 前記出力端子に伝送される入力信号の１つを選択すると
   共に、前記一連のＬ個の競合部における次の競合部に対
   して残りの入力信号を伝送するための複数個の約Ｎ−ｘ
   −１個の２入力・２出力競合スイッチ（３５）、及び 前記競合スイッチの所定のものの入力点に 所定の遅延を提供しながら、前記Ｌ個の競合部における
   出力信号が前記他のＬ−１個の競合部の各々からの出力
   信号と同時に現われることを可能にする少なくとも１つ
   の遅延手段を有することを特徴とする交換装置、 ８、特許請求の範囲第７項に記載の交換装置であって、 各パケットは本交換装置の前記Ｎ個の出力 端子の特定のものを示す多ビット出力アドレス（２６）
   、前記パケットが伝送される情報を含むときの第１の論
   理状態、及び、前記パケットが空のとき第２の論理状態
   を有する前記出力アドレスに続く活動ビット（２７）を
   有し、前記検出送信手段は、 前記複数Ｎ個のバスのそれぞれに接続され た複数Ｎ個のパケット・フィルタを有し、 前記受信された出力アドレスのために前記 関連するバスから受信した各パケットの多ビット出力ア
   ドレスを本交換装置の前記関連する出力端子のアドレス
   と前記時間期間に比較するとともに、前記出力アドレス
   のビットの任意のものが匹敵しないときに前記第１の論
   理状態と、前記出力アドレスの前記対応ビットが匹敵す
   るときに前記第２の論理状態よりなる比較手段出力信号
   を発生するための比較手段（３０〜３２）、及び 前記比較手段の出力信号に応答して、前記 第１の論理状態よりなる出力信号を前記比較手段が発生
   するまで前記交換装置によって受信されたパケットのビ
   ットを送信すると共 に、前記比較手段が一度前記第１の論理状態よりなる出
   力信号を発生すると、前記活動ビットを含むパケット内
   の残りのビットの各々で前記第２の論理状態を伝送する
   ための手段（３３〜３４）を有し、及び 前記集信手段の前記競合スイッチの各々は 前記パケットが本交換装置の前記関連出力端子に向けら
   れているかどうかを決定するために各競合スイッチの入
   力点に到達するパケットの活動ビットを見ることを特徴
   とする交換装置。 ９、特許請求の範囲第２項、第３項、又は第４項に記載
   の交換装置であって、 各パケットは本交換装置の前記Ｎ個の出力 端子の特定のものを示す多ビット出力アドレス（２６）
   、前記パケットが伝送される情報を含むときの第１の論
   理状態、及び、前記パケットが空のとき第２の論理状態
   を有する前記出力アドレスに続く活動ビット（２７）を
   有し、前記検出送信手段は、 前記複数Ｎ個のバスのそれぞれに接続され た複数Ｎ個のパケット・フィルタ（２０）を有し、 前記受信された出力アドレスのために前記 関連するバスから受信した各パケットの多 ビット出力アドレスを本交換装置の前記関連する出力端
   子のアドレスと前記時間期間に比較するとともに、前記
   比較された出力アドレスのビットの任意のものが匹敵し
   ないときに前記第１の論理状態と、前記比較された出力
   アドレスの前記ビットが匹敵するときに前記第２の論理
   状態よりなる比較手段出力信号を発生するための比較手
   段（３０〜３２）、及び 前記比較手段の出力信号に応答して、前記 第１の論理状態よりなる出力信号を前記比較手段が発生
   するまで前記切換装置によって受信されたパケットのビ
   ットを送信すると共 に、前記比較手段が一度前記第１の論理状態よりなる出
   力信号を発生すると、前記活動ビットを含むパケット内
   の残りのビットの各々で前記第２の論理状態を伝送する
   ための手段（３３〜３４）を有し、及び 前記集信手段は前記検出送信手段からの各 受信パケットの活動ビットを見てこのパケットが前記集
   信手段の前記Ｌ個の出力信号の１つについて競合してい
   るかを判別することを特徴とする交換装置。 １０、ファーストイン・ファーストアウト・バッファリ
   ング装置であって、 出力端子、 時間期間よりなる時間分割シーケンスの各 時間期間中にＮ個までの別々の同時の情報パケットを受
   信するためのＮ個の入力端子、 前記Ｎ個の入力端子に接続されて各時間期 間に前記Ｎ個の受信された同時の情報パケットのいずれ
   が前記出力端子に向けられているかを検出すると共に、
   自体のＮ個の出力端子のそれぞれに前記パケットの各々
   を変化されない状態で送るための検出送信手段、 前記検出送信手段の前記Ｎ個の出力点のそ れぞれに現われる前記Ｎ個の同時の出力を自体のＬ個の
   出力端子のそれぞれに現われるＬ個の同時の出力信号に
   集信するための集信手段（ここでＬ≦Ｎであり、そして
   、時間期間よりなる時間分割シーケンスの各時間期間に
   前記Ｌ個の出力信号がＬ個の前記情報パケットの最大値
   まで本バッファリング装置の出力端子に向けられたパケ
   ットの全てを含む）、及び 前記集信手段の前記Ｌ個の出力点に同時に 現われる情報パケットに応答して、別々の記憶場所に前
   記情報パケットを一時的に記憶 し、それから、本バッファリング装置の出力端子にファ
   ーストイン・ファーストアウト・シーケンスで前記記憶
   された情報パケットを伝送するためのバッファ手段を有
   することを特徴とするファーストイン・ファーストアウ
   ト・バッファリング装置。 １１、特許請求の範囲第１０項に記載のバッファリング
   装置であって、前記バッファ手段 は、 複数Ｌ個のパケット・バッファを有し、こ、のバッファ
   はこのバッファの間で循環式に前記集信シフト手段から
   の情報パケットを一時的に記憶すると共に、本バッファ
   リング装置の出力端子に循環式に前記複数Ｌ個のパケッ
   ト・バッファに記憶されたパケットを方向決めすること
   を特徴とするバッファリング装 置。 １２、特許請求の範囲第１０項に記載のバッファリング
   装置であって、前記バッファ手段 は、 （ａ）時間期間よりなる時間分割シーケンスの各時間期
   間に前記集信手段から前記Ｌ個の同時の出力信号のそれ
   ぞれを受信するためのＬ個の入力端子、（ｂ）Ｌ個の出
   力端子、及び、（ｃ）前記集信手段から受信されて本バ
   ッファリング装置の出力端子に向けられた任意のパケッ
   トを循環方式で前記Ｌ個の出力端子の各々に方向決めす
   るための手段を有するシフタ、及び 前記シフタの前記Ｌ個の出力端子のそれぞ れに接続されて本バッファリング装置の出力端子に向け
   られた情報パケットのみを一時的に記憶するための複数
   個のＬ個のパケット・バッファを有し、これらのパケッ
   ト・バッファは、ファーストイン・ファーストアウト・
   シーケンスを提供するために本バッファリング装置の出
   力端子へ循環方式で前記複数Ｌ個のパケット・バッファ
   に記憶された情報パケットを方向決めするようにしたこ
   とを特徴とするファーストイン・ファーストアウト・バ
   ッファリング装置。 １３、特許請求の範囲第１０項、第１１項又は第１２項
   に記載のバッファリング装置であっ て、前記集信手段は、 前記時間期間よりなる時分割シーケンスの 各時間期間に出力端子の選択された順序に従って前記集
   信手段の前記Ｌ個の出力端子から本バッファリング装置
   の出力端子に向けられた任意の情報パケット（複数）を
   同時に出力するための手段を有することを特徴とするフ
   ァーストイン・ファーストアウト・バッファリング装置
   。