JPH0856231A - パケット交換機およびその拡張モジュール - Google Patents
パケット交換機およびその拡張モジュールInfo
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- Mathematical Physics (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】
【目的】 交換機の容量の拡張に対応でき、かつ単一の
デバイス上に集積可能なパケット交換モジュールを提供
する。 【構成】 パケット交換機は、入力パケットセルを複数
のセグメントに分割し、このセグメントをその順序に基
づいて拡張モジュール２００に含まれる複数のコンセン
トレータユニット７０のそれぞれ１つに供給する。各コ
ンセントレータユニットは、複数のコンセントレータ論
理ユニットを含み、これらの論理ユニットの１つは、パ
ケットセルに含まれたルーティング情報に基づいて格納
するためのセグメントを受け取る。パケットセルを形成
する格納されたセグメントは、アンロードされ、適切な
順序で再結合され、パケット交換モジュールに経路指示
され、このパケットセルはその宛先に送られる。
デバイス上に集積可能なパケット交換モジュールを提供
する。 【構成】 パケット交換機は、入力パケットセルを複数
のセグメントに分割し、このセグメントをその順序に基
づいて拡張モジュール２００に含まれる複数のコンセン
トレータユニット７０のそれぞれ１つに供給する。各コ
ンセントレータユニットは、複数のコンセントレータ論
理ユニットを含み、これらの論理ユニットの１つは、パ
ケットセルに含まれたルーティング情報に基づいて格納
するためのセグメントを受け取る。パケットセルを形成
する格納されたセグメントは、アンロードされ、適切な
順序で再結合され、パケット交換モジュールに経路指示
され、このパケットセルはその宛先に送られる。
Description
【０００１】
【産業上の利用分野】本発明は、パケット交換システム
に係り、特に、非同期転送モード交換機のためのアーキ
テクチャに関する。
に係り、特に、非同期転送モード交換機のためのアーキ
テクチャに関する。
【０００２】
【従来技術の説明】非同期転送モード（ＡＴＭ）交換機
の商業的成功は、交換機が「成長可能」かどうか、すな
わち帯域幅の増加を処理するために交換容量を拡張でき
るかどうかで決まる。例えば米国特許第５，２５６，２
６５号は、図１に示すように、８×８パケット交換機か
ら３２×３２パケット交換機に成長（拡張）可能なＡＴ
Ｍ交換機のためのアーキテクチャを開示する。
の商業的成功は、交換機が「成長可能」かどうか、すな
わち帯域幅の増加を処理するために交換容量を拡張でき
るかどうかで決まる。例えば米国特許第５，２５６，２
６５号は、図１に示すように、８×８パケット交換機か
ら３２×３２パケット交換機に成長（拡張）可能なＡＴ
Ｍ交換機のためのアーキテクチャを開示する。
【０００３】
【発明が解決しようとする課題】このようなアーキテク
チャの１つ欠点は、交換機の容量が拡張される場合、必
要とされる集中アクセス速度が比例して増加することで
ある。他の欠点は、拡張ユニット４０４の出力における
帯域幅データレートが交換機の入力帯域幅データレート
のｋ倍になることである。ここでｋは、交換機の出力に
おいて使用される８×８パケット交換モジュールの数で
ある。
チャの１つ欠点は、交換機の容量が拡張される場合、必
要とされる集中アクセス速度が比例して増加することで
ある。他の欠点は、拡張ユニット４０４の出力における
帯域幅データレートが交換機の入力帯域幅データレート
のｋ倍になることである。ここでｋは、交換機の出力に
おいて使用される８×８パケット交換モジュールの数で
ある。
【０００４】例えばｎ×ｎ交換機の場合、拡張帯域幅は
ｋ×ｎ×Ｒである。ここでＲは、各ラインの入力帯域幅
であり、典型的には２．４ギガビット／秒である。ｋは
ＡＴＭのサイズに比例する、すなわちｋはｎに比例する
ので、拡張ユニット４０４とこれに関連するコンセント
レータ１０１との間の相互接続の帯域幅が交換機のサイ
ズの２乗で増加し、ＡＴＭ交換機のサイズが増加した場
合に具現しにくくなる。
ｋ×ｎ×Ｒである。ここでＲは、各ラインの入力帯域幅
であり、典型的には２．４ギガビット／秒である。ｋは
ＡＴＭのサイズに比例する、すなわちｋはｎに比例する
ので、拡張ユニット４０４とこれに関連するコンセント
レータ１０１との間の相互接続の帯域幅が交換機のサイ
ズの２乗で増加し、ＡＴＭ交換機のサイズが増加した場
合に具現しにくくなる。
【０００５】本発明は、容量の拡張に対応でき、かつ単
一のデバイス上に集積可能なパケット交換モジュールを
提供することを目的とする。
一のデバイス上に集積可能なパケット交換モジュールを
提供することを目的とする。
【０００６】
【課題を解決するための手段】従来技術のように集積回
路デバイスの外部ではなく、相互接続がデバイスの中に
収容されるようにＡＴＭ交換機を構成することにより、
拡張ユニット４０４とこれに関連するコンセントレータ
１０１との間の相互接続帯域幅を簡単に処理できること
がわかった。これを達成するために、本願の第１の発明
では、ＡＴＭ交換機のための拡張および集中機能は、同
じデバイスに収容される。
路デバイスの外部ではなく、相互接続がデバイスの中に
収容されるようにＡＴＭ交換機を構成することにより、
拡張ユニット４０４とこれに関連するコンセントレータ
１０１との間の相互接続帯域幅を簡単に処理できること
がわかった。これを達成するために、本願の第１の発明
では、ＡＴＭ交換機のための拡張および集中機能は、同
じデバイスに収容される。
【０００７】しかし、現在の技術レベルでは、大容量Ａ
ＴＭ交換機のための拡張および集中機能を単一のデバイ
スに集積することはできないことがわかった。本願の第
２の発明では、各デバイスが、セル全体ではなく、各入
力セルの特定のセグメント（一部分）を処理するＡＴＭ
交換機アーキテクチャを提供することにより、この制限
を克服した。
ＴＭ交換機のための拡張および集中機能を単一のデバイ
スに集積することはできないことがわかった。本願の第
２の発明では、各デバイスが、セル全体ではなく、各入
力セルの特定のセグメント（一部分）を処理するＡＴＭ
交換機アーキテクチャを提供することにより、この制限
を克服した。
【０００８】さらに本願の第３の発明では、ＡＴＭ交換
機の帯域幅（容量）の増加の結果として生じる集中アク
セス時間の減少が、各集中ユニットにおいて単一のメモ
リ回路だけを使用するのではなく、複数のファーストイ
ン・ファーストアウト（ＦＩＦＯ）メモリ回路を使用す
ることにより、簡単に処理できる。
機の帯域幅（容量）の増加の結果として生じる集中アク
セス時間の減少が、各集中ユニットにおいて単一のメモ
リ回路だけを使用するのではなく、複数のファーストイ
ン・ファーストアウト（ＦＩＦＯ）メモリ回路を使用す
ることにより、簡単に処理できる。
【０００９】
【実施例】図２において、ＡＴＭ交換機１００は、ｎ個
の入力を受けとる拡張モジュール２００を含む。各入力
は、例えば２．４Ｇｂ／ｓの所定の最大レートにおいて
ＡＴＭのストリームを供給する。各入力は、内部におい
て、それぞれルーティング・プロセッサ５５−１ないし
５５−ｎのうちの１つと拡張モジュール２００を介して
相互接続されている。
の入力を受けとる拡張モジュール２００を含む。各入力
は、例えば２．４Ｇｂ／ｓの所定の最大レートにおいて
ＡＴＭのストリームを供給する。各入力は、内部におい
て、それぞれルーティング・プロセッサ５５−１ないし
５５−ｎのうちの１つと拡張モジュール２００を介して
相互接続されている。
【００１０】ルーティング・プロセッサ５５は、関連す
るデータパスを介するセルの受信に応答して、セルをそ
の意図された宛先に送るパケット交換モジュール３００
−１ないし３００−ｋの特定の１つを識別するセルヘッ
ダ・ルーティング情報にプリペンド（prepend）する。
多数宛先の場合には、セルを多数の異なる宛先に送る１
つよりも多いパケット交換モジュールを識別する。
るデータパスを介するセルの受信に応答して、セルをそ
の意図された宛先に送るパケット交換モジュール３００
−１ないし３００−ｋの特定の１つを識別するセルヘッ
ダ・ルーティング情報にプリペンド（prepend）する。
多数宛先の場合には、セルを多数の異なる宛先に送る１
つよりも多いパケット交換モジュールを識別する。
【００１１】結果として生じるセルは、拡張モジュール
２００に含まれるコンセントレータ・ユニットに供給さ
れる。コンセントレータの出力は、プリペンドされたル
ーティング情報に基づいて、パケット交換モジュール３
００−１ないし３００−ｋのそれぞれに供給される。パ
ケット交換モジュール３００を具現するための多くの技
術が知られている。例えば、米国特許第４，６０３，４
１６号、第５，２３３，６０６号および第５，２７８，
９６９号は、そのようなパケット交換モジュールの例を
開示している。
２００に含まれるコンセントレータ・ユニットに供給さ
れる。コンセントレータの出力は、プリペンドされたル
ーティング情報に基づいて、パケット交換モジュール３
００−１ないし３００−ｋのそれぞれに供給される。パ
ケット交換モジュール３００を具現するための多くの技
術が知られている。例えば、米国特許第４，６０３，４
１６号、第５，２３３，６０６号および第５，２７８，
９６９号は、そのようなパケット交換モジュールの例を
開示している。
【００１２】図３において、拡張モジュール２００は、
複数の通常のマルチプレクサ／セル・スライサユニット
６０−１ないし６０−ｋ、複数の拡張／コンセントレー
タユニット７０−１ないし７０−ｊ、および複数の通常
のセグメント結合回路８０−１ないし８０−ｋを含む。
各マルチプレクサ／セル・スライサユニット６０、例え
ばユニット６０−１は、データセルのストリームが各入
力で受信できるようにｎ／ｋ個の入力を有する。
複数の通常のマルチプレクサ／セル・スライサユニット
６０−１ないし６０−ｋ、複数の拡張／コンセントレー
タユニット７０−１ないし７０−ｊ、および複数の通常
のセグメント結合回路８０−１ないし８０−ｋを含む。
各マルチプレクサ／セル・スライサユニット６０、例え
ばユニット６０−１は、データセルのストリームが各入
力で受信できるようにｎ／ｋ個の入力を有する。
【００１３】セルがその入力の１つで受信された場合、
マルチプレクサ／セル・スライサユニット６０、例えば
ユニット６０−１は、上述したプリペンドされたルーテ
ィング情報を見破り（strip off）、その情報を各拡張
／コンセントレータユニット７０に、多導体バス１０−
１ないし１０−ｋのうちの関連する１つを介して供給す
る。
マルチプレクサ／セル・スライサユニット６０、例えば
ユニット６０−１は、上述したプリペンドされたルーテ
ィング情報を見破り（strip off）、その情報を各拡張
／コンセントレータユニット７０に、多導体バス１０−
１ないし１０−ｋのうちの関連する１つを介して供給す
る。
【００１４】例えば、多導体バス１０−１のリード線
は、それぞれ拡張／コンセントレータユニット７０−１
ないし７０−ｊに接続されている。従って、ユニット６
０−１は、受信したルーティング情報を各拡張／コンセ
ントレータユニット７０−１ないし７０−ｊに分配す
る。各ユニット７０−１ないし７０−ｊは、各マルチプ
レクサ／セル・スライサユニット６０−１ないし６０−
ｋからそれぞれのセルに関するルーティング情報を受信
する。
は、それぞれ拡張／コンセントレータユニット７０−１
ないし７０−ｊに接続されている。従って、ユニット６
０−１は、受信したルーティング情報を各拡張／コンセ
ントレータユニット７０−１ないし７０−ｊに分配す
る。各ユニット７０−１ないし７０−ｊは、各マルチプ
レクサ／セル・スライサユニット６０−１ないし６０−
ｋからそれぞれのセルに関するルーティング情報を受信
する。
【００１５】各マルチプレクサ／セル・スライサユニッ
ト６０は、関連する入力から受信したセルを、帯域幅Ｒ
ｎ／ｋを有する単一のセルストリームに多重化する。こ
こで、Ｒは、上述したように各入力ラインの帯域幅であ
り、ｎは、入力５０の総数であり、ｋは、パケット交換
モジュール３００の数である。マルチプレクサ／セル・
スライサユニット６０は、各多重化されたセルをｊ個の
セグメントに分割し、このセグメントを拡張／コンセン
トレータユニット７０−１ないし７０−ｊにそれぞれ供
給する。
ト６０は、関連する入力から受信したセルを、帯域幅Ｒ
ｎ／ｋを有する単一のセルストリームに多重化する。こ
こで、Ｒは、上述したように各入力ラインの帯域幅であ
り、ｎは、入力５０の総数であり、ｋは、パケット交換
モジュール３００の数である。マルチプレクサ／セル・
スライサユニット６０は、各多重化されたセルをｊ個の
セグメントに分割し、このセグメントを拡張／コンセン
トレータユニット７０−１ないし７０−ｊにそれぞれ供
給する。
【００１６】例えば、第１のセグメントはユニット７０
−１に供給され、第２のセグメントはユニット７０−２
に供給され、第３のセグメントは図示されていないユニ
ット７０−３に供給される。この様子は、図３中の６１
−１ないし６１−ｋで表されており、複数の接続６１−
１は、それぞれユニット６０−１ないし６０−ｋから発
している。
−１に供給され、第２のセグメントはユニット７０−２
に供給され、第３のセグメントは図示されていないユニ
ット７０−３に供給される。この様子は、図３中の６１
−１ないし６１−ｋで表されており、複数の接続６１−
１は、それぞれユニット６０−１ないし６０−ｋから発
している。
【００１７】特に、セグメントが拡張／コンセントレー
タユニット７０の入力に到着した場合、セグメントは、
ｋ個のコンセントレータ論理ユニット（ＣＬＵ）にファ
ンアウトする。このようなセグメントのファンアウト
は、本発明では、拡張／コンセントレータユニット７０
の内部にある。従来技術においては、図１に示すよう
に、ファンアウトはコンセントレータユニットの外部、
例えばエレメント４０１と４０４との間に配置される。
タユニット７０の入力に到着した場合、セグメントは、
ｋ個のコンセントレータ論理ユニット（ＣＬＵ）にファ
ンアウトする。このようなセグメントのファンアウト
は、本発明では、拡張／コンセントレータユニット７０
の内部にある。従来技術においては、図１に示すよう
に、ファンアウトはコンセントレータユニットの外部、
例えばエレメント４０１と４０４との間に配置される。
【００１８】図３において、拡張／コンセントレータユ
ニット７０の各ＣＬＵは、その入力において受信するセ
グメントを、制御バス１０−１ないし１０−ｋのそれぞ
れ１つの線により受信された関連するルーティング情報
に基づいて、受け取るか、または格納するか、または放
棄する。
ニット７０の各ＣＬＵは、その入力において受信するセ
グメントを、制御バス１０−１ないし１０−ｋのそれぞ
れ１つの線により受信された関連するルーティング情報
に基づいて、受け取るか、または格納するか、または放
棄する。
【００１９】拡張／コンセントレータユニット７０は、
ｋ個の入力のうちのそれぞれ１つで受け取ったセグメン
トをセグメントのストリームに集中し、このストリーム
をセグメント結合回路８０−１ないし８０−ｋのそれぞ
れの１つに送る。各セグメント結合回路８０は、各拡張
／コンセントレータユニット７０からセグメントを受け
取り、関連するセグメントを１つのＡＴＭセルに結合す
る。セグメント結合回路８０は、このパケットを関連す
るパケット交換モジュール３００に送る。パケット交換
モジュール３００は、セルヘッダ中で直接または間接的
に特定された宛先にそのセルを送る。
ｋ個の入力のうちのそれぞれ１つで受け取ったセグメン
トをセグメントのストリームに集中し、このストリーム
をセグメント結合回路８０−１ないし８０−ｋのそれぞ
れの１つに送る。各セグメント結合回路８０は、各拡張
／コンセントレータユニット７０からセグメントを受け
取り、関連するセグメントを１つのＡＴＭセルに結合す
る。セグメント結合回路８０は、このパケットを関連す
るパケット交換モジュール３００に送る。パケット交換
モジュール３００は、セルヘッダ中で直接または間接的
に特定された宛先にそのセルを送る。
【００２０】図４に示すように、拡張／コンセントレー
タユニット７０は、ｋ個のＣＬＵを含む。上述したよう
に、ユニット７０で受信されたセグメントは、ＣＬＵ７
２−１ないし７２−ｋのそれぞれにファンアウトされ
る。図４において、ＣＬＵ、例えばＣＬＵ７２−１は、
それぞれがＦＩＦＯ制御回路７５の制御下で動作する複
数の入力セレクタ回路７３−１ないし７３−ｋを含み、
入力のうちの１つを選択し、この選択された入力を、一
時的な格納のために関連するＦＩＦＯ７４に渡す。
タユニット７０は、ｋ個のＣＬＵを含む。上述したよう
に、ユニット７０で受信されたセグメントは、ＣＬＵ７
２−１ないし７２−ｋのそれぞれにファンアウトされ
る。図４において、ＣＬＵ、例えばＣＬＵ７２−１は、
それぞれがＦＩＦＯ制御回路７５の制御下で動作する複
数の入力セレクタ回路７３−１ないし７３−ｋを含み、
入力のうちの１つを選択し、この選択された入力を、一
時的な格納のために関連するＦＩＦＯ７４に渡す。
【００２１】ＦＩＦＯ７４中のセグメントの格納および
検索は、後述するように、ＦＩＦＯ制御回路７５の制御
下で行われる。各ＦＩＦＯ７４は、ＦＩＦＯ制御回路７
５の制御下で動作する出力選択回路７９の入力と関連づ
けられている。
検索は、後述するように、ＦＩＦＯ制御回路７５の制御
下で行われる。各ＦＩＦＯ７４は、ＦＩＦＯ制御回路７
５の制御下で動作する出力選択回路７９の入力と関連づ
けられている。
【００２２】拡張／コンセントレータユニット７０は、
選択／分配回路２５も含む。特に、選択／分配回路２５
は、各多導体バス１０で受信したルーティング情報を特
定のＣＬＵ、例えばＣＬＵ７２−１に関連づける。選択
／分配回路２５は、関連するＦＩＦＯ制御回路７５に与
えるために、選択された情報を多導体バス１１のそれぞ
れ、例えばバス１１−１に多重化する。特に、拡張／コ
ンセントレータユニット７０は、セルに関連づけられた
ルーティング情報をバス１０のうちの１つを介して受信
し、この情報を、処理およびバス１１のそれぞれ１つへ
の分配のために、関連する選択／分配回路２５に与え
る。
選択／分配回路２５も含む。特に、選択／分配回路２５
は、各多導体バス１０で受信したルーティング情報を特
定のＣＬＵ、例えばＣＬＵ７２−１に関連づける。選択
／分配回路２５は、関連するＦＩＦＯ制御回路７５に与
えるために、選択された情報を多導体バス１１のそれぞ
れ、例えばバス１１−１に多重化する。特に、拡張／コ
ンセントレータユニット７０は、セルに関連づけられた
ルーティング情報をバス１０のうちの１つを介して受信
し、この情報を、処理およびバス１１のそれぞれ１つへ
の分配のために、関連する選択／分配回路２５に与え
る。
【００２３】選択／分配回路２５は、バス１０−１ない
し１０−ｋに含まれるルーティング情報を組立て、関連
するＣＬＵに送るために同じ制御バス１１−ｉにこの情
報を”パッキング”することにより、同じコンセントレ
ータ論理ユニット（ＣＬＵ）７２ーｉに宛てられたセル
に、情報を関連づける。例えば、入力５０−１ないし５
０−ｎ／ｋで受信されたセルの宛先アドレスは、制御バ
ス１０−１に送られる。
し１０−ｋに含まれるルーティング情報を組立て、関連
するＣＬＵに送るために同じ制御バス１１−ｉにこの情
報を”パッキング”することにより、同じコンセントレ
ータ論理ユニット（ＣＬＵ）７２ーｉに宛てられたセル
に、情報を関連づける。例えば、入力５０−１ないし５
０−ｎ／ｋで受信されたセルの宛先アドレスは、制御バ
ス１０−１に送られる。
【００２４】すなわち、入力５０−１ないし５０−ｎ／
ｋで受信されたセルがＣＬＵ１に送られるべき場合、選
択／分配回路２５は、（ａ）入力５０−１および制御バ
ス１０−１で受信された宛先情報を制御バス１１−１に
送り、（ｂ）入力５０−２ないし５０−ｎ／ｋおよび制
御バス１０−１で受信された宛先情報を制御バス１１−
３に送り、（ｃ）他の全ての入力および制御バス１０−
２ないし１０−ｋで受信された宛先情報を制御バス１１
−１に送る。
ｋで受信されたセルがＣＬＵ１に送られるべき場合、選
択／分配回路２５は、（ａ）入力５０−１および制御バ
ス１０−１で受信された宛先情報を制御バス１１−１に
送り、（ｂ）入力５０−２ないし５０−ｎ／ｋおよび制
御バス１０−１で受信された宛先情報を制御バス１１−
３に送り、（ｃ）他の全ての入力および制御バス１０−
２ないし１０−ｋで受信された宛先情報を制御バス１１
−１に送る。
【００２５】関連づけられたＦＩＦＯ制御回路７５は、
とりわけ（ａ）セレクタ７３のどの入力が、バス７６−
１ないし７６−ｋのそれぞれ１つを介して関連づけられ
たＦＩＦＯ７４に渡されるか、（ｂ）どのＦＩＦＯ７４
が、バス７７−１ないし７７−ｋのそれぞれ１つを介し
て入力されたセグメントを格納するかを制御する。ＦＩ
ＦＯ制御回路７５は、カレント・システムタイムスロッ
トにおいて、バス７８を介して、ＦＩＦＯ７４−１ない
し７４−ｋのいずれがセルセグメントをセレクタ７９の
各入力に与えるかを制御し、セレクタ７９のどの入力が
関連づけられた出力７１に与えられるかを制御する。
とりわけ（ａ）セレクタ７３のどの入力が、バス７６−
１ないし７６−ｋのそれぞれ１つを介して関連づけられ
たＦＩＦＯ７４に渡されるか、（ｂ）どのＦＩＦＯ７４
が、バス７７−１ないし７７−ｋのそれぞれ１つを介し
て入力されたセグメントを格納するかを制御する。ＦＩ
ＦＯ制御回路７５は、カレント・システムタイムスロッ
トにおいて、バス７８を介して、ＦＩＦＯ７４−１ない
し７４−ｋのいずれがセルセグメントをセレクタ７９の
各入力に与えるかを制御し、セレクタ７９のどの入力が
関連づけられた出力７１に与えられるかを制御する。
【００２６】ＦＩＦＯ制御回路７５は、関連するセレク
タ７３で受け取られたセグメントの格納がラウンドロビ
ン形式で行われ、このセグメントの格納がＣＬＵのＦＩ
ＦＯ７４−１ないし７４−ｋの全てに分配されることを
確実にするように動作する。これが意味するものは、多
数のセグメントがセレクタ７３のそれぞれ１つにより選
択された場合、このセグメントは、ＦＩＦＯ制御回路７
５の制御下で、その中に格納するためにＦＩＦＯ７４の
うちの関連する１つに供給される。ＦＩＦＯ制御回路７
５は、バス７６、７７により、どのセグメントがどのＦ
ＩＦＯ７４に格納されるかを決定し、制御する。
タ７３で受け取られたセグメントの格納がラウンドロビ
ン形式で行われ、このセグメントの格納がＣＬＵのＦＩ
ＦＯ７４−１ないし７４−ｋの全てに分配されることを
確実にするように動作する。これが意味するものは、多
数のセグメントがセレクタ７３のそれぞれ１つにより選
択された場合、このセグメントは、ＦＩＦＯ制御回路７
５の制御下で、その中に格納するためにＦＩＦＯ７４の
うちの関連する１つに供給される。ＦＩＦＯ制御回路７
５は、バス７６、７７により、どのセグメントがどのＦ
ＩＦＯ７４に格納されるかを決定し、制御する。
【００２７】図５は、ｋ＝４の場合の様々なセルのセグ
メントがＣＬＵに関連づけられたＦＩＦＯ中にラウンド
ロビン形式で格納される方法を簡単な形で示している。
簡潔かつ明瞭にするために、バス１０、選択／分配回路
２５、バス１１、ＦＩＦＯ制御回路７５、バス７６、７
７、７８により実行されるルーティング情報は示されて
いない。
メントがＣＬＵに関連づけられたＦＩＦＯ中にラウンド
ロビン形式で格納される方法を簡単な形で示している。
簡潔かつ明瞭にするために、バス１０、選択／分配回路
２５、バス１１、ＦＩＦＯ制御回路７５、バス７６、７
７、７８により実行されるルーティング情報は示されて
いない。
【００２８】図４に示すように、タイムスロットＴ0に
おいて、各セルのセグメントＡ、Ｂ、Ｃは、リード線６
１のそれぞれ１つを介してセレクタ７３−１ないし７３
−４に供給されると仮定する。なお、図３には、セレク
タ７３−１ないし７３−ｋについて示されている。図５
に示されていないＦＩＦＯ制御回路７５により出力され
た特定の制御信号に応答して、セレクタ７３−１ないし
７３−４は、セグメントＡ、Ｂ、Ｃをそれぞれ選択し、
出力する。
おいて、各セルのセグメントＡ、Ｂ、Ｃは、リード線６
１のそれぞれ１つを介してセレクタ７３−１ないし７３
−４に供給されると仮定する。なお、図３には、セレク
タ７３−１ないし７３−ｋについて示されている。図５
に示されていないＦＩＦＯ制御回路７５により出力され
た特定の制御信号に応答して、セレクタ７３−１ないし
７３−４は、セグメントＡ、Ｂ、Ｃをそれぞれ選択し、
出力する。
【００２９】同様に、ＦＩＦＯ制御回路７５は、ＦＩＦ
Ｏ７４−１、７４−２、７４−３がその各メモリ中にセ
グメントＡ、Ｂ、Ｃをそれぞれ格納するようにさせる
が、セグメントＸ1はバス７１に接続されてはおらず、
１つ以上のパケット交換モジュールに宛てられるのでこ
れは格納しない。これは、タイムスロットＴ2において
到着するセグメントＸ2、Ｘ3にも当てはまる。
Ｏ７４−１、７４−２、７４−３がその各メモリ中にセ
グメントＡ、Ｂ、Ｃをそれぞれ格納するようにさせる
が、セグメントＸ1はバス７１に接続されてはおらず、
１つ以上のパケット交換モジュールに宛てられるのでこ
れは格納しない。これは、タイムスロットＴ2において
到着するセグメントＸ2、Ｘ3にも当てはまる。
【００３０】これは、図６のタイミング図中に、タイム
スロットＴ0について示されている。次のタイムスロッ
トＴ1において、セルセグメントＤ、Ｅ、Ｆが各リード
線６１を介して各セレクタ７３に供給されると仮定す
る。この場合、全てのＦＩＦＯ７４への負荷を等しく分
配する本発明の特徴を実現するために、ＦＩＦＯ制御回
路７５は、セレクタ７３−４、７３−１、７３−２にそ
れぞれセグメントＤ、Ｅ、Ｆを選択させ、出力させる。
スロットＴ0について示されている。次のタイムスロッ
トＴ1において、セルセグメントＤ、Ｅ、Ｆが各リード
線６１を介して各セレクタ７３に供給されると仮定す
る。この場合、全てのＦＩＦＯ７４への負荷を等しく分
配する本発明の特徴を実現するために、ＦＩＦＯ制御回
路７５は、セレクタ７３−４、７３−１、７３−２にそ
れぞれセグメントＤ、Ｅ、Ｆを選択させ、出力させる。
【００３１】同様に、ＦＩＦＯ制御回路７５は、ＦＩＦ
Ｏ７４−４にセグメントＤをそのメモリに格納させ、Ｆ
ＩＦＯ７４−１および７４−２にそれぞれセグメント
Ｅ、Ｆをそのメモリに格納させる。さらに、ＦＩＦＯ制
御回路７５は、ＦＩＦＯ７４−１にセグメントＡをリー
ド線７１に出力するためのセレクタ７９へ出力させる。
Ｏ７４−４にセグメントＤをそのメモリに格納させ、Ｆ
ＩＦＯ７４−１および７４−２にそれぞれセグメント
Ｅ、Ｆをそのメモリに格納させる。さらに、ＦＩＦＯ制
御回路７５は、ＦＩＦＯ７４−１にセグメントＡをリー
ド線７１に出力するためのセレクタ７９へ出力させる。
【００３２】タイムスロットＴ1についてのＦＩＦＯ７
４−１ないし７４−４の内容は、図６に示されており、
セグメントＡはセレクタ７９に出力され、セグメント
Ｄ、Ｅ、Ｆは、それぞれＦＩＦＯ７４−４、７４−１、
７４−２中に格納されている。このタイミング図は、タ
イムスロットＴ2ないしＴ6において、セグメントＢない
しＦがそれぞれセレクタ７９、そしてリード線７１につ
ぎつぎに出力され、同じリード線へのセグメントの集中
機能が完了することが示されている。
４−１ないし７４−４の内容は、図６に示されており、
セグメントＡはセレクタ７９に出力され、セグメント
Ｄ、Ｅ、Ｆは、それぞれＦＩＦＯ７４−４、７４−１、
７４−２中に格納されている。このタイミング図は、タ
イムスロットＴ2ないしＴ6において、セグメントＢない
しＦがそれぞれセレクタ７９、そしてリード線７１につ
ぎつぎに出力され、同じリード線へのセグメントの集中
機能が完了することが示されている。
【００３３】図７は、ＦＩＦＯ制御回路７５の機能ブロ
ック図である。特に、ＦＩＦＯ制御回路７５への入力
は、ｋビットバス１１からなる。各セルサイクルについ
て、対応するバス６１の入力が、受け取られ、関連する
パケット交換モジュール（ＰＳＭ）に送られるべきセル
セグメントを含む場合、バス１１中のビットは「１」と
なる。ＦＩＦＯ制御回路７５の出力は、制御バス７６、
７７および７８からなる。
ック図である。特に、ＦＩＦＯ制御回路７５への入力
は、ｋビットバス１１からなる。各セルサイクルについ
て、対応するバス６１の入力が、受け取られ、関連する
パケット交換モジュール（ＰＳＭ）に送られるべきセル
セグメントを含む場合、バス１１中のビットは「１」と
なる。ＦＩＦＯ制御回路７５の出力は、制御バス７６、
７７および７８からなる。
【００３４】各制御バス７６−ｉはｋビットバスであ
り、どの入力が対応するセレクタ７３−ｉを選択するか
を制御する。制御バス７７はｋビットバスであるが、各
リード線７７−ｉは、セルセグメントが対応するＦＩＦ
Ｏ７４−ｉにプッシュ（格納）されるかどうかを制御す
る１ビットプッシュ制御信号である。制御バス７８もｋ
ビットバスであるが、各リード線７８−ｉは、セルセグ
メントが対応するＦＩＦＯ７４−ｉからポップ（読み出
し）されるべきかどうかを制御する１ビットポップ制御
信号を運ぶ。制御バス７８は、上述したように、どのＦ
ＩＦＯ７４出力がバス７１に出力するためのセレクタ７
９により選択されるかを制御する。なお、時点におい
て、制御バス７８中のｋビットのうちの１つだけがアク
ティブである。
り、どの入力が対応するセレクタ７３−ｉを選択するか
を制御する。制御バス７７はｋビットバスであるが、各
リード線７７−ｉは、セルセグメントが対応するＦＩＦ
Ｏ７４−ｉにプッシュ（格納）されるかどうかを制御す
る１ビットプッシュ制御信号である。制御バス７８もｋ
ビットバスであるが、各リード線７８−ｉは、セルセグ
メントが対応するＦＩＦＯ７４−ｉからポップ（読み出
し）されるべきかどうかを制御する１ビットポップ制御
信号を運ぶ。制御バス７８は、上述したように、どのＦ
ＩＦＯ７４出力がバス７１に出力するためのセレクタ７
９により選択されるかを制御する。なお、時点におい
て、制御バス７８中のｋビットのうちの１つだけがアク
ティブである。
【００３５】カレント・セルサイクル（時刻ｔ）につい
て、バス６１の入力のうちのｑ個は、受け取られ、関連
するＰＳＭに送られるべきセルセグメントを含むと仮定
する。また、レジスタに含まれるポインタ（ｔ−１）
は、先のセルサイクルにおいて入力セルセグメントを最
後に受け取ったＦＩＦＯ７４を指定すると仮定する。
て、バス６１の入力のうちのｑ個は、受け取られ、関連
するＰＳＭに送られるべきセルセグメントを含むと仮定
する。また、レジスタに含まれるポインタ（ｔ−１）
は、先のセルサイクルにおいて入力セルセグメントを最
後に受け取ったＦＩＦＯ７４を指定すると仮定する。
【００３６】そうすると、ＦＩＦＯ制御回路７５は、バ
ス６１で受信される次のセルが、表現（（ｌｃ＋１）モ
ジュロｋ）により特定されるＦＩＦＯ７４中に格納され
ることを確実にする。ここでｌｃは、ポインタ（ｔ−
１）レジスタの内容である。従って、バス６１で受信さ
れる次のセルすなわち第２のセルは、（（ｌｃ＋２）モ
ジュロｋ）番目のＦＩＦＯに格納されることになる。す
なわち、ＦＩＦＯ制御回路７５は、（（ｌｃ＋１）モジ
ュロｋ）番目のＦＩＦＯに関連するセレクタ７３に、ア
クティブビット＝「１」を有するバス６１の第１の入力
を選択させるよう動作する。
ス６１で受信される次のセルが、表現（（ｌｃ＋１）モ
ジュロｋ）により特定されるＦＩＦＯ７４中に格納され
ることを確実にする。ここでｌｃは、ポインタ（ｔ−
１）レジスタの内容である。従って、バス６１で受信さ
れる次のセルすなわち第２のセルは、（（ｌｃ＋２）モ
ジュロｋ）番目のＦＩＦＯに格納されることになる。す
なわち、ＦＩＦＯ制御回路７５は、（（ｌｃ＋１）モジ
ュロｋ）番目のＦＩＦＯに関連するセレクタ７３に、ア
クティブビット＝「１」を有するバス６１の第１の入力
を選択させるよう動作する。
【００３７】同じセルサイクルにおいて、（（ｌｃ＋
２）モジュロｋ）により特定されるＦＩＦＯに関連する
セレクタ７３は、関連するアクティブビット＝「１」で
あるバス６１に現れる次の入力を選択する。ポインタ
（ｔ）は、（（ｌｃ＋ｑ）モジュロｋ）に設定され、次
のセルサイクルの準備のためにインクリメントされる。
２）モジュロｋ）により特定されるＦＩＦＯに関連する
セレクタ７３は、関連するアクティブビット＝「１」で
あるバス６１に現れる次の入力を選択する。ポインタ
（ｔ）は、（（ｌｃ＋ｑ）モジュロｋ）に設定され、次
のセルサイクルの準備のためにインクリメントされる。
【００３８】さらに、バス７６−ｉのリード線のうちの
１つがアサートされた場合、すなわち関連するセレクタ
７３−ｉが入力６１のうちの１つでのセルセグメントの
選択のプロセスにある場合、（ｌｃ＋ｉ）番目のＦＩＦ
Ｏのためのプッシュ制御信号７７−ｉはアサートされ、
選択されたセルセグメントは対応するＦＩＦＯ中にプッ
シュされる。そうでなければ、プッシュ制御信号７７−
ｉはアクティブでなくなる。制御バス７８はアップデー
トされ、次のＦＩＦＯの内容は、ラウンドロビン形式で
セレクタ７９により選択される。時刻ｔにおいてバス７
８のｉ番目のリード線がアサートされると、時刻ｔ＋１
において（（ｉ＋１）モジュロｋ）番目のリード線がア
サートされる。
１つがアサートされた場合、すなわち関連するセレクタ
７３−ｉが入力６１のうちの１つでのセルセグメントの
選択のプロセスにある場合、（ｌｃ＋ｉ）番目のＦＩＦ
Ｏのためのプッシュ制御信号７７−ｉはアサートされ、
選択されたセルセグメントは対応するＦＩＦＯ中にプッ
シュされる。そうでなければ、プッシュ制御信号７７−
ｉはアクティブでなくなる。制御バス７８はアップデー
トされ、次のＦＩＦＯの内容は、ラウンドロビン形式で
セレクタ７９により選択される。時刻ｔにおいてバス７
８のｉ番目のリード線がアサートされると、時刻ｔ＋１
において（（ｉ＋１）モジュロｋ）番目のリード線がア
サートされる。
【００３９】より具体的には、ＦＩＦＯ制御回路７５
は、アクティブ入力カウンタおよび複数（例えば、ｋ
個）の入力セレクタコントローラ２０を機能的に含む。
アクティブ入力カウンタは、１組の出力ＳＵＭ［１］な
いしＳＵＭ［ｋ］を生成するためのｋ個の加算回路１０
を含んでおり、ＳＵＭ［ｊ］は入力１ないし入力ｊから
のアクティブ入力の数の表示となる。また、ＳＵＭ
［ｋ］の値はモジュロｋ加算器１２に与えられるので、
次のサイクルのためのｌｃの値が上述のように生成でき
る。
は、アクティブ入力カウンタおよび複数（例えば、ｋ
個）の入力セレクタコントローラ２０を機能的に含む。
アクティブ入力カウンタは、１組の出力ＳＵＭ［１］な
いしＳＵＭ［ｋ］を生成するためのｋ個の加算回路１０
を含んでおり、ＳＵＭ［ｊ］は入力１ないし入力ｊから
のアクティブ入力の数の表示となる。また、ＳＵＭ
［ｋ］の値はモジュロｋ加算器１２に与えられるので、
次のサイクルのためのｌｃの値が上述のように生成でき
る。
【００４０】さらに循環シフトレジスタ１４は、ｋ個の
レジスタ回路を含んでおり、バス７８の対応する１つの
リード線をアクティブにする手段として、ビットがクロ
ック信号に応答して１つのレジスタから次のレジスタに
シフトされる。一方、入力セレクタコントローラ２０
は、機能的な意味で、ｋ個の比較器２１、ｋ個のＡＮＤ
回路、および１個のモジュロｋ減算器２３を含むことに
なる。モジュロｋ減算器２３は、セルサイクルｔ−１に
おいてアクセスされた最後のＦＩＦＯからｉ番目のセレ
クタの距離（すなわち、オフセット値）を生成する。
レジスタ回路を含んでおり、バス７８の対応する１つの
リード線をアクティブにする手段として、ビットがクロ
ック信号に応答して１つのレジスタから次のレジスタに
シフトされる。一方、入力セレクタコントローラ２０
は、機能的な意味で、ｋ個の比較器２１、ｋ個のＡＮＤ
回路、および１個のモジュロｋ減算器２３を含むことに
なる。モジュロｋ減算器２３は、セルサイクルｔ−１に
おいてアクセスされた最後のＦＩＦＯからｉ番目のセレ
クタの距離（すなわち、オフセット値）を生成する。
【００４１】例えば、ｋ＝８であり、最後のＦＩＦＯが
ＦＩＦＯ３になった場合、セレクタコントローラ７
（１）のオフセット値は、４（６）になる。このオフセ
ット値は、アクティブ入力カウンタにより生成される１
組の出力と比較されることになる。一致し、関連するア
クティブビットが値「１」である場合、対応するＡＮＤ
ゲートは値「１」をその関連するリード線７６に出力す
る。セレクタコントローラ出力の多くとも１つだけのリ
ード線７６が、アクティブになる。
ＦＩＦＯ３になった場合、セレクタコントローラ７
（１）のオフセット値は、４（６）になる。このオフセ
ット値は、アクティブ入力カウンタにより生成される１
組の出力と比較されることになる。一致し、関連するア
クティブビットが値「１」である場合、対応するＡＮＤ
ゲートは値「１」をその関連するリード線７６に出力す
る。セレクタコントローラ出力の多くとも１つだけのリ
ード線７６が、アクティブになる。
【００４２】ＡＴＭ交換機に関する設計上の重要な事項
は、交換機の容量が容易に拡張（例えば２倍）できると
いう要求である。図８は、図２に示した交換機の容量を
２倍に拡張できる方法を示す。この実施例において、交
換機の容量を２倍にするための拡張モジュールを使用
し、入力の数をｎから２ｎに倍増した。図８に示すよう
に、ｎ個の入力のそれぞれは、拡張モジュール２００−
１および２００−２に与えられ、他のｎ個の入力のそれ
ぞれは、拡張モジュール２００−３および２００−４に
与えられる。
は、交換機の容量が容易に拡張（例えば２倍）できると
いう要求である。図８は、図２に示した交換機の容量を
２倍に拡張できる方法を示す。この実施例において、交
換機の容量を２倍にするための拡張モジュールを使用
し、入力の数をｎから２ｎに倍増した。図８に示すよう
に、ｎ個の入力のそれぞれは、拡張モジュール２００−
１および２００−２に与えられ、他のｎ個の入力のそれ
ぞれは、拡張モジュール２００−３および２００−４に
与えられる。
【００４３】拡張モジュール２００−１および２００−
３は、複数（例えばｋ個）の２：１コンセントレータ２
５０−１ないし２５０−ｋにより２つ同時に結合され
る。従って、コンセントレータ２５０は、機能的に、図
４のコンセントレータ論理ユニットに類似する。この方
法で、２ｎ個の入力のうちのいずれかの１つ以上の入力
が、第１の複数（ｋ個）のパケット交換モジュール（Ｐ
ＳＭ）３００−１ないし３００−ｋに経路指示され得
る。拡張モジュール２００−２および２００−４は、同
様に配置されているので、２ｎ個の入力のうちのいずれ
かの１つ以上の入力が、第２の複数（ｋ個）のパケット
交換モジュール（ＰＳＭ）３００−ｋ＋１ないし３００
−２ｋに経路指示され得る。
３は、複数（例えばｋ個）の２：１コンセントレータ２
５０−１ないし２５０−ｋにより２つ同時に結合され
る。従って、コンセントレータ２５０は、機能的に、図
４のコンセントレータ論理ユニットに類似する。この方
法で、２ｎ個の入力のうちのいずれかの１つ以上の入力
が、第１の複数（ｋ個）のパケット交換モジュール（Ｐ
ＳＭ）３００−１ないし３００−ｋに経路指示され得
る。拡張モジュール２００−２および２００−４は、同
様に配置されているので、２ｎ個の入力のうちのいずれ
かの１つ以上の入力が、第２の複数（ｋ個）のパケット
交換モジュール（ＰＳＭ）３００−ｋ＋１ないし３００
−２ｋに経路指示され得る。
【００４４】図９は、本発明のアーキテクチャが容易に
ｍ倍に拡張される方法を一般的に示している。すなわ
ち、図９に示された交換機アーキテクチャは、図８に示
された交換機アーキテクチャの一般的な形態である。
ｍ倍に拡張される方法を一般的に示している。すなわ
ち、図９に示された交換機アーキテクチャは、図８に示
された交換機アーキテクチャの一般的な形態である。
【００４５】
【発明の効果】以上述べたように、本発明によれば、容
量の拡張に対応でき、かつ単一のデバイス上に集積可能
なパケット交換モジュールを提供することができる。
量の拡張に対応でき、かつ単一のデバイス上に集積可能
なパケット交換モジュールを提供することができる。
【図１】従来技術によるＡＴＭ交換機の構成を示すブロ
ック図。
ック図。
【図２】本発明の一実施例によるＡＴＭ交換機の構成を
示すブロック図。
示すブロック図。
【図３】図２中の拡張モジュールの詳細な構成を示すブ
ロック図。
ロック図。
【図４】図３中の拡張／コンセントレータの詳細な構成
を示すブロック図。
を示すブロック図。
【図５】図４に示した拡張／コンセントレータの動作を
示す説明図。
示す説明図。
【図６】図４に示した拡張／コンセントレータの動作を
示す説明図。
示す説明図。
【図７】図４中のＦＩＦＯ制御回路の機能ブロック図。
【図８】図２に示したＡＴＭ交換機を２ｎ個の入力をも
つように拡張する方法を示すブロック図。
つように拡張する方法を示すブロック図。
【図９】図２に示したＡＴＭ交換機をｍｎ×ｎ交換機に
拡張する方法を示すブロック図。
拡張する方法を示すブロック図。
２０ 入力セレクタコントローラ ２５ 選択／分配回路 ５０ 入力 ５５ ルーティング・プロセッサ ６０ マルチプレクサ／セルスライサ ７０ 拡張／コンセントレータユニット ７２ コンセントレータ論理ユニット ７３ セレクタ ７４ ＦＩＦＯメモリ ７５ ＦＩＦＯ制御回路 ７９ セレクタ ８０ セグメント結合回路 ２００ 拡張モジュール ３００ パケット交換モジュール
フロントページの続き (72)発明者 カート アーノルド ヘドランド アメリカ合衆国、60302 イリノイ、オー ク パーク、グローヴ アヴェニュー 1221 エヌ. (72)発明者 ローレンス ジェイ．ノシオロ アメリカ合衆国、07704 ニュージャージ ー、 フェアハーヴン、フォレスト アヴ ェニュー 78 (72)発明者 マーク アーレン パシャン アメリカ合衆国、60187 イリノイ、フェ アトン、サウスヴァノン アヴェニュー 111 (72)発明者 アルバート カイ・サン ウォング アメリカ合衆国、08820 ニュージャージ ー、 エジソン、リチャード ロード 49
Claims (6)
- 【請求項１】 （Ａ）ｎ個（ｎ＞１）の入力のうちの１
つによりデータセルを受信し、このデータセルをｊ個
（ｊ＞１）の連続したセグメントに分割する手段（６
０）と、 （Ｂ）前記セグメントの順序に基づいて、このセグメン
トを複数のコンセントレータユニット（７２）のそれぞ
れ１つに供給する手段と、 （Ｃ）前記各コンセントレータユニットは、ｋ個（ｋ＞
１）のコンセントレータ論理ユニットおよび受信したセ
グメントをこのｋ個のコンセントレータ論理ユニットの
それぞれに供給する手段と、 前記コンセントレータ論理ユニットのうちの１つは、関
連するデータセルに含まれたルーティング情報に基づい
て、格納するためセグメントを受け取り、 （Ｄ）前記セルを形成するセグメントを、指示された順
序で、前記セグメントが格納されたコンセントレータ論
理ユニットからアンロードし、前記セグメントを結合
し、前記セルを形成し、この形成されたセルを、ルーテ
ィング情報の機能として選択されたｋ個の入力のうち関
連する１つに供給する手段とを有することを特徴とする
パケット交換機において使用するための拡張モジュー
ル。 - 【請求項２】 各コンセントレータ論理ユニットは、 並列的に配置されたｋ個のメモリと、 このメモリの個々の１つにおいて受け取られたときに、
セグメントをラウンドロビン形式で格納する手段を含む
ことを特徴とする請求項１記載のパケット交換機におい
て使用するための拡張モジュール。 - 【請求項３】 ｎ個（ｎ＞１）の入力で受信されたデー
タセルをｊ個（ｊ＞１）のセグメントに分割し、このセ
グメントをｋ個（ｋ＞１）のコンセントレータユニット
のそれぞれ１つに供給する手段と、 各コンセントレータユニットは、ｋ個のメモリ群を有
し、各メモリ群は、 並列的に配置され、所定の順序で選択されており、 前記各コンセントレータユニットに含まれており、関連
するデータセルに割り当てられた宛先に基づいて、関連
するｋ個のメモリ群のうちの１つのメモリ群において、
前記セグメントのそれぞれ１つを受け取り、この受け取
られたセグメントを、関連するｋ個のメモリ群のうちの
前記１つのメモリ群の選択された１つのメモリに一時的
に格納する手段と、 前記各メモリ群に関連づけられ、関連する群のメモリ中
に格納されたセグメントを所定の順序でアンロードし、
前記群の異なる１つからアンロードされたセグメントを
結合し、各データセルを形成し、このデータセルを、割
り当てられた宛先の機能として選択された複数の出力の
うちの１つにより、意図された宛先に送る手段とを有す
ることを特徴とするパケット交換機において使用するた
めの拡張モジュール。 - 【請求項４】 各メモリが、ファーストイン・ファース
トアウト（ＦＩＦＯ）メモリ（７４）であることを特徴
とする請求項２または３記載のパケット交換機において
使用するための拡張モジュール。 - 【請求項５】 所定の順序が、ラウンドロビンの順序で
あることを特徴とする請求項３記載のパケット交換機に
おいて使用するための拡張モジュール。 - 【請求項６】 パケット交換機へのｎ個（ｎ＞１）の入
力の個々の１つで受信されたデータパケットを意図され
た宛先に送るためのｎ／ｋ個（ｋ＞１）の出力をそれぞ
れ有するｋ個のパケット交換モジュール（３００）と、 前記入力と前記パケット交換モジュールとの間に配置さ
れた拡張モジュール（２００）とからなり、 この拡張モジュールは、 前記入力で受信された各データパケットを一連のセグメ
ントに分割し、 前記セグメントの順序に基づいて、このセグメントを各
コンセントレータユニット（７２）に供給する手段を含
み、 前記各コンセントレータユニットは、 ｋ個の入力と、 受信したセグメントをｋ個の入力のそれぞれに供給し、
関連するデータパケットの宛先の機能で選択されたｋ個
の入力のうちの１つに、受信したセグメントを一時的に
格納する手段と、 各コンセントレータユニットに一時的に格納された関連
するセグメントを結合し、得られたデータパケットが意
図された宛先に送られるように、この得られたデータパ
ケットを前記ｋ個のパケット交換モジュールのうちの関
連する１つに供給する手段とを含むことを特徴とするパ
ケット交換機。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US242217 | 1994-05-13 | ||
| US08/242,217 US5412646A (en) | 1994-05-13 | 1994-05-13 | Asynchronous transfer mode switch architecture |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0856231A true JPH0856231A (ja) | 1996-02-27 |
| JP2915323B2 JP2915323B2 (ja) | 1999-07-05 |
Family
ID=22913915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7135753A Expired - Lifetime JP2915323B2 (ja) | 1994-05-13 | 1995-05-10 | パケット交換機およびその拡張モジュール |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5412646A (ja) |
| EP (1) | EP0682432A3 (ja) |
| JP (1) | JP2915323B2 (ja) |
| CA (1) | CA2145704C (ja) |
Families Citing this family (25)
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|---|---|---|---|---|
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