JPH0670350A - スイッチング・システム - Google Patents

Abstract

(57)【要約】 【目的】 システムのスイッチ・エレメント全体にわた
ってより均一な負荷の分配を達成できるスイッチング・
システムを提供する。 【構成】 このスイッチング・システムは、並列なスイ
ッチ・プレーン２３のアレーと、スイッチ・プレーンど
うしの間でセルを分配する分配器２２と、スイッチング
された後のセルを再度組み立てるためのリシーケンサ２
４とを用いている。スイッチングプレーンの出力バッフ
ァにおける負荷をバランスさせるために、各分配器は１
セルのバッファを有しており、負荷マトリックスはスイ
ッチングプレーンにおける出力バッファの状態をストア
し、そしてこの情報は、到着したセルをスイッチングプ
レーンへ送るか、あるいはスイッチングプレーンが小さ
い負荷の出力バッファとなってセルの行く先が利用可能
になるまでこのセルを１セルのバッファにストアしてお
くかのいずれかを決定するのに用いられる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、非同期伝送モードのた
めのスイッチアーキテクチャを含んだ通信システムに関
する。

【０００２】

【従来の技術および解決すべき課題】高速ＶＬＳＩ回路
および光伝送における進歩は、広帯域の通信システム、
例えば広帯域統合サービスディジタル網すなわちＢ−Ｉ
ＳＤＮを可能としつつある。多重化（ｍｕｌｔｉｐｌｅ
ｘｉｎｇ）およびスイッチングに関していえば、非同期
伝送モード（ＡＴＭ）はＢ−ＩＳＤＮにおいて広範囲な
サービスを提供するための中心的な技術となってきてい
る。ＡＴＭスイッチングは、固定長の短いセルおよび非
同期多重化を用いて全ての種類のディジタル情報信号を
伝送するのにうまく適合している。

【０００３】種々のＡＴＭスイッチのアーキテクチャが
提案されている。このようなアーキテクチャとして望ま
しいと思われる特徴には、拡張目的のためのモジュール
性、優先度管理体系（ｐｒｉｏｒｉｔｙ ｓｃｈｅｍｅ
ｓ）を与える柔軟性、高速での動作などが含まれる。

【０００４】特に有望だと信じられているＡＴＭアーキ
テクチャは、いわゆる「ＡＴＯＭ」スイッチ（ＡＴＭ
Ｏｕｔｐｕｔ Ｂｕｆｆｅｒ Ｍｏｄｕｌａｒ Ｓｗｉ
ｔｃｈ）を利用している。これは多重ステージネットワ
ーク構造を有し、容量を拡張するための高度なモジュー
ル性を持っている。ＡＴＭスイッチ・エレメントは、単
純な構造で高性能という利点を持った出力バッファスイ
ッチである。ＡＴＭスイッチ・エレメントは、それぞれ
の外部出力ラインに対して時分割多重バス（ｔｉｍｅ−
ｄｉｖｉｓｉｏｎ ｍｕｌｔｉｐｌｅｘｅｄ ｂｕｓ）
および先入れ先出し（ＦＩＦＯ）バッファを用いてい
る。高速時分割バスおよびバッファメモリを実現するに
は、ビットスライス方式の回路構造が適している。

【０００５】このＡＴＭスイッチについては、１９８９
年６月１１〜１４日に開催された「ＩＥＥＥ国際通信会
議」のＩＥＥＥ通信学会の会報９９〜１０３ページに掲
載されたＨ．Ｓｕｚｕｋｉ，Ｈ．Ｎａｇａｎｏ，Ｔ．Ｓ
ｕｚｕｋｉ，Ｔ．Ｔａｋｅｕｃｈｉ，Ｓ．Ｉｗａｓａｋ
ｉによる「非同期伝送モードのための出力バッファスイ
ッチアーキテクチャ」という題の論文に詳細に説明され
ている。

【０００６】このアーキテクチャは、将来において必要
とされるであろう非常に広い帯域に対してかなり有望で
はあるが、１サイクル当たり数ギガビットという伝送速
度を取り扱うために、上記のようなＡＴＯＭスイッチを
多数並列にして用いたスイッチアーキテクチャを使用す
る必要がある。このようなシステムでは、数多くの分配
器、数多くのスイッチ、そして数多くのリシーケンサ
（ｒｅｓｅｑｕｅｎｃｅｒ）を設ける必要がある。

【０００７】しかしながら、多数の並列スイッチを含ん
だこのようなシステムでは、負荷のアンバランスを生じ
る傾向がある。その場合、もしトラフィック（ｔｒａｆ
ｆｉｃ）が特定のスイッチにおいて最大になったときに
セルのロスを低く抑えようとするならば、出力バッファ
に対してかなりの容量、すなわち多くの時間を必要とし
ないだけの容量を与えなければならない。このシステム
の効率を改善するために、どこかのバッファで使用して
いない容量が残っているときに他のバッファの過負荷を
最小限にして負荷のバランスを良くするための手段を設
けるのが望ましい。

【０００８】本発明の目的は、この問題に対する解決策
を求めるとともに、システムのスイッチ・エレメント全
体にわたってより均一な負荷の分配を達成することにあ
る。

【０００９】

【課題を解決するための手段】この目的を達成するため
に、本発明は、出力バッファを含んでいて入力信号を循
環的に（ｃｙｃｌｉｃａｌｌｙ）スイッチ・プレーンへ
割り当てるための分配器を用いている多数の並列のスイ
ッチ・プレーンを利用するとともに、スイッチされた信
号を出力バッファから集めてその行き先へ伝送するため
のリシーケンサを利用している。

【００１０】より良いバランスを達成するために、現在
バッファにストアされているセルの数が予め定めたしき
い値より上か下によってスイッチ・プレーンの出力ポー
トにおける各バッファは二つの状態、すなわち軽い負荷
状態と重い負荷状態のうちのどちらか一方の状態にある
と考えられる。この予め定めたしきい値は、バッファの
容量の大きな部分を占める。システム内の各分配器に負
荷マトリックスが設けられており、その各エレメントは
システムの特定のスイッチ・エレメントにおける特定の
ポートに対して出力バッファの状態を与えるとともに、
０と１の二つの値のうちの一方をとる。マトリックス・
エレメントはスイッチ・プレーンによって設定され、分
配器によって読み出される。

【００１１】各出力バッファの状態を示すビットは、ス
イッチ・プレーンによって各分配器の負荷マトリックス
へとフィードバックされる。このフィードバックは、出
力バッファの状態が変化したときにのみ行われるという
点が有利である。

【００１２】全ての出力バッファが軽い負荷状態である
ときは、セルのサービス動作は先着順サービス（ｆｉｒ
ｓｔ−ｃｏｍｅ ｆｉｒｓｔ−ｓｅｒｖｅｄ）である。
しかしバッファが重い負荷状態のときは、分配器はこの
ような重い負荷を持つスイッチ・プレーンからセルを回
避して負荷の軽いバッファの方を選ぶ傾向がある。こう
なるともはや先着順サービスではなくなる。このような
バランス（平衡）化動作は以下のようにして行われる。
各分配器はサイズ１の有限のバッファを持ち、一つセル
が到着したときに、このバッファは空であるかまたは一
つのセルを含んでいる。新しく到着したセルをスイッチ
・プレーンまたはこのバッファのどちらに送るかという
決定は、適当なアルゴリズムによって行われ、ルックア
ヘッド回路（ｌｏｏｄａｈｅａｄ ｃｉｒｃｕｉｔ）に
よって実行される。特に到着するセルが、このセルの行
き先と考えられている出力バッファの負荷が重い状態で
あるスイッチ・プレーンへ送られるタイムスロットにあ
るならば、代わりにこのセルは、一時的にストアするた
めの分配器のバッファへと送られる。このとき、もしこ
のバッファに既に他のいくつかのセルがストアされてい
たならば、スイッチ・プレーンが重い負荷状態であった
としてもストアされているセルは直ちに送られる。我々
はこれをコンフリクト（ｃｏｎｆｌｉｃｔ）の状態と言
う。一方、このバッファにコンフリクトがなければ、こ
のバッファにストアされているセルは、最初に空き（ｅ
ｍｐｔｙ）となった使用可能なスロットに送られる。こ
のスロットはセルの行く先である出力バッファが軽い負
荷の状態にあるスイッチ・プレーンに対応するものであ
り、通常は分配器のバッファにはそれほど長い間とどま
ることはなく、このバッファは通常は空きの状態にあ
る。

【００１３】

【実施例】図１は本発明において使用されるＡＴＯＭで
使用するのに適した一般的種類のスイッチ・エレメント
１０の基本的な構造を示している。これは連続するセル
を供給する多数（Ｎ）の入力ライン１１を有しており、
一連のセルはそれぞれ典型的には５３バイトの信号情報
であり、これらはセルの中に含まれたアドレス情報に従
ってスイッチによって所定のルートへと伝達される。入
力された一連のセルはまず直列−並列変換器１２へ供給
されて、時分割バス１３へ供給できるよう各セルの連続
パルスを並列なパルスの組とする。この時分割バスは、
アドレスフィルター（図示せず）または同等な手段によ
って、セルの中に含まれたアドレスに適合する出力ポー
トへパルスを供給する。しかしながら通常はパルスはす
ぐに伝達されるのではなく、まず最初に一般には図に示
したような先入れ先出し（ＦＩＦＯ）構成のメモリであ
る出力バッファ１４にストアされる。パルスは出力バッ
ファを出ると、それぞれの出力ライン１６に伝送するた
めに並列−直列変換器１５によって再度直列の信号に組
み換えられる。このようなスイッチ・エレメントの動作
原理は周知であり、ここでこれ以上説明する必要はな
い。典型的には、軽いＩＣチップからなるこのようなス
イッチ・エレメント８個を一緒に結合させて、８ビット
すなわち１バイトを並列にスイッチングするためのスイ
ッチ・プレーンを構成する。このような技術は当該分野
の技術者にとっては周知なことである。

【００１４】入力ライン１１とバッファメモリ１４との
間のセルの伝送は、同じ出力ポートに送られるセル同士
の間の競合（ｃｏｎｔｅｔｉｏｎ）を最小限とするため
に、非常に高速に行う必要がある。ビット並列変換を行
うと、主として並列性の度合いによって高速にしたいと
ころの速度を低くしてしまう。しかしながら実際に使用
できる並列性の大きさは、各セルの長さによって制限さ
れ、そしてこのことはかかるスイッチにおいて得ること
のできる速度に制限を課すことになる。

【００１５】このような制限を克服するために、多重ス
イッチ・プレーンと、スイッチ動作をしてセルをこのよ
うなプレーン同士の間に分配するための分配器と、スイ
ッチングの後でこれらのセルを組み立てて更に指定され
た行く先に伝送できるよう組み立てるリシーケンサとを
備えた、並列構成のＡＴＯＭスイッチが工夫された。

【００１６】図２は、並列構成のＡＴＯＭスイッチ２０
の全体の基本的構造を示している。この構造は、イリノ
イ州シカゴでの「ＩＥＥＥ国際通信会議」のＩＥＥＥ通
信学会の会報２５０〜２５４ページに掲載された「高速
ＡＴＭネットワークのための並列ＡＴＯＭスイッチアー
キテクチャ」という題の論文に示されている。このＡＴ
Ｍスイッチは、並列に動作するＳ個のＡＴＯＭスイッチ
・プレーンからなっている。Ｎ×Ｎの出力バッファが設
けられたＡＴＯＭスイッチは、単一の共用バスを有して
いる。スイッチのＮ個の入力バッファおよびＮ個の出力
バッファは、適当なインターフェースを介して同じ共用
バスへ接続されている。

【００１７】ＡＴＯＭスイッチ・プレーンでは、バスを
越えて出力バッファへ達するデータ伝送は入力ラインへ
のデータの到着速度よりも速い。スイッチの動作に対
し、時間はスロットに分割される（ｓｌｏｔｔｅｄ）も
のと仮定する。正確には、一つのセルは一つのタイムス
ロット内において入力ラインへ到達する。我々の時間の
単位をスロットの接続時間と定義することにしよう。単
位時間当たりにスイッチ・プレーンにおいてバスを介し
て伝送することのできるセルの数は、Ｎ／Ｓである。

【００１８】各分配器を、Ｓ単位時間の長さのサイクル
において動作するものを考えると便利である。これらの
サイクルは１，２，３，…というように番号付けする。
時間ｘにおいてサイクルｋが開始されたとすると、時間
ｘ＋ｉ−１，１≦ｉ≦Ｓにおいて、入力ｊ，１≦ｊ≦Ｎ
に対する分配器は、セルが入力ｊにおいて使用可能なも
のであるならば、セルをスイッチ・エレメントｉへ送
る。スイッチ・プレーンｉは、サイクルｋの持続時間内
の他の時間においては、分配器からセルを受け取ること
はない。セルは入力に到着したあと直ちに分配される。
すなわち、各分配器において、行く先に関係なくＦＣＦ
Ｓへ分配される。スイッチ・プレーンはサイクリックな
ラウンドロビン法（ｃｙｃｌｉｃ ｒｏｕｎｄ−ｒｏｂ
ｉｎ ｍａｎｎｅｒ）によってセルを受け取るようスケ
ジュールされる。プレーンが現実にラウンドロビン法に
よってセルを受け取るかどうかは、分配に対するセルの
利用可能性に依存する。全てのスロットにおいて新たに
到着したセルがあるならば、スイッチ・プレーンはラウ
ンドロビン法によってセルを受け取ることになる。しか
し実際には、いくつかのスロットにおいてはセルがな
い。このためスイッチ・プレーンは厳密なラウンドロビ
ン法ではセルを受け取らない。従って我々は、スイッチ
・プレーンが疑似ラウンドロビン（ｑｕａｓｉ−ｒｏｕ
ｎｄ−ｒｏｂｉｎ：ＱＲＲ）法によってセルを受け取
る、ということにする。この結果、与えられた出力ポー
トに対する異なる出力バッファを同じ速度で満たす必要
はない。

【００１９】スイッチ・プレーンの出力バッファは、長
さＳ単位時間という時間間隔の後にセルを受け取る（セ
ルが利用可能であると仮定する）。スイッチ・プレーン
の出力バッファへのセルの到着プロセスは次のように説
明することができる。この到着はサイクルの番号１，
２，３，…のシーケンス内で生じる。各サイクルの時間
の長さはＳ単位である。もしサイクルｋが時刻ｘにおい
て開始したとすれば、セルは時刻ｘ＋ｉ−１においてス
イッチ・プレーンｉの出力バッファに到着する。スイッ
チ・プレーンｉの出力バッファｊへサイクルｋ内に到着
するセルの数はＡ_kij によって表される。ここで０≦Ａ
_kij ≦Ｎである。サイクルｋにおいてスイッチ・プレー
ンｉのバッファｊに到着するセルの組は、Ｃ_kij によっ
て表される。Ｃ_kij の中のセルおよびＣ_k,i+1,j の中の
セルは、時間１単位の間隔の後にそれぞれのバッファへ
到着する。

【００２０】基本的にスイッチ２０は、それぞれがスイ
ッチによって方向付けされるセルの列を供給するＮ個の
入力ライン２１を有している。各入力ライン２１は別々
の分配器２２へ供給される。同様にＳ個のスイッチ・プ
レーン２３の並列アレーを有しており、このそれぞれは
前述の図１に示した種類のスイッチエレメントによって
構成されている。各分配器２２は、スイッチを介しての
伝送速度を高めるのに望ましい並列性を導入するため
に、今度は各スイッチ・プレーン２３に対してセルをデ
マルチプレックスする。そしてスイッチ・プレーンから
のセルは、行く先として適した各スイッチ・プレーンの
中の出力バッファメモリへ互いに独立して伝送される。
リシーケンサ２４は、セルのシーケンスが元のままに維
持されるように、出力バッファから出力ポート２５への
セルの伝達を制御する。

【００２１】図３は各分配器における通常のセル分配動
作を例示している。分配器はＮ／Ｓという速度でＳ個の
タイムスロット毎に各スイッチ・プレーンに対してデマ
ルチプレックスする。分配器はスイッチ・プレーンを、
一つのタイムスロットから次のタイムスロットへという
ように繰り返しサイクルで循環的に送るべきスイッチ・
プレーンへと変える。図から分かるように、最初のサイ
クルでは、セルはスイッチ・プレーン１，２，およびＳ
−１へ送られ、Ｓには送られてこないものとして示され
ている。というのは、このタイムスロットでは、受け取
られるセルがないからである。第２のサイクルでは、最
初のタイムスロットにおいて第１のスイッチ・プレーン
にはセルは送られておらず、第３のサイクルでは、図に
示した三つのスイッチ・プレーンのそれぞれに対してセ
ルが送られている。各スイッチ・プレーンの中では、直
列から並列への変換、適当なバッファへのスイッチング
動作、セルのフォーマットへパルスを回復させるための
並列から直列への変換、そしてセルを正しく再シーケン
スさせるためのポートの出力バッファへのセルの供給が
行われる。 リシーケンサにおいてセルのシーケンスを
元のままに保つために、タイムスロットからタイムスロ
ットへと順次値が増加するタイムスタンプというものを
セルに付け加える。図３に示した種々の値は、適当な一
例として示したタイムスタンプである。

【００２２】セルのシーケンスを元のままに保つため
に、セルの読み出しはリシーケンサによって制御され
る。各スイッチ・プレーンにおいてビット−並列（ｂｉ
ｔ−ｐａｒａｌｌｅｌ）変換を用いることにより、アク
セス速度を希望通り低下させることができる。

【００２３】セルを再シーケンスさせる動作は、希望す
る行く先の出力ポートが全てのセルを正しいシーケンス
で確実に受け取るように設計されている。種々の再シー
ケンス（リシーケンス）動作のフォーマットが上述の論
文において提案されている。また、この論文はこのよう
なスイッチング・システムの詳細も与えている。

【００２４】我々の望ましい再シーケンス動作では、リ
シーケンサはセルをバッファメモリの先頭部分にストア
されているセルの中の最小のタイムスタンプと切り換え
る。図に例示したものの入力ラインの数が出力ラインの
数と一致するときには、最小のタイムスタンプ・セルを
スイッチ・プレーンのバッファメモリから選択できて直
接出力ポートへ伝達することができ、これによってリシ
ーケンサは余分なバッファメモリを必要としなくなる。
出力ラインよりも多い入力ラインがある場合には、リシ
ーケンサは全てのスイッチ・プレーンに対して再シーケ
ンスを行うバッファメモリを有している必要があり、こ
の場合は前に議論した原理に従ってセルを出力ポートへ
と伝達する。

【００２５】図４（Ａ）および（Ｂ）は、再シーケンス
動作を例示している。図４（Ａ）は、四つの選択された
スイッチ・プレーン＃１，２，Ｓ−１，Ｓの状況を示し
ており、これらのスイッチ・プレーンは同じ行く先に対
応している各バッファの出力端におけるセルのタイムス
タンプを示している。図に示すように、スイッチ・プレ
ーン＃１の出力バッファはタイムスタンプ１を有する二
つのセルを含んでいる。これら二つのセルは最初に送り
出されるものであり、その後はスイッチ・プレーン＃２
におけるタイムスタンプ２を有するセルが最も小さいタ
イムスタンプを有しており、これが次に送り出される。
これは図４（Ｂ）において、出力３１において１，１，
２というように示されている。これらが送り出されたあ
と次に送り出されるのは、スイッチ・プレーン＃Ｓに示
されているタイムスタンプＳを有する三つのセルであ
る。

【００２６】このような先行技術の背景にもとづき、こ
こで図５および図６を参照しながら本発明の特徴となる
改良部分について説明する。出力ポートに対する各バッ
ファは、いつでも二つの状態、すなわち軽い負荷状態と
重い負荷状態のうちの一方の状態にある。バッファ内の
セルの数がしきい値Ｔよりも小さいかまたはこれに等し
い場合には、バッファを軽く負荷がかかった状態と考え
る。バッファ内のセルの数がしきい値Ｔよりも大きい場
合にはバッファを重く負荷がかかった状態とする。典型
的にはＴは、バッファの容量の８０〜９０パーセントの
間であろう。各分配器の制御システムの一部に、図５に
示したＳ行Ｎ列の合計Ｓ×Ｎビットからなる負荷マトリ
ックス４０を割り当てることにする。この負荷マトリッ
クスをＬで表す。マトリックス・エレメントＬ_ijはスイ
ッチパネルｉにおけるポートｊに対する出力バッファの
状態を与える。マトリックス・エレメントＬ_ijは、０か
１のどちらかの値をとる。値０は軽く負荷がかかったバ
ッファを表す。値１は図６に示すように重く負荷がかか
ったバッファを表す。マトリックス・エレメントはスイ
ッチパネル内の出力バッファから与えられる情報によっ
て変更され（または書き換えられ）、分配器によって用
いられる（または読みだされる）。このためマトリック
スにアクセスする際に、同期化の問題はない。

【００２７】図６に示されるように、カウンタ４１は出
力バッファ４２の中のセルの数のトラック（ｔｒａｃ
ｋ）を保持してこの数を比較器４３においてエレメント
４５によって与えられるしきい値と比較し、そして比較
器の０または１の出力を所定の分配器の負荷マトリック
スへと送る。この機構では、全てのバッファに軽く負荷
がかかっているときは、セルのサービス動作は先着順サ
ービスである。バッファのいくつかが重く負荷がかかっ
ている状態のときは、この重く負荷がかかっているバッ
ファからセルを回避して軽く負荷がかかっているバッフ
ァの方へ向けようと試みる。これはＦＣＦＳサービス動
作ではない。しかし、プレーンは、相変わらず疑似ラウ
ンドロビン法でセルを受ける。

【００２８】各分配器は、図５に示すようなサイズ１の
有限なバッファ４８を持っている。セルの到着の時点
で、この分配器のバッファはからであるかまたは一つの
セルを持っている。新たに到着したセルをスイッチパネ
ルへ送るか、あるいは分配器のバッファへストアするか
という決定は、付録Ａに示したアルゴリズムに従って決
定回路４９においてなされる。このアルゴリズムは、Ｃ
言語の構文を用いて書かれている。このアルゴリズム
は、二つの信号ｌｍａとｌｍｓを用いている。

【００２９】このアルゴリズムは、本質的に以下のよう
に動作する。各スイッチ・プレーン内の各出力バッファ
の状態は、セルが到着する時刻までに負荷マトリックス
にストアされ、また分配器は、決定回路から、セルが到
着したタイムスロットが行く先のバッファが軽くまたは
重く負荷がかかった状態に対応するスイッチ・プレーン
に対応するものかどうかを知らされている。この答えが
軽く負荷がかかった状態のときは、セルは通常のタイム
スロットのスイッチ・プレーンへ送られる。しかしこの
答えが重く負荷がかかった状態だというときは、セルは
一時的に格納されるために、分配器に設けられた１セル
のバッファ４８へ送られる。但しこの１セルのバッファ
４８は空であると仮定する。しかしながら、もし１セル
のバッファ４８が既にセルをストアしていて、このセル
が、行く先に対する出力バッファが既に重く負荷がかか
った状態のスイッチ・プレーンへ送られるべきであった
ためにそれ以前には伝送されていなかったならば、スト
アされたセルは伝送され、そして新たに到着したセルが
これと置き換えられる。一旦１セルのバッファにストア
されると、直ちに伝送することができないセルが新たに
到着してこのセルが置き代わらなければならない状況
か、または到着するセルがなく行く先に対する出力バッ
ファが軽く負荷がかかった状態で出力バッファがこれを
受け入れられるというそういうタイムスロットが次に続
いてある状況のうちのどちらか早い方の状況になるま
で、このセルはここに止まり続ける。重く負荷がかかっ
たバッファであっても普通は完全には満たされてはいな
いので、セルをもはや１セルのバッファ内にストアして
おくことができないために、これを送り出さなければな
らないという状況において、１またはそれ以上のセルを
扱う容量は余裕があるのが通常である。

【００３０】分配器におけるバッファを特別な場合には
１セルのサイズを越えるように拡大して複雑さを増加さ
せることも可能であるが、特別の場合を除くと、この追
加される余裕（マージン）は増加する複雑さを正当化す
るものではないと考えられる。

【００３１】これまで説明してきた特定の実施例は、単
に本発明の一般原理の例示のためのものであると理解さ
れるべきである。これに対して、本発明の思想および範
囲から逸脱することなく種々の変更を加えることができ
ることは明らかである。

【００３２】

【図面の簡単な説明】

【図１】ＡＴＯＭスイッチ・プレーンの基本的な構造を
示す図である。

【図２】並列とされた多数のＡＴＯＭスイッチ・プレー
ンを有するスイッチの基本的な構造を示す図である。

【図３】ＡＴＯＭスイッチ・プレーンへのセルの分配動
作を例示する図である。

【図４】リシーケンス（再シーケンス）動作を例示する
図である。

【図５】本発明に従って構成されたシステム内の分配器
にある制御手段の部分を例示する図である。

【図６】図５に示した制御手段の部分と共に使用するた
めの、出力バッファにおける制御手段の部分を例示する
図である。

【符号の説明】

１０ スイッチ・エレメント １１ 入力ライン １２ 直列−並列変換器 １３ 時分割バス １４ 出力バッファ １５ 並列−直列変換器 １６ 出力ライン ２０ ＡＴＯＭスイッチ ２１ 入力ライン ２２ 分配器 ２３ スイッチ・プレーン ２４ リシーケンサ ２５ 出力ポート ４０ 負荷マトリックス ４１ カウンタ ４２ 出力バッファ ４３ 比較器 ４８ バッファ ４９ 決定回路

Claims (6)

【特許請求の範囲】
1. 【請求項１】複数の入力ポートを有しておりこの入力ポ
   ートのそれぞれには信号情報のセル列が供給され、ま
   た、複数の出力ポートを有しておりこのうちの特定のひ
   とつの出力ポートには信号情報の特定のセルが伝達され
   る、スイッチング・システムにおいて、入力ポートと出
   力ポートとの間のスイッチング・アセンブリは、 それぞれが出力ポートに関連する異なる行く先に対応す
   るものである複数の出力バッファ手段を有する複数のス
   イッチ・プレーンと、 各入力ポートに対して一つずつ設けられた、異なるスイ
   ッチ・プレーンどうしの間のこのポートに到着するセル
   を分配する複数の分配手段と、 各出力ポートに関連して一つずつ設けられた、この出力
   ポートに関連する複数の出力バッファ手段からのセルを
   集めるリシーケンス手段と、 各出力バッファ手段の負荷をモニターするとともに、こ
   の負荷情報を全ての分配手段へフィードバックする手段
   と、 各分配手段において負荷情報を受け取るとともにこれ
   を、あるしきい値を越える負荷を有する出力バッファ手
   段を有するスイッチ・プレーンをバイパスする（回避す
   る）ために用いる手段と、 を備えることを特徴とするスイッチング・システム。
2. 【請求項２】請求項１記載のスイッチング・システムに
   おいて、 入力ポートと出力ポートとの間のスイッチング・アセン
   ブリは、各分配手段において負荷情報を受け取りこれを
   用いるための手段が、スイッチ・プレーン内の出力バッ
   ファ手段が重く負荷がかかっているがこれを後に軽く負
   荷がかかった出力バッファ手段を有する異なるスイッチ
   ・プレーンへ分配するときには、次の利用可能なスイッ
   チ・プレーンにセルを分配する代わりにこのセルを保持
   しておく手段を有することを特徴とするスイッチング・
   システム。
3. 【請求項３】請求項１記載のスイッチング・システムに
   おいて、 スイッチング・アセンブリは、前記各スイッチ・プレー
   ンが、入力直列信号を並列信号へ変換する直列−並列変
   換器と、ルーティングのために並列セルが供給される時
   分割バス手段と、前記並列セルを直列セルに変換して出
   力バッファ手段にストアできるようにする並列−直列変
   換手段とを有することを特徴とするスイッチング・シス
   テム。
4. 【請求項４】請求項１記載のスイッチング・システムに
   おいて、 スイッチング・アセンブリは、各スイッチ・プレーンが
   ８個の１ビット・スイッチエレメントを有することを特
   徴とするスイッチング・システム。
5. 【請求項５】請求項３記載のスイッチング・システムに
   おいて、 セルを保持しておく手段は、分配手段においてバッファ
   を有しており、この中でセルは一時的に保持され、そし
   て後に他の保持されているセルがその場所で置換される
   かまたは同じ行く先の軽く負荷がかかったバッファが後
   の空のタイムスロットにおいて利用可能になるかのいず
   れか早い時に分配されるものであることを特徴とするス
   イッチング・システム。
6. 【請求項６】請求項５記載のスイッチング・システムに
   おいて、 分配手段におけるバッファは１セルのバッファであるこ
   とを特徴とするスイッチング・システム。