JP3092202B2

JP3092202B2 - Ａｔｍスイッチングシステム

Info

Publication number: JP3092202B2
Application number: JP10410891A
Authority: JP
Inventors: 清愛木; 尚彦小崎; 幸男中野; 忍郷原
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1991-05-09
Filing date: 1991-05-09
Publication date: 2000-09-25
Anticipated expiration: 2015-09-25
Also published as: JPH04334144A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＡＴＭセルをセル単位
にスイッチングするＡＴＭスイッチに係り、特に、極め
て大容量のＡＴＭスイッチのハードウェア規模を小型化
し、かつ、バースト性のトラヒックに対してセル廃棄率
特性の優れた高品質のスイッチを構成するに好適なＡＴ
Ｍスイッチングシステムに関する。

【０００２】

【従来の技術】ＣＣＩＴＴ勧告によれば、ＡＴＭセル
（固定長のパケットのこと）の長さは、５３バイトに規
定されている。通常、スイッチ内部では、ＡＴＭセルの
ルーチングに必要なルーチング情報を付加して５４から
６４バイト程度の大きさの装置内ＡＴＭセルに変換して
処理している。ＡＴＭスイッチのスイッチング容量は、
例えば、１２５μｓに約２８００セル（１５０Ｍｂｐｓ
×６４本相当）を処理する場合には、約１０Ｇｂｐｓと
なる。

【０００３】従来、このような大容量のＡＴＭスイッチ
を実現するスイッチ方式として、例えば、特開平2−113
750 号「パケット交換システム」に記載されたものがあ
る。これによると、ＡＴＭセルを複数の入力ハイウェイ
から順に取り出して多重化し、その多重化した単位にス
イッチングし、それを各出力ハイウェイに分配して出力
する構成にしている。

【０００４】

【発明が解決しようとする課題】一般に、ＡＴＭスイッ
チの入力には、様々なメディアからのトラヒックが負荷
される。特に、データトラヒックの場合はバースト的に
トラヒックが発生するものであり、このバーストがスイ
ッチ内の１つの出力に対して集中したとき、スイッチ内
で待ち合わせているセル数が増加し、セル廃棄が起こり
やすくなる。上記従来技術のＡＴＭスイッチにおいて
も、各出力ハイウェイに分配する部分で、出力ハイウェ
イの速度を落すことが一般的であり、このときセルの待
ち合せが必要である。この部分ではＡＴＭセルがバース
ト的に集中するときに、セル廃棄が起こりやすくなると
いう問題がある。

【０００５】一方、上記のようなバースト性の強いトラ
ヒックに対して、交換効率の良いスイッチング方式とし
ては、特開平2−1669 号「スイッチングシステム及びそ
の構成法」がある。この方式は、全ての出力ハイウェイ
に対してバッファの全領域が共通に使用できるので、特
定の出力ハイウェイへのＡＴＭセルの宛先の偏りが生じ
ても、メモリ容量を効率良く使える。従って、ＡＴＭセ
ルの廃棄が起きにくいので、特に、瞬時的に同一宛先の
ＡＴＭセルが集中して到着するバースト性の強い通信に
対して効果がある。しかし、この方式では、共通バッフ
ァのアクセス速度ネックにより、大容量化に限界があ
る。

【０００６】本発明の目的は、バースト性の厳しいトラ
ヒックに対して、優れたトラヒック特性を持ち、大容量
化しやすい構成で、且つ、ハードウェア規模の小さいＡ
ＴＭスイッチングシステムを提供することにある。

【０００７】

【課題を解決するための手段】上記課題を達成するため
に、本発明では、ＡＴＭスイッチを、複数の入力ハイウ
ェイから入力したＡＴＭセルを多重化する多重手段と、
多重化されたＡＴＭセルをスイッチングする高速リンク
のスイッチング手段と、スイッチングされたＡＴＭセル
を多重分離して元のリンク速度に落し、複数の出力ハイ
ウェイに振り分けて出力するための多重分離手段とから
構成し、特に、多重分離手段に全ての出力ハイウェイで
共用できる共通バッファを設ける構成にしたものであ
る。

【０００８】

【作用】多重手段は、複数の入力ハイウェイからのＡＴ
Ｍセルを入力して多重化することにより、リンク速度を
引き上げて、トラヒックのバースト性を小さくすること
で、高速リンクのスイッチ回路のセルバッファを小容量
の個別バッファにできるためハードウェアを小型化する
ことができる。

【０００９】高速リンクのスイッチング手段は、多重化
された高速リンクのＡＴＭセルを多重化時に挿入された
ルーチング情報によってスイッチングする。高速リンク
にすることでスイッチング手段の入出力の回線数を少な
くできるので、スイッチ回路，セルバッファ等のハード
ウェアを小型化することができる。

【００１０】多重分離手段は、スイッチングされたＡＴ
Ｍセルを入力し、多重分離して元のリンク速度に落し、
各出力ハイウェイに振り分けて出力する。このＡＴＭセ
ルのリンク速度を落すときに、トラヒックのバースト性
は厳しくなる。

【００１１】多重分離手段の中の共通バッファは、全て
の出力ハイウェイで共用できるセルバッファである。１
つの出力ハイウェイ分の大容量のセルバッファを設け、
等価的には、各出力ハイウェイに大容量のセルバッファ
を設けことに等しくなり、ハードウェアを小型化するこ
とができる。

【００１２】

【実施例】以下、本発明の一実施例を、図１から図７に
より説明する。

【００１３】先ず、図１により本発明の一実施例に係
る、ＡＴＭスイッチングシステムの全体構成を説明す
る。本発明の一実施例では、取り扱うＡＴＭセルの長さ
が６４バイトであり、入力ハイウェイ１の６４本と出力
ハイウェイ７の６４本のリンク速度が６００Ｍｂｐｓで
あり、高速リンクのスイッチ（ＳＷ）４の入力側に接続
される高速リンクの４本と高速リンクのスイッチ（Ｓ
Ｗ）４の出力側に接続される高速リンクの４本のリンク
速度が共に９.６Ｇｂｐｓであり、高速リンクのスイッ
チ（ＳＷ）４のスイッチ規模を４×４にした場合の構成
である。したがって、ＡＴＭスイッチングシステム全体
としては、６００Ｍｂｐｓのリンク速度でスイッチ規模
６４×６４を構成している。

【００１４】６４本の入力ハイウェイ１は、１６本毎に
多重回路（ＭＵＸ）２に接続される。例えば、入力ハイ
ウェイ１−０１〜１６は多重回路（ＭＵＸ）２−１に、
入力ハイウェイ１−１７〜３２は多重回路（ＭＵＸ）２
−２に、入力ハイウェイ１−３３〜４８は多重回路（Ｍ
ＵＸ）２−３に、入力ハイウェイ１−４９〜６４は多重
回路（ＭＵＸ）２−４に各々接続される。多重回路（Ｍ
ＵＸ）２−１〜４の出力は、各々高速リンク３−１〜４
を介して高速リンクのスイッチ（ＳＷ）４に接続され
る。高速リンクのスイッチ（ＳＷ）４の出力は、高速リ
ンク５−１〜４を介して共通バッファ形の多重分離回路
（共通バッファ形ＤＭＸ）６−１〜４に各々接続され
る。多重分離回路（共通バッファ形ＤＭＸ）６は、高速
リンク５を各々１６本の出力ハイウェイ７に振り分けて
接続する。例えば、多重分離回路（共通バッファ形ＤＭ
Ｘ）６−１は出力ハイウェイ７−１〜１６に、多重分離
回路（共通バッファ形ＤＭＸ）６−２は出力ハイウェイ
７−１７〜３２に、多重分離回路（共通バッファ形ＤＭ
Ｘ）６−３は出力ハイウェイ７−３３〜４８に、多重分
離回路（共通バッファ形ＤＭＸ）６−４は出力ハイウェ
イ７−４９〜６４に接続される。

【００１５】次に、各部の構成を説明する。多重回路
(ＭＵＸ)２−１〜４は、６００Ｍbpsのリンク速度で６
４本の入力ハイウェイ１から入力したＡＴＭセルを、１
６ハイウェイ毎に順に多重化して９.６Ｇｂｐｓのリン
ク速度に引き上げる回路である。そして、入力ハイウェ
イ１から入力したＡＴＭセルの位相合わせ等のためにセ
ルバッファでバッファリングし、スイッチ（ＳＷ）４で
のルーチングのためにルーチング情報を付加する等の機
能を具備している。本実施例では、説明の都合上、ルー
チング情報を多重回路（ＭＵＸ）２で付加しているが、
特に多重回路（ＭＵＸ）２だけに限定しない。

【００１６】高速リンクのスイッチ（ＳＷ）４は、９.
６Ｇｂｐｓの高速リンクをスイッチングするスイッチ
規模４×４のスイッチ回路である。このスイッチ回路
は、スイッチ規模４×１の基本スイッチを４個組み合わ
せることにより実現している。また、ＡＴＭセルのルー
チングのためにルーチングフィルタでフィルタリング
し、同一宛先に対して発生するセル集中を緩和するため
にセルバッファでバッファリングする等の機能を具備し
ている。

【００１７】多重分離回路（共通バッファ形ＤＭＸ）６
−１〜４は、スイッチ（ＳＷ）４でスイッチングされた
ＡＴＭセルを高速リンク５から入力し、各々１６ハイウ
ェイ毎に出力ハイウェイ７−１〜１６と、出力ハイウェ
イ７−１７〜３２と、出力ハイウェイ７−３３〜４８
と、出力ハイウェイ７−４９〜６４とに振り分けて出力
する回路である。多重分離回路（共通バッファ形ＤＭ
Ｘ）６−１〜４は、高速リンクのＡＴＭセルを元のリン
ク速度に落とすために多重分離し、出力ハイウェイ７に
振り分けて出力するために全ての出力ハイウェイで共用
できる共通バッファ等の機能を具備している。この共通
バッファは、特開平2−1669 号「スイッチングシステム
及びその構成法」に示される手段により構成している。

【００１８】次に、図２により、本実施例のＡＴＭスイ
ッチングシステムのスイッチング動作を説明する。図２
は、入力ハイウェイ０１（ＨＷＩ０１）は出力ハイウェ
イ１６（ＨＷＯ１６）に、入力ハイウェイ１０（ＨＷＩ
１０）は出力ハイウェイ１５（ＨＷＯ１５）に、入力ハ
イウェイ５０（ＨＷＩ５０）と入力ハイウェイ６４（Ｈ
ＷＩ６４）は共に出力ハイウェイ０１（ＨＷＯ０１）に
各々のＡＴＭセルがスイッチングされている状態を示し
ている。ＡＴＭセルのルーチング情報は、入力ハイウェ
イの各ＡＴＭセルのヘッダ部に示されている。

【００１９】多重回路（ＭＵＸ）２は、１６本の入力ハ
イウェイ毎に割り当てて、ＡＴＭセルに高速リンクのス
イッチ（ＳＷ）４で使用するルーチング情報をヘッダ部
に付加して多重化する。本実施例では、多重回路(ＭＵ
Ｘ)２−１と多重回路(ＭＵＸ)２−４に２本ずつＡＴＭ
セルが入力されて、それら全ての宛先が多重分離回路
（共通バッファ形ＤＭＸ）６−１になっている状態を仮
定しているため、スイッチ（ＳＷ）４の出力ａに全ての
ＡＴＭセルがスイッチングされている。

【００２０】多重化においては、入力ハイウェイ順にＡ
ＴＭセルを１６本ずつ時間軸方向順に多重化する。この
多重化により、リンク速度を９.６Ｇｂｐｓに引き上げ
て、高速リンク３のトラヒックのバースト性を小さくで
きるため、次段の高速リンクのスイッチ（ＳＷ）４のセ
ルバッファを容量の小さな個別バッファで構成できるの
でハードウェア規模を小さくできる。

【００２１】高速リンクのスイッチ（ＳＷ）４では、多
重回路（ＭＵＸ）２によってＡＴＭセルのヘッダ部に付
加されたルーティング情報を基に、ＡＴＭセルを出力ａ
にスイッチングする。同一の宛先、本実施例ではａに、
セルが集中することによって発生するセル廃棄を防止す
るためセルバッファに一時的に蓄えている。

【００２２】多重分離回路（共通バッファ形ＤＭＸ）６
−１は、スイッチングされたＡＴＭセルを入力し、元の
ＡＴＭセルのリンク速度に落して、出力ハイウェイ７に
振り分けて出力する。この多重分離をするとき、リンク
速度を落すために、トラヒックのバースト性が厳しくな
ってしまう。それに対処するには、出力ハイウェイ毎に
大容量の個別バッファを設けることでも解決できる。し
かし、ハードウェア規模が増えるために小型化に向か
ず、また、バッファ容量を減らすとＡＴＭスイッチとし
てのトラヒック特性が劣化する等の欠点がある。本実施
例では、全ての出力ハイウェイにおいて、共用できる共
通バッファを設けて対処している。

【００２３】図３により、共通バッファを中心にして、
多重分離回路の動作を説明する。図３は、特開平2−166
9 号「スイッチングシステム及びその構成法」に示され
る構成図である。図３においては、入線（ｎ）が、メイ
ンバッファ６０５のデータ入力（ＤＩ）に接続され、メ
インバッファ６０５のデータ出力（ＤＯ）は、並列直列
変換多重分離器６０６に接続されｍ本の出線に分離され
ている。入線のうち、セルのヘッダ部に相当する部分
は、ヘッダ変換テーブル６０２の読出しアドレス端子
（ＲＡ）に接続され、ヘッダ変換テーブル６０２のデー
タ出力（ＤＯ）のうち、新ヘッダ部分はメインバッファ
６０５のデータ入力へ接続され、空き／使用中情報（空
＝０）部分はＡＮＤゲート６０９を介しメインバッファ
６０５の書込みイネーブル入力（ＷＥ）へ接続され、出
線番号部分はアドレスポインタ６０４の宛先出線番号入
力（ＤＥＳＴ）に接続される。ヘッダ変換テーブル６０
２のデータ入力（ＤＩ）と書込みアドレス（ＷＡ）は、
図示していない制御系に接続されている。アイドルアド
レスＦＩＦＯ６０３のデータ出力（ＤＯ）はメインバッ
ファ６０５のデータ入力（ＤＩ）とアドレスポインタ６
０４の次書込みアドレス入力（ＮＷＡＤ）へ接続され、
空き表示出力（ＥＰＴＹ）はＡＮＤゲート６０９を介し
メインバッファ６０５の書込みイネーブル（ＷＥ）入力
へ接続される。アドレスポインタ６０４の書込みアドレ
ス出力（ＷＡＤ）はメインバッファ６０５の書込みアド
レス入力（ＷＡ）へ接続され、読出しアドレス出力（Ｒ
ＡＤ）は、セレクタ６１０を介してメインバッファ６０
５の読出しアドレス出力（ＲＡ）とアイドルアドレスＦ
ＩＦＯ６０３のデータ入力（ＤＩ）に接続される。メイ
ンバッファ６０５のデータ出力（ＤＯ）のうち、読出し
アドレスに相当する部分はアドレスポインタ６０４の次
読出しアドレス入力（ＮＲＡＤ）へ接続され、それ以外
の部分、即ちセル本体に相当する部分は、並列直列変換
多重分離器６０６を介し、各出線へ分離される。制御カ
ウンタ（ＣＮＴ）６０７の出力はアドレスポインタ６０
４の読出しカウンタ入力（ＲＡＣＮＴ）へ接続される。
空セルアドレスレジスタ６１１はセレクタ６１０の入力
へ接続される。アドレスポインタ６０４のキュー状態表
示出力（ＳＴＳ）はセレクタ６１０の選択入力と、アイ
ドルアドレスＦＩＦＯ６０３の書込みイネーブル入力
（ＷＥ）へ接続されている。

【００２４】先ず、メインバッファへのセルの書込み動
作を説明する。

【００２５】入線から到着したセルは、図４（ａ）に示
すように、セルのヘッダには論理チャネル番号が書いて
あり、この番号でヘッダ変換テーブル６０２にアクセス
することで、そのセルの出線側での新しい論理チャネル
番号、セルが空きか使用されているかの情報、セルの宛
先出線番号を得る。これらの情報は、呼設定時に制御系
からのアクセスでテーブル内に書き込まれる。図４
（ｂ）にヘッダ変換テーブル６０２の出力の一例を示
す。

【００２６】セルの宛先出線番号はアドレスポインタ６
０４へ入力され、これに応じて適当な書込みアドレスが
得られる。該書込みアドレスは、アイドルアドレスＦＩ
ＦＯ６０３から予め入力されたものである。該書込みア
ドレスを用いてセルはメインバッファ６０５へ書き込ま
れる。尚、セルが空きセルである場合、もしくはアイド
ルアドレスＦＩＦＯが空きである場合(即ちメインバッ
ファに空きが無い場合)は、ＡＮＤゲート６０９の出力
がＬとなるためメインバッファ６０５には書込みは行な
われず、また、アイドルアドレスＦＩＦＯの読出しクロ
ック（ＲＣＫ）もＬとなり、空アドレスの出力も行なわ
れない。

【００２７】次に、メインバッファへのセルの読出し動
作を説明する。セルの読出しは、制御カウンタ６０７が
発生する数に応じてアドレスポインタ６０４から読出し
アドレスを得て、これをメインバッファの読出しアドレ
スとすることでセルを読み出す。制御カウンタの値は、
出線番号に対応する。即ち各出線毎に順に１つずつセル
が読み出されるわけである。読出しアドレスとして使用
したアドレスは、アイドルアドレスＦＩＦＯ６０３のデ
ータ入力（ＤＩ）へ送られ、再度書込みアドレスとして
用いられる。尚、ある出線に宛てたセルが、メインバッ
ファ内に１つも存在しないときは、キュー状態表示出力
（ＳＴＳ）が出力され、セレクタ６１０によって、メイ
ンバッファ６０５の読出しアドレスとして、空セルアド
レスレジスタ６１１に格納されているアドレスが選択さ
れている。該アドレスに相当するメインバッファの内容
は常に空きセルとしてある。

【００２８】アイドルアドレスＦＩＦＯ６０３のデータ
出力は、セルと一緒にメインバッファ内に格納する。こ
れは、そのセルの宛先出線と同じ宛先の、次のセルの格
納アドレスを示すためである。詳しい動作は図６を用い
て次に述べる。尚、メインバッファ内のセルの構造を図
４（ｃ）に示す。

【００２９】次に、図５を用いて、アドレスポインタ６
０４の構造と動作を説明する。出線番号入力（ＤＥＳ
Ｔ）は、出線番号デコーダ３０１の入力と書込みアドレ
スセレクタ３０８の選択入力に接続される。出線番号デ
コーダ３０１のｍ本のデコード出力は、それぞれｍ個の
書込みレジスタ（ＷＲ１〜ｍ）３０２〜３０３のクロッ
ク入力に接続される。外部のアイドルアドレスＦＩＦＯ
から入力される次書込みアドレス（ＮＷＡＤ）は各書込
みレジスタの入力に接続され、各書込みレジスタの出力
は書込みアドレスセレクタ３０８を介して、書込みアド
レス出力(ＷＡＤ)となる。一方、制御カウンタ入力（Ｒ
ＡＣＮＴ）はデコーダ３１１と読出しアドレスセレクタ
３０９の選択入力に接続され、デコーダ３１１のｍ本の
デコード出力は、それぞれｍ個の読出しレジスタ（ＲＲ
１〜ｍ）３０４〜３０５のクロック入力として、ゲート
を介して接続する。外部からの次読出しアドレス入力(N
RAD)は、各読出しレジスタの入力に接続され、各読出し
レジスタ出力は読出しアドレスセレクタ３０９を介して
読出しアドレス（ＲＡＤ）となる。不一致検出器（ＵＭ
１〜ｍ）３０６〜３０７はそれぞれ対応する書込みレジ
スタと読出しレジスタの出力を入力とし、そのそれぞれ
の出力は不一致情報セレクタ(ＵＭＳＥＬ)３１０を介し
て、キュー状態表示出力（ＳＴＳ）となる。また、不一
致検出器の出力は上記ゲートの一方の入力にも接続され
る。

【００３０】出線番号入力（ＤＥＳＴ）によりｍ個の書
込みレジスタの出力のうち、その出線番号に相当するも
のを書込みアドレスセレクタ３０８で選択し、書込みア
ドレス出力（ＷＡＤ）とする。このとき、同時に出線番
号デコーダ３０１のデコード出力により、上記に相当す
る書込みレジスタの保持する値を、アイドルアドレスＦ
ＩＦＯから入力される（ＮＷＡＤ）値に更新する。従っ
て、更新直前でのNWADの値は、この時書込みを行なおう
としているセルの宛先出線番号と同じ宛先のセルが次に
入ってきた時の書込みアドレスに相当する。そのため、
このＮＷＡＤの値をこの時書込みを行なおうとしている
セルと一緒にメインバッファに格納しておけば、このセ
ルを読出した時に、同じ出線へ宛てたセルを次に読みだ
す時は、どのアドレスから読み出せば良いのかを知るこ
とができる。セルの読出し時は、制御カウンタの値を選
択入力とする読出しアドレスセレクタにより読出しレジ
スタ出力を選択し、そのレジスタの保持値を読出しアド
レス出力（ＲＡＤ）として出力し、これを読出しアドレ
スとして用いている。同時にデコーダ３１１の出力によ
って、この時選択された読出しレジスタの保持値を更新
する。このときの読出しアドレスレジスタの入力は、メ
インバッファから読み出される、上記書込み時にセルと
一緒に格納した次読出しアドレスであるので、同じ出線
へ宛てた次のセルのアドレスを読出しレジスタに保持さ
せることができる。

【００３１】図６はアイドルアドレスＦＩＦＯ６０３の
構成を示す。アイドルアドレスＦＩＦＯ６０３は、メモ
リ５０１，書込みカウンタ(ＷＣＮＴ)５０２，読出しカ
ウンタ(ＲＣＮＴ)５０３，一致検出器５０４から成る。
書込みカウンタ５０２は、書込みアドレス（ＷＡ）を出
力するカウンタで、メモリ５０１のアドレスの数だけカ
ウントするリングカウンタである。読出しカウンタ５０
３は、読出しアドレス（ＲＡ）を出力するカウンタで、
メモリ５０１のアドレスの数だけカウントするリングカ
ウンタである。両カウンタの値が同一になったときはメ
モリが空になった状態であるから、これを一致検出器５
０４で検出して空き出力(ＥＰＴＹ)を出す。以上のよう
に、全体としてはＦＩＦＯ機能を持つものである。

【００３２】図７の他実施例の動作説明図を用いて、そ
の動作を説明する。図７に示されるＡＴＭスイッチング
システムは、基本的には、図１に示すものと同じ原理に
よるものであり、図１のものにＡＴＭセルの分割機構を
付加してある。図２の説明図では、ＡＴＭセルをセル単
位にスイッチングしたが、他実施例では、ＡＴＭセルを
Ｎ個に分割し、その分割したブロック単位にスイッチン
グを行なう構成にした。図７は、ＡＴＭセルを４ブロッ
クに分割した場合の構成であり、入力ハイウェイ０１
（ＨＷＩ０１）は出力ハイウェイ０１（ＨＷＯ０１）
に、入力ハイウェイ０２（ＨＷＩ０２）は出力ハイウェ
イ０２（ＨＷＯ０２）に、入力ハイウェイ０５（ＨＷＩ
０５）は出力ハイウェイ１１（ＨＷＯ１１）に、入力ハ
イウェイ１５（ＨＷＩ１５）は出力ハイウェイ１５（Ｈ
ＷＯ１５）に各々接続されていると仮定する。入力ハイ
ウェイ０１〜１６（ＨＷＩ０１〜１６）からハイウェイ
順に入力した１６本のＡＴＭセルは、多重回路（ＭＵ
Ｘ）２−１で時間軸方向に多重化し、ＡＴＭセルの処理
を行ないやすくしている。分割されたＡＴＭセルは、各
々のブロックにスイッチング手段で必要なルーチング情
報を付加されて、各々のブロック単位でスイッチ（Ｓ
Ｗ）４−１〜４でスイッチングされた後、４つのブロッ
クを１つに纏めて元のＡＴＭセルに戻されて、多重分離
回路（共通バッファ形ＤＭＸ）に入力され、各出力ハイ
ウェイに振り分けて出力する。これらの構成によって、
ハードウェアの分割を容易にすることができる。

【００３３】

【発明の効果】本発明によれば、ＡＴＭスイッチングシ
ステムにおいて、複数の入力ハイウェイから入力したＡ
ＴＭセルを多重手段によって多重化し、リンク速度を引
き上げたことにより、高速リンクのスイッチング手段の
入力側トラヒックのバースト性を小さくでき、高速リン
クのスイッチング手段のセルバッファを小容量にできる
ので、スイッチ回路のハードウェアを小型化できる効果
がある。

【００３４】また、多重分離手段の中のセルバッファを
共通バッファにしたことにより、全ての出力ハイウェイ
に対してセルバッファの全領域が共用できるため、ある
出力ハイウェイにセルが集中する等の偏りが生じても、
共通バッファを効率良く使用できるため、ＡＴＭセルの
多重分離手段でリンク速度を落したとき等に発生するバ
ースト性の厳しいトラヒックに対しても、セル廃棄を防
止して、セル廃棄率特性の優れた高品質のＡＴＭスイッ
チを構成することができる効果がある。

【００３５】また、多重分離手段の中の共通バッファ
は、１つの出力ハイウェイ分の大容量バッファを設け
て、等価的には、全ての出力ハイウェイに設けたことに
等しくなり、ハードウェア規模を小型化できる効果があ
る。

【図面の簡単な説明】

【図１】本実施例のＡＴＭスイッチングシステムの全体
構成図である。

【図２】本実施例の動作説明図である。

【図３】本実施例の多重分離手段の共通バッファの構成
図の一例である。

【図４】共通バッファのセルの構造図である。

【図５】共通バッファのアドレスポインタの構成図であ
る。

【図６】共通バッファのアイドルアドレスＦＩＦＯの構
成図である。

【図７】他の実施例の動作説明図である。

【符号の説明】

１…入力ハイウェイ、２…多重回路、３…スイッチ回路
の入力側の高速リンク、４…高速リンクのスイッチ回
路、５…スイッチ回路の出力側の高速リンク、６…共通
バッファ形の多重分離回路、７…出力ハイウェイ、３０
１…出線番号デコーダ、３０２〜３０３…書込みレジス
タ、３０４〜３０５…読出しレジスタ、３０６〜３０７
…不一致検出器、３０８…書込みアドレスセレクタ、３
０９…読出しアドレスセレクタ、３１０…不一致情報セ
レクタ、３１１…デコーダ、501…メモリ、５０２…書
込みカウンタ、５０３…読出しカウンタ、５０４…一致
検出器、６０２…ヘッダ変換テーブル、６０３…アイド
ルアドレスＦＩＦＯ、604…アドレスポインタ、６０５
…メインバッファ、６０６…並列直列変換多重分離器、
６０７…制御カウンタ、６０９…ＡＮＤゲート、６１０
…セレクタ、６１１…空セルアドレスレジスタ。

フロントページの続き (72)発明者郷原忍神奈川県横浜市戸塚区戸塚町216番地株式会社日立製作所戸塚工場内 (56)参考文献特開平３−46850（ＪＰ，Ａ) 特開平２−1669（ＪＰ，Ａ) 特開平２−113750（ＪＰ，Ａ) 特開平２−303245（ＪＰ，Ａ) 特開平１−256246（ＪＰ，Ａ) 特開平２−67045（ＪＰ，Ａ) 特開平２−249336（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 12/28 H04L 12/56 H04L 29/08

Claims

(57)【特許請求の範囲】

【請求項１】複数の入力端子と複数の出力端子を備え、
上記入力端子で受信したＡＴＭセルを該ＡＴＭセルのヘ
ッダに含まれる識別子に応じて宛先となる出力端子に交
換出力するＡＴＭにおいて、それぞれが上記複数の入力端子からのＡＴＭセルを第１
のＡＴＭセル列に多重化する複数の多重化手段と、複数の第１のＡＴＭセル列を入力し複数の第２のＡＴＭ
セル列に交換出力するスイッチ手段と、それぞれが上記第２のＡＴＭセル列をＡＴＭセルに分離
して上記複数の出力端子に出力する分離化手段とを備
え、上記スイッチ手段は、上記複数の分離化手段毎にＡＴＭ
セルを蓄積する複数の第１のバッファメモリを有し、上
記第１のＡＴＭセル列を入力するとＡＴＭセルの識別子
に基き該セルの宛先となる出力端子を有する分離化手段
に対応した第１のバッファメモリに蓄積交換して第２の
ＡＴＭセル列を該分離化手段に出力するスイッチで、上記分離化手段のそれぞれは、上記第２のＡＴＭセル列
のＡＴＭセルを到着順に蓄積する第２のバッファメモリ
と、該第２のバッファメモリの空アドレスを蓄積するア
ドレスメモリと、上記ＡＴＭセルの識別子に基き該ＡＴ
Ｍセルの宛先となる上記出力端子毎に上記アドレスメモ
リからのアドレスを管理して該セルの第２のバッファメ
モリへのＡＴＭセル書込みと読み出しを制御する制御回
路と、上記第２のバッファメモリから読み出したＡＴＭ
セルを上記複数の出力端子のいずれかに振り分ける振り
分け手段とで構成した分離化手段で構成したことを特徴
とするＡＴＭスイッチングシステム。