JP2584868B2 - セル交換装置 - Google Patents

Description

【発明の詳細な説明】 【産業上の利用分野】

この発明は、音声、データ、画像など種々の情報を、
セルと呼ぶブロック単位に分割して高速で交換する、分
割共通形のセル交換装置および大規模セル交換装置に関
するものである。

【従来の技術】

第５図は例えば、アイイーイーイー ジャーナル オ
ン セレクテッド エリアズ イン コミニュケーショ
ンズ（IEEE Journal on Selected Areas in Communicat
ions）の第SAC−４巻 第８号（1986年11月発行）の第1
373〜1380頁に示された、従来のセル交換装置を示すブ
ロック図である。図において、1a,1bはヘッダ部とデー
タ部とから成るセル、２はこのセル１（1a,2bの総称）
が入力される入力ポート、３は入力ポート２に入力され
たセル１のスイッチングを行うセル交換装置、４はこの
セル交換装置３を構成する空間スイッチとしての２×２
の単位スイッチ、５はセル交換装置３の出力ポートであ
る。 なお、上述の文献にはセル１のヘッダ情報をハードウ
ェアで直接参照して高速でスイッチングするバンヤン網
が示され、その中ではセルという名称のかわりにパケッ
トという名称が使用されているが、マルチメディア情報
をブロック化して宛先情報を含むヘッダを付与するとい
う点で、セルもパケットも同じものを表現している。た
だし、一般には、パケットは、一つのブロックの長さは
可変として扱われているが、セルでは国際標準の規定に
従った固定長として扱われる点が異なっている。高速で
伝送・交換を行う非同期転送モード（ATM）通信では、
セルという呼称が使われるので、以下従来例の説明にお
いてもパケットの代りにセルという用語を使用する。 次に動作について説明する。第５図において、複数の
２×２単位スイッチ４でなるセル交換装置３は、それぞ
れセル１のヘッダ部のビット配列に従って対応する出力
ポート５を選択するようになされている。例えば、図中
の左側１列に並ぶ単位スイッチ４、セル１のヘッダ部の
先頭ビットが“0"であれば、単位スイッチ４の入力ポー
トを上側の出力ポートに接続し、“1"であれば下側の出
力ポートに接続する。また、同様に左側第２列に並ぶ単
位スイッチ４は、セル１のヘッダ部の２番目のビットに
よって出力ポートの選択を行う。このような単位スイッ
チ４を並べて第５図のように相互配線することにより、
目指す最終段の出力ポート５の番号を２進数で表現し
て、セル１のヘッダ部に付与しておけば、どの入力ポー
ト２から入力してもセル１は所望の出力ホート５に到達
する。

【発明が解決しようとする課題】

従来のセル交換装置は以上のように構成されているの
で、同じ出力ポート５を目指すセル1aおよび1bが同時に
入力ポート２に入力されるとブロッキング（衝突）を起
こすという問題点があり、また、この問題点を解決する
ために、単位スイッチ４の入力部または内部にバッファ
メモリを持たせた方式も提案されているが、この方式で
もある出力ポート５へのセルが集中した場合、バッファ
メモリが塞がりやすいという問題点がある。 この発明は、上記のような課題を解消するためなされ
たもので、個々のバッファメモリを全入線で共通化しセ
ル保留量を均一にすることで、ブロッキングを起こさ
ず、１つの出力ポートにセルが集中しても他の出力ポー
トへのセルに影響をなるべく与えないでスイッチングで
きるセル交換装置および大規模セル交換装置を得ること
を目的とする。

【課題を解決するための手段】

請求項１記載の発明に係るセル交換装置は、入力ポー
トより入力それるセルの宛先を分析するヘッダ処理手段
と、前記入力ポートより入力されるセルを前記ヘッダ処
理手段を介して記憶する複数の記憶手段と、前記記憶手
段にセルを書き込むために空間的に接点配置しスイッチ
ングを行い、前記入力ポートと当該記憶手段とを接続す
る空間スイッチと、前記記憶手段に当該セルを書き込ん
だアドレスを前記ヘッダ処理手段を参照しながら宛先対
応に振り分けるアドレス交換部、前記アドレス交換部の
出力アドレスを宛先毎に先着順に書き込み読み出し可能
な出線対応アドレス記憶部、前記出線対応アドレス記憶
部より出力されたアドレスを順次出力して、前記記憶手
段よりセルの読み出しを可能にする読み出し権付与部、
および前記記憶手段のセルの記憶量を検出し、入力され
るセルに対しセルの保有量の少ない順に前記記憶手段を
選択するように、前記空間スイッチに指示するセル記憶
量検出手段を備えた記憶制御手段と、前記記憶手段の未
使用のアドレスを空きアドレスとして記憶する空きアド
レス管理手段と、前記記憶手段より出力されたセルの多
重化を行う多重化手段と、多重化されたセルに関し所定
の宛先に対するセルのみ前記出力ポートに出力する出力
段セル選択手段とを備えたものである。 請求項２記載の発明に係る大規模セル交換装置は、複
数の入力ポートが接続された複数の入力段セル交換スイ
ッチモジュールと、前記入力段セル交換スイッチモジュ
ールに接続された１段もしくは複数段の請求項１からな
るセル交換装置と、最終段のセル交換装置に接続され
て、出力ポートが接続されるセル出力段モジュールとを
備え、前記入力段セル交換スイッチモジュールが、前記
入力ポートに入力されたセルを時分割多重化する入力段
セル多重化手段と、前記入力段セル多重化手段より出力
されるセルのうち、所定の宛先に向かうセルを選択して
通過させる入力段選択手段とを有し、前記セル出力段モ
ジュールが、最終段の前記セル交換装置に接続され、時
分割されたセルの速度を前記出力ポートの速度に変換す
る速度変換手段を備えるものである。

【作用】

請求項１記載の発明におけるセル交換装置は、入力ポ
ートより入力されるセルの宛先を分析するヘッダ処理手
段と、前記入力ポートより入力されるセルを前記ヘッダ
処理手段を介して記憶する複数の記憶手段と、前記記憶
手段にセルを書き込むために空間的に接点配置しスイッ
チングを行い、前記入力ポートと当該記憶手段とを接続
する空間スイッチと、前記記憶手段に当該セルを書き込
んだアドレスを前記ヘッダ処理手段を参照しながら宛先
対応に振り分けるアドレス交換部、前記アドレス交換部
の出力アドレスを宛先毎に先着順に書き込み読み出し可
能な出線対応アドレス記憶部、前記出線対応アドレス記
憶部より出力されたアドレスを順次出力して、前記記憶
手段よりセルの読み出しを可能にする読み出し権付与
部、および前記記憶手段のセルの記憶量を検出し、入力
されるセルに対しセルの保有量の少ない順に前記記憶手
段を選択するように、前記空間スイッチに指示するセル
記憶量検出手段を備えた記憶制御手段と、前記記憶手段
の未使用のアドレスを空きアドレスとして記憶する空き
アドレス管理手段と、前記記憶手段より出力されたセル
の多重化を行なう多重化手段と、多重化されたセルに関
し所定の宛先に対するセルのみ前記出力ポートに出力す
る出力段セル選択手段とを備えることにより、複数個の
記憶手段でセル保留量が均一にできるようになり、また
１つの出力ポートにセルが集中しても、他の出力ポート
宛のセルに影響を及ぼすことなくスイッチングが可能と
なる。 請求項２記載の発明における大規模セル交換装置は、
複数の入力ポートが接続された複数の入力段セル交換ス
イッチモジュールと、前記入力段セル交換スイッチモジ
ュールに接続された１段もしくは複数段の請求項１から
なるセル交換装置と、最終段のセル交換装置に接続され
て、出力ポートが接続されるセル出力段モジュールとを
備え、前記入力段セル交換スイッチモジュールが、前記
入力ポートに入力されたセルを時分割多重化する入力段
セル多重化手段と、前記入力段セル多重化手段より出力
されるセルのうち、所定の宛先に向かうセルを選択して
通過させる入力段選択手段とを有し、前記セル出力段モ
ジュールが、最終段の前記セル交換装置に接続され、時
分割されたセルの速度を前記出力ポートの速度に変換す
る速度変換手段を備えることにより、１つの出力ポート
にセルが集中しても、他の出力ポート宛のセルに影響を
及ぼすことのない大規模なスイッチングが可能となる。

【実施例】

以下、この発明による一実施例を図について説明す
る。第１図において、３は大規模セル交換装置、２はこ
のセル交換装置３の入力ポート、５はこのセル交換装置
の出力ポートである。60〜63は複数のグループに分けら
れた入力ポート２のそれぞれのグループ毎に配置され、
入力された各セルを交換処理する入力段セル交換スイッ
チモジュールである。70〜73は入力段セル交換スイッチ
モジュール60〜63から送出される特定の出力ポートグル
ープに向かうセルを処理するセル交換装置である。80〜
83は出力段セル交換スイッチモジュール70〜73に接続さ
れたセル出力段モジュールである。前記大規模セル交換
装置３はこれら入力段セル交換スイッチモジュール60〜
63、セル交換装置70〜73、およびセル出力段モジュール
80〜８を有している。ここで、大規模セル交換装置３と
セル交換装置70〜73は、交換規模が違うだけで機能は同
じである。つまり、セル交換装置70〜73を単位スイッチ
として、拡張したものが大規模セル交換装置３である。
以下、セル交換装置70〜73は大規模セル交換装置３との
混乱を避けるために出力段セル交換スイッチモジュール
または、セル交換スイッチモジュールと称する。 また、７はセルを時分割多重する入力段セル多重化手
段（入力段セル多重化回路）であり、8a〜8d（8e〜8h）
はこの入力段セル多重化回路７の出力信号からの複数の
出力ポートを複数のグループに向かうセルをアドレスフ
ィルタで選択して振り分けて通過させる入力段セル選択
手段（入力段セル選択回路）である。入力段セル交換ス
イッチモジュール60〜63は、この入力段セル多重化回路
７と入力段セル選択回路8a〜8dとを備える。 ここで、第２図は出力段セル交換スイッチモジュール
70〜73、例えばセル交換スイッチモジュール70の構成を
示すブロック図である。第１図および第２図において、
４は入力段セル交換スイッチモジュール60〜63の入力段
セル選択回路から出力される特定の出力ポートグループ
に向かうセルに対し、後述する記憶手段（記憶回路）10
a〜10d（10e〜10h）間のセル保留量を均一にするため、
保留量の少ない記憶回路10a〜10d（10e〜10h）を接続す
る空間スイッチである。9a〜9d（9e〜9h）はセルの宛先
を読み取り分析し出力するヘッダ処理手段（ヘッダ処理
回路）、10a〜10d（10e〜10h）はこのヘッダ処理回路9a
〜9d（9e〜9h）より出力されるセルを、書き込みアドレ
スが指定されることでその番地に記憶することが出来、
また読み出しアドレスが指定されると書き込んだ順序に
は関係なく記憶したセルを読み出すことが出来る前述の
記憶回路であり、11はこの記憶回路10a〜10d（10e〜10
h）の読み出し、書き込みを制御する記憶制御手段（記
憶制御回路）である。 この記憶制御回路11内にあって、16は記憶回路10a〜1
0dが書き込んだセルのアドレスをヘッダ処理回路9a〜9d
を参照しながら出力ポートグループ（以下出線という）
別に振り分けるアドレス交換部（アドレス交換回路）、
17a〜17dは振り分けられたアドレスを出線別かつ先着順
に書き込めるようにしたファーストイン・ファーストア
ウト（FIFO）形式の出線対応アドレス記憶部（出線対応
アドレスFIFO）、18は記憶回路10a〜10dにタイミングを
はかりながら読み出しアドレスを与えて読み出しを許可
する読み出し権付与部（読み出し権付与回路）、15は各
記憶回路10a〜10dのセル保留量を管理する記憶回路別カ
ウンタである。 19a〜19d（19e〜19h）は、記憶回路10a〜10dからセル
を読み出した時、その読み出しアドレスを空きアドレス
として管理保持し、記憶回路10a〜10dに新たなセルが到
来した時に書き込みアドレスとして提供する空きアドレ
ス管理手段（空きアドレス管理回路）である。12は記憶
回路10a〜10d（10e〜10h）より読み出されたセルを多重
化する出力段とセル多重化手段（出力段セル多重化回
路）であり、13a〜13d（13e〜13h）は出力段セル多重化
回路12の出力信号のうち、特定の出力ポートグループの
うちの特定のグループに向かうセルをアドレスフィルタ
で選択して振り分けて通過させる出力段セル選択手段
（出力段セル選択回路）である。出力段セル交換スイッ
チモジュール70〜73は、これら空間スイッチ４、ヘッダ
処理回路9a〜9d（9e〜9h）、記憶回路10a〜10d（10e〜1
0h）、記憶制御回路11、空きアドレス管理回路19a〜19d
（19e〜19h）、出力段セル多重化回路12、および出力段
セル選択回路13a〜13b（13e〜13h）を備える。 また、14a〜14d（14e〜14h）は出力段セル交換モジュ
ール70〜73の出力段セル選択回路13a〜13d（13e〜13h）
に接続され、時分割多重化されたセルの速度を出力ポー
トの速度に変換する速度変換手段（速度変換回路）であ
り、セル出力段モジュール80〜83はこの速度変換回路14
a〜14d（14e〜14h）を備える。 次に動作について説明する。ここで、セルは固定長と
し、入力セルの到着はランダムであるがI₀〜I₁₅の入力
ポート２に入力される前にセル入力位相が調整され、全
入力ポート２からのセル入力は同一セル位相で供給され
るものとする。 まず、入力段セル交換スイッチモジュール60〜63の動
作を、入力段セル交換スイッチモジュール60を例に第３
図に基づいて説明する。第３図に示す入力信号ａ〜ｄの
各々のセルは、セル多重化回路７で時分割されて、第３
図に示す多重化信号ｅに多重化される。この多重化され
た信号ｅは、入力段セル交換スイッチモジュール60〜63
の出力ポートの各々に対応した入力段セル選択回路8a〜
8d（8e〜8h）により、セルのヘッダ部に付与された第１
のアドレスが検出されて、例えば第３図に信号f,pで示
すように、所定の出力ポートに向かうべきセルが選択さ
れて出力される。第３図では、第１のアドレスが“1"の
セルが信号ｆとして入力段セル選択回路8aより、第１の
アドレスが“2"のセル信号ｐとして入力段セル選択回路
8bにより出力される様子を示している。 ここで、多重化は、入力ポート２のリンク速度のポー
ト数倍の速度に多重化され、例えばセル単位に第３図に
示すように同期したタイムスロットに多重化される。入
力セルのないタイムスロットは、あきスロットとしてヘ
ッダ部の第１アドレスがどの出力ポートにも対応しない
ように割り当てられる。 以上のように第１段目の入力段セル交換スイッチモジ
ュール60〜63では、リンク速度で入力されたセルがヘッ
ダ部の第１のアドレスに応じてスイッチングされ、多重
化された速度で第１段目の出力ポートにバースト的に送
り出されることになる。 次に、出力段セル交換スイッチモジュール70〜73の動
作を、出力段セル交換スイッチモジュール70を例にとっ
て説明する。ここで、入力段セル交換スイッチモジュー
ル60〜63の出力のうち、出力段セル交換スイッチモジュ
ール70に入力される四つの信号をそれぞれf,g,h,iとす
る。信号ｆ〜ｉは、多重化された速度の信号線上にセル
がバースト的に送り出されるものであり、四つの信号上
のセルの数にはばらつきがある。そこで、これらの信号
ｆ〜ｉを、出力段セル交換スイッチモジュール70内の入
力ポート毎に設けた記憶回路10a〜10dに供給し、一度バ
ッファリングした後、その出力を出力段セル多重化回路
12にて多重化を行う。 ここで、もし入力セルの到着が時間的にも空間的にも
均一であれば、出力段セル多重化回路12の出力信号ｊの
速度が出力段セル交換スイッチモジュール70の入力リン
ク速度のポート数倍以上であることを条件に、当出力段
セル交換スイッチモジュール70に入力されたセルを廃棄
することなく多重化出来ると考えられる。しかしなが
ら、実際のセル到着には時間的にも空間的にも変動があ
るため、記憶回路10a〜10dでセルを一度バッファリング
し、セルの溢れを吸収する必要がある。その際、空間ス
イッチ４は各記憶回路10a〜10d内のセル保留量を参照し
セル保留量の少ない記憶回路に優先的にセル接続し、記
憶回路10a〜10d間のセル保留量がなるべく均一となるよ
うにする。すなわち空間スイッチ４は、記憶制御回路11
内の記憶制御回路別カウンタ15を参照し、もし同時にｍ
個のセルが到着した時には最もセル保留量の少ない方か
らｍ個の記憶回路10a〜10dを選択・接続し、到着したセ
ルをそれに書き込む。 その時、空間スイッチ４より出力されたセルは対応す
るヘッダ処理回路9a〜9dを介して所定の記憶回路10a〜1
0dに送られ、ヘッダ処理回路9a〜9dは当該セルの宛先を
分析して出線ｋ〜ｎの該当するものを記憶制御回路11の
アドレス交換回路16へ送る。また、当該セルが記憶回路
10a〜10dに格納されると、対応する空きアドレス管理回
路19a〜19dより、当該セルを格納したアドレスが前記ア
ドレス交換回路16に送られる。アドレス交換回路16はこ
のアドレスを前記ヘッダ処理回路9a〜9dにて指定された
出線ｋ〜ｎに対応付けられた出線対応アドレスFIFO17a
〜17dに格納する。 記憶制御回路11は、セルの読み出しの際同一出線宛の
セルばかりを読み出さず、なおかつセルの順序が逆転し
ないようにする機能を有する。具体的には、読み出し権
付与回路18が、セルの記憶回路10a〜10dへの格納時に、
そのアドレスが出線ｋ〜ｎ別に振り分けて蓄積された出
線対応アドレスFIFO17a〜17dを参照し、後段の出力段セ
ル多重化回路12が全ての記憶回路10a〜10dからの出力を
多重化できる範囲で記憶回路10a〜10dに読み出しアドレ
スを与え、セルを送出させる。この時、記憶回路別カウ
ンタ15は、各記憶回路10a〜10dについて、セル保留量を
計数管理する。 記憶回路10a〜10dの読み出し制御方法には、種々の方
式が考えられる。出力段セル交換スイッチモジュールが
多段に接続されている場合の、中間段に配置された出力
段セル交換スイッチモジュールにあっては、例えば出線
対応アドレスFIFO17a〜17dの蓄積残量が一定値以上の出
線に対しては、Ｎ個（Ｎは２以上の整数）のセルを連続
して読み出し、その他の出線に対してはｎ個（ｎは１ま
たは０）のセルを読み出して多重化する方式、あるい
は、互いの出線宛のセルの量を比較して、最も残量の多
い出線に対してはＮ個のセルを連続して読み出し、その
他の出線に対しては、ｎ個のセルを読み出して多重化す
る方式等が考えられるが、いずれの方式であっても、多
くのセルを持つ出線に対しては、セルの少ない出線より
も多くのセルを読み出すことになる。この時、宛先とす
るセルが少ない出線に対して読み出しが停止され、遅延
時間が一定値以上に増大してしまう方式は避ける必要が
ある。 また、第１図に示した出線段セル交換スイッチモジュ
ール70〜73のように最終段セル交換スイッチモジュール
となる場合には、出線の後段でセル出力段モジュール80
〜83による速度変換が行われる。従って、このような出
力段セル交換スイッチモジュール70〜73では、ここで溢
れを生じさせないため、各記憶回路10a〜10dの読み出し
は均一に行われる必要がある。そのため、当該出力段セ
ル交換スイッチモジュール70〜73の読み出し権付与回路
18では、各出線宛のセルを出線純に読みだしていく制御
が行われる。 以下、第２図に示す出線段セル交換スイッチモジュー
ル70の後段にも出力段セル交換スイッチモジュールが存
在する中間段の出力段セル交換スイッチモジュールを想
定して説明する。また、方式として、セルの行先出線別
の残量が４個（入力ポート数相当）を超えた場合には２
個のセルを連続して読み出し、４個以下の場合には１個
または０個のセルを読み出して多重化する方式について
考え、第４図のタイミング図に沿って説明する。 信号ｆ〜ｉとして、第４図に示すセル列が入力された
ものとする。信号ｇは入力段セル交換スイッチモジュー
ル61から連続して９個のセルが出線k,l,m,nに向かって
集中して到着した場合を示している。出線k,l,m,nそれ
ぞれに対し、出線対応アドレスFIFOは、17a,17b,17c,17
dが対応している。読み出し権付与回路18は、各々の出
線対応アドレスFIFO17a〜17d内のセルアドレス蓄積個数
をモニタにしており、まず、出線対応アドレスFIFO17a
〜17dに第１番目のセルアドレスが蓄積された時点で、
出線ｋ宛の出線対応アドレスFIFO17aの読み出しを開い
てアドレスを該当する記憶回路10a〜10dに送り、当該ア
ドレスより読み出した１個のセルを出力段セル多重化回
路12に供給し多重化をスタートする。多重化は、出線対
応アドレスFIFO17a,17b,17c,17dの順にセル単位で行
い、蓄積されているセルアドレスが無い場合は、ただち
に次の出線対応アドレスFIFOから読み出し、多重化に移
るものとする。 第１番目のセルは、出線ｋ宛のセルで、信号ｆの第１
番目のセル（以下、信号ｆの１番目のセルということで
セル呼称をF1セルという。他のセルについても同様）で
あり、まず、出線対応アドレスFIFO17aおいアドレスが
取り出され、このアドレスを用いて記憶回路10aよりセ
ルが読み出され、出力段セル多重化回路12に送られて多
重化される。このセルの多重化が終了するた、次に出線
ｌ宛の出線対応アドレスFIFO17bよりアドレスが取り出
され、G2セルが多重化される。その次は出線ｍ宛の出線
対応アドレスFIFO17cの番であるが、空なのですぐに出
線ｎ宛の番となり、出線対応アドレスFIFO17dよりアド
レスが取り出され、G3セルが多重化される。次は、出線
ｋ宛の番なので、G1セルが多重化され、以下出線ｌの番
に11セルが出線ｍの番にG6セルが、出線ｎの番にG7セル
が多重化されてゆく。その次は、出線ｋの番であるが、
出線対応アドレスFIFO17aのセルアドレス蓄積個数が５
となっているので、２個のアドレスが連続して読み出さ
れ、セルH1とG4とが続けて多重化される。以下、H2,H3,
G5,G9,F3,H5,F2,H4,I2,G8,F4,G10の順に多重化され、第
４図に示す多重化された信号ｊとして各出力段セル選択
回路13a〜13dに送られる。 出力段セル選択回路13a〜13dは、信号ｊによって受け
取ったセルのうち、その出力段セル選択回路13a〜13dに
接続されている出線ｋに宛てられたセルのみを、アドレ
スフィルタにて通過させる。このようにして各出線ｋ〜
ｎに振り分けられたセルを、第４図に信号ｋ〜ｎとして
示す。この信号ｋ〜ｎは出力段モジュール80に送られ、
対応する速度変換回路14a〜14dによって、時分割多重化
されたセルの速度から出力ポートの速度に変換され、該
当する出力ポート５より出力される。 以上のように、出力段セル交換スイッチモジュール70
では、記憶制御回路11の出線対応アドレスFIFO17a〜17d
により、記憶回路10a〜10dのアドレス管理が可能にな
り、セルを一時蓄積することが可能となる。一般に、出
力段セル交換スイッチモジュール70〜73に入力される信
号線により供給されるセルの総和は、時間的，空間的な
偏りがなければ、平均的に入力リンク速度の入力ポート
数倍に対応するので、出力段セル交換スイッチモジュー
ル70〜73の多重化信号ｊ上に多重化し得る総セル数と同
程度またはそれ以下と考えられる。記憶回路10a〜10d
（10e〜10h）のセル蓄積残量の増減は、セル到着数が時
間的，空間的に平均から変動するために生じるものであ
るので、上記の説明のように記憶回路10a〜10d（10e〜1
0h）に蓄積することにより時間的な変動を吸収し、セル
廃棄を少なくしている。 また、出力段セル交換スイッチモジュール70〜73の記
憶回路10a〜10d（10e〜10h）は、複数のセルが同時に到
着するような場合でも、多重化された速い速度で書き込
み、出線のリンク速度で読み出すことが出来るので、記
憶回路10a〜10d（10e〜10h）の容量以内の個数のセルが
同時期に集中しても廃棄されることはない。また、各記
憶回路10a〜10d（10e〜10h）間のセル保留量をなるべく
均一とするよう空間スイッチ４によりセル保留量の少な
い記憶回路10a〜10d（10e〜10h）に優先的に書き込むよ
うにしているため、この記憶回路10a〜10d（10e〜10h）
は、全入線で共有する一つの大きな記憶回路とほぼ同等
の性能を備え、セルの変動に対しセル廃棄率をさらに低
いものにする。 なお、上記実施例では、セル交換スイッチ全体の入力
ポート数と出力ポート数を同じとしたが、異なってもよ
い。また出力段セル交換スイッチモジュールの段数も１
段のものを示したが、順次多段に接続して拡張してもよ
い。また、実施例では、セル交換装置全体の入出力ポー
ト数をそれぞれ16とし、これを４ずつに分けて、入力段
および出力段のセル交換スイッチモジュールを４×４構
成としたが、それぞれ他の値であってもよき、またこの
ようなモジュールに分割しないで一つのセル交換スイッ
チとして構成してもよい。 また、セルのヘッダ部のアドレスは、２段の出力段セ
ル交換スイッチモジュールに対応して、二つのアドレス
部に出線番号を与える例を示したが、一つのアドレス部
にコード化した番号を与える等何らかの変換処理を行っ
てもよい。 また、上記実施例では、一つのセルは一つの出力ポー
トだけに出力される場合を述べたが、アドレスの指定の
仕方によっては、複数の出力ポートに出力するように出
力段セル選択回路を設定しておくことは可能であり、放
送機能が付加されていてもよい。 また、構造上ヘッダ部とデータ部を分離してそれぞれ
異なる速度の回路を用いて、ヘッダ部とデータ部を並列
して配置された複数の信号線にそれぞれ割り当ててもよ
い。 なお、上記実施例では、入力ポートと出力ポートのリ
ンク速度を同一としたが、第１図の出力段の記憶回路10
a〜10dからの読み出し速度を入力ポートのリンク速度よ
り速くすることによりトラヒック集束が可能であり、逆
に入力ポートのリンク速度を出力ポートの速度より速く
することも可能である。また、多重化信号ｊの多重化速
度は、信号ｅの多重化速度と同一であるとしたが、信号
ｊの多重加速度をより高速にすることにより、出力段セ
ル交換スイッチモジュール段間でのセル廃棄率を更に低
いものにすることが出来る。 さらに、上記実施例では出力段セル交換スイッチモジ
ュールの出線に対応してそれぞれ一つの出線対応アドレ
スFIFOを設けたが、それぞれの出線に優先度別に複数の
FIFOを設けて、セルのヘッダ部にアドレス以外に付加さ
れた優先度を示す符号に基づいて優先度の高いセルを先
に多重化することも可能である。また、読み出し権付与
回路において、出線対応アドレスFIFO内に４個を超えて
蓄積されると２個連続して読み出す例を示したが、他の
数値であってもよく、更に、蓄積残量の多いFIFOの読み
出しが優先される方式であれば他の方式であってもよ
い。 また、動作速度の制約が異る場合等には本スイッチ前
段および後段に、直列／並列変換回路，並列／直列変換
回路をつけて、並列信号として処理してもよい。

【発明の効果】

以上のように、請求項１記載の発明におけるセル交換
装置は、入力ポートより入力されるセルの宛先を分析す
るヘッダ処理手段と、前記入力ポートより入力されるセ
ルを前記ヘッダ処理手段を介して記憶する複数の記憶手
段と、前記記憶手段にセルを書き込むために空間的に接
点配置しスイッチングを行い、前記入力ポートと当該記
憶手段とを接続する空間スイッチと、前記記憶手段に当
該セルを書き込んだアドレスを前記ヘッダ処理手段を参
照しながら宛先対応に振り分けるアドレス交換部、前記
アドレス交換部の出力アドレスを宛先毎に先着順に書き
込み読み出し可能な出線対応アドレス記憶部、前記出線
対応アドレス記憶部より出力されたアドレスを順次出力
して、前記記憶手段よりのセルの読み出しを可能にする
読み出し権付与部、および前記記憶手段のセルの記憶量
を検出し、入力されるセルに対しセル保有量の少ない順
に前記記憶手段を選択するように、前記空間スイッチに
指示するセル記憶量検出手段を備えた記憶制御手段と、
前記記憶手段の未使用のアドレスを空きアドレスとして
記憶する空きアドレス管理手段と、前記記憶手段より出
力されたセルの多重化を行う多重化手段と、多重化され
たセルに関し所定の宛先に対するセルのみ前記出力ポー
トに出力する出力段セル選択手段とを備えるように構成
したので、複数個の記憶手段でセル保留量が均一にでき
るようになり、また１つの出力ポートにセルが集中して
も、他の出力ポート宛のセルに影響を及ぼすことなくス
イッチングが可能となる効果がある。 請求項２記載の発明における大規模セル交換装置は、
複数の入力ポートが接続された複数の入力段セル交換ス
イッチモジュールと、前記入力段セル交換スイッチモジ
ュールに接続された１段もしくは複数段の請求項１から
なるセル交換装置と、最終段のセル交換装置に接続され
て、出力ポートが接続されるセル出力手段モジュールと
を備え、前記入力段セル交換スイッチモジュールが、前
記入力ポートに入力されたセルを時分割多重化する入力
段セル多重化手段と、前記入力段セル多重化手段より出
力されるセルのうち、所定の宛先に向かうセルを選択し
て通過させる入力段選択手段とを有し、前記セル出力段
モジュールが、最終段の前記セル交換装置に接続され、
時分割されたセルの速度を前記出力ポートの速度に変換
する速度変換手段を備えるように構成したので、１つの
出力ポートにセルが集中しても、他の出力ポート宛のセ
ルに影響を及ぼすことのない大規模なスイッチングが可
能となる効果がある。

【図面の簡単な説明】

第１図は請求項１記載の発明の一実施例による大規模セ
ル交換装置を示すブロック図、第２図は請求項１記載の
発明の一実施例によるセル交換装置を示すブロック図第
３図はこの実施例の入力セル交換スイッチモジュールの
各部の信号のフォーマットおよび時間関係を示す説明
図、第４図は同じく出力段セル交換スイッチモジュール
の各部の信号のフォーマットおよび時間関係を示す説明
図、第５図は従来のセル交換装置を示す原理図である。 ２は入力ポート、３はセル交換装置、４は空間スイッ
チ、５は出力ポート、７は入力段セル多重化手段（入力
段セル多重化回路）、8a〜8hは入力段セル選択手段（入
力段セル選択回路）、9a〜9hはヘッダ処理手段（ヘッダ
処理回路）、10a〜10hは記憶手段（記憶回路）、11は記
憶制御手段（記憶制御回路）、12は出力段セル多重化手
段（出力段セル多重化回路）、13a〜13hは出力段セル選
択手段（出力段セル選択回路）、14a〜14hは速度変換手
段（速度変換回路）、15は記憶回路別カウンタ、16はア
ドレス交換部（アドレス交換回路）、17a〜17hは出線対
応アドレス記憶部（出線対応アドレスFIFO）、18は読み
出し権付与部（読み出し権付与回路）、19a〜19hは空き
アドレス管理手段（空きアドレス管理回路）、60〜63は
入力段セル交換スイッチモジュール、70〜73は出力段セ
ル交換スイッチモジュール、80〜83はセル出力段モジュ
ール。 なお、図中、同一符号は同一、又は相当部分を示す。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】ヘッダ部とデータ部とを有し、複数の入力
   ポートにより入力されるセルを当該セルのヘッダ部にて
   指定される出力ポートへそれぞれ出力するセル交換装置
   において、 前記入力ポートより入力されるセルの宛先を分析するヘ
   ッダ処理手段と前記入力ポートより入力されるセルを前
   記ヘッダ処理手段を介して記憶する複数の記憶手段と、
   前記記憶手段にセルを書き込むために空間的に接点配置
   しスイッチングを行い、前記入力ポートと当該記憶手段
   とを接続する空間スイッチと、 前記記憶手段に当該セルを書き込んだアドレスを前記ヘ
   ッダ処理手段を参照しながら宛先対応に振り分けるアド
   レス交換部、前記アドレス交換部の出力アドレスを宛先
   毎に先着順に書き込み読み出し可能な出線対応アドレス
   記憶部、前記出線対応アドレス記憶部より出力されたア
   ドレスを順次出力して、前記記憶手段よりセルの読み出
   しを可能にする読み出し権付与部、および前記記憶手段
   のセルの記憶量を検出し、入力されるセルに対しセルの
   保有量の少ない順に前記記憶手段を選択するように、前
   記空間スイッチに指示するセル記憶量検出手段を備えた
   記憶制御手段と、 前記記憶手段の未使用のアドレスを空きアドレスとして
   記憶する空きアドレス管理手段と、前記記憶手段より出
   力されたセルの多重化を行う多重化手段と、多重化され
   たセルに関し所定の宛先に対するセルのみ前記出力ポー
   トに出力する出力段セル選択手段とを備えたことを特徴
   とするセル交換装置。
2. 【請求項２】複数の入力ポートが接続された複数の入力
   段セル交換スイッチモジュールと、前記入力段セル交換
   スイッチモジュールに接続された１段もしくは複数段の
   請求項１からなるセル交換装置と、最終段のセル交換装
   置に接続されて、出力ポートが接続されるセル出力段モ
   ジュールとを備え、 前記入力段セル交換スイッチモジュールが、前記入力ポ
   ートに入力されたセルを時分割多重化する入力段セル多
   重化手段と、前記入力段セル多重化手段より出力される
   セルのうち、所定の宛先に向かうセルを選択して通過さ
   せる入力段選択手段とを有し、 前記セル出力段モジュールが、最終段の前記セル交換装
   置に接続され、時分割されたセルの速度を前記出力ポー
   トの速度に変換する速度変換手段を有することを特徴と
   する大規模セル交換装置。