JPH02284542A - セル交換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野〕 この発明は、情報通信分野で音声、データ、画像など種
々の情報をセルと呼ぶブロック単位に分割し、高速で交
換を行うためのセル交換装置に関するものである。

（従来の技術〕 セルのヘッダ情報をハードウェアで直接参照して高速に
スイッチングする方式の一例として、従来からバンヤン
網と呼ばれるスイッチ網が知られている。

第４図は例えばＪ、Ｓ、Ｔｕｒｎｅｒ著”Ｄｅｓｉｇｎ
　ｏｆ　ａｎＩｎｔｅｇｒａｔｅｄ　５ｅｒｖｉｃｅｓ
　Ｐａｃｋｅｔ　Ｎｅｔｗｏｒｋ”　、ｒＥＥＥＪｏｕ
ｒｎａｌ　　ｏｎ　　５ｅｌｅｃｔｅｄ　　Ａｒｅａｓ
　　ｉｎ　　ＣｏｍｍｕｎｉｃａｔｉｏｎｓＶｏｌ、　
５ＡＣ−４，ｐｐ、１３７３−１３８０．　Ｎｏｖ、　
１９８１ｉ　にボされているバンヤン網の一例で、図に
おいて、　（ｌａ）。

（ｌｂ）は人力セル、（２）は入力ポート、（３）は複
数の２×２の単位スイッチ（４）でなるセル交換装置、
（５）は出力ポートである。

なお、前記の文献では、セルという名称のかわりにパケ
ットという名称が使われているが、マルチメディア情報
をブロック化して宛先情報を含むヘッダを付与するとい
う点で、セルもパケットも同じものを表現している。た
だし、一般には、パケットは、一つのブロックの長さは
可変として扱われているが、セルでは国際標準の規定に
従った固定長として扱われる点が異なっている。高速で
伝送・交換を行う八ＴＭ（Ａｓｙｎｃｈｒｏｎｏｕｓ　
ＴｒａｎｓｆｅｒＭｏｄｅ）通信では、セルという呼称
か使われるので、以下の従来例の説明においてもパケッ
トの代りにセルという用語を使用する。

次に動作について説明する。第４図において、複数の２
×２単位スイッチ（４）でなるセル交換装置（３）は、
それぞれ人力セル（１）　　（（ｌａ）　、　　（ｌｂ
）の総称）のヘッダ部ビット列の対応するビットで出力
ポートを選択するようになされ、例えは、図中の左側第
１列に並ぶ単位スイッチ（４）は、ヘッダ部の先頭ビッ
トが０′°であれば、単位スイッチの入力ポートを上側
の出力ポートに接続し、”　１　”であれば下側の出力
ポートに接続する。また、同様に左側第２列に並ぶ単位
スイッチ（４）は、入力セル（１）のヘッダ部の２番目
のビットによって出力ポートの選択を行う。このような
単位スイッチ（４）を並べて第４図のように相互配線す
ると、目指す最終段の出力ポート（５）の番号を２進数
で表現して、セル（１）のヘッダ部に付与しておくこと
により、セル（１）をどの入力ポート（３）から入力し
ても所望の出力ポート（５）に到達する。

〔発明が解決しようとする課題〕

従来のセル交換装置は以上のように構成されているので
、同し出力ポート（５）を目指すセル（１ａ）およびセ
ル（１ｂ）が同時に入力ポート（２）に入力されるとブ
ロッキング（衝突）を起こす欠点がある。また、この欠
点を防ぐため、単位スイッチ（４）の入力部または内部
にバッファメモリを持つ方式があるが、ある出力ポート
へのセルが集中した場合、バッファメモリが塞がり、他
の出力ポートへのセルもブロッキングされるという欠点
がある。

この発明は、上記のような課題を解消するためになされ
たもので、ブロッキングを起こさず、１つの出力ポート
にセルが集中しても他の出力ポートへのセルに影響を与
えないでスイッチングができるセル交換装置を得ること
を目的とする。

（ｉｌ！　題を解決するための手段〕 この発明に係るセル交換装置は、複数のセルを人力する
入力ポートを複数のグループに分け、それぞれのグルー
プ毎に、各入力セルを複数のビット幅を持つ並列信号に
それぞれ直並列変換する直並列変換回路、それら並列信
号に変換されたセルを時分割多重する入力段セル多重化
回路、及びこの入力段セル多重化回路の出力信号から複
数の出力ポートを複数のグループに分けたうちの特定の
出力ポートグループに向かうセルを選択して通過させる
入力段セル選択回路を有する入力段セル交換スイッチモ
ジュールと、前段のセル選択回路から出力される特定の
出力ポートグループに向かうセルをそれぞれ書き込む先
着順に書き込み読み出しができる出力段記憶装置、上記
各出力段記憶装置に記憶されているセルの蓄積残量を監
視してセル蓄積残量の多い出力段記憶装置から優先的に
セルを読み出す制御回路、上記各出力段記憶装置から読
み出されたセルを多重化する出力段セル多重化回路、及
びその出力段セル多重化信号から特定の出力ポートグル
ープのうちの特定の出力ポートに向かうセルを選択して
通過させる出力段セル選択回路を有する１または複数の
出力段セル交換スィッチモジュールと、最終出力段セル
選択回路から出力されるセルを書き込む先着順に書き込
み読み出しができるセル出力段記憶装置、このセル出力
段記憶装置からセルを読みだし、並列直列変換して出力
ポートに出力する並直列変換回路を有するセル出力段モ
ジュールとを備えたものである。

〔作用〕

この発明におけるセル交換装置は、全入力ポートに到着
したセルを複数のグループに分割し、グループ内の人力
段セル交換スイッチモジュールで、セルを直並列変換回
路により直並列変換し、セル多重化回路によって一旦多
重化した後、セル選択回路によるアドレスフィルタで出
力ポートに振り分ける。この出力を受ける１または複数
の出力段セル交換スイッチモジュールは、セルをＦＩＦ
Ｏメモリ群に書込み、該ＦＩＦＯメモリ群の読み出し制
御回路の制御のもとに、複数のグループに分けられた出
力ポートのグループ単位にセル多重化回路によって再び
セル多重化を行った後、セル選択回路による最終アドレ
スフィルタで各々の出力ポートに向かって振り分けるこ
とで、上記ＦＩＦＯメモリ群の各々のＦＩＦＯメモリに
一時記憶されるセルの量を一つのグループ内で平均化す
るように読み出し制御を行うことにより、−時に特定の
出力ポートへのセルが集中した場合にＦＩＦＯメモリの
オーバーフローによりセルが廃棄される確率を低める。

さらに、セル出力段モジュールで、各ポート毎に設けた
ＦＩＦＯメモリにより、同時に同一出力ポートへのセル
が複数個発生しても最終出力段における輻較によりセル
が廃棄される確率を極めて低く押え、並直列変換回路に
よりセルを並直列変換して出力する。

〔実施例〕

以下、この発明による一実施例を図について説明する。

第１図はセル交換装置（３）の全体回路図を示し、この
セル交換装置（３）は、複数のセルを人力する入力ポー
トを複数のグループに分け、それぞれのグループ毎に、
各人力セルを交換処理する入力段セル変換スイッチモジ
ュールとしての第１段目のセル交換スイッチモジュール
（６０）〜（６３）、前段のセル交換スイッチモジュー
ルから送出される特定の出力ポートグループに向かうセ
ルを交換処理する出力段セル交換スイッチモジュールと
しての第２段目のセル交換スイッチモジュール（７０）
〜（７３）、及びセル出力段モジュール（８０）〜（８
３）を有する。

上記第１段目のセル交換スイッチモジュール（６０）〜
（６３）、例えばセル交換スイッチモジュール（６０）
は、セルを複数のビット幅を持つ並列信号にそれぞれ直
並列変換する直並列変換回路（６ａ）〜（６ｄ）と、そ
れら並列信号に変換されたセルを時分割多重するセル多
重化回路（７）と、及びこのセル多重化回路（７）の出
力信号から複数の出力ポートを複数のグループに分けた
うちの特定の出力ポートグループに向かうセルをアドレ
スフィルタで選択して振分は通過させるセル選択回路（
８ａ）〜（８ｄ）とを備え、また、上記第２段目のセル
交換スイッチモジュール（７０）〜（７３）、例えばセ
ル交換スイッチモジュール（７０）は、前段のセル選択
回路から出力される特定の出力ポートグループに向かう
セルをそれぞれ書き込む先着順に書き込み読み出しがで
きるＦＩＦＯメモリ（９ａ）　〜（９ｈ）と、各ＦＩＦ
Ｏメモリ（９ａ）〜（９ｈ）に記憶されているセルの蓄
積残量を監視してセル蓄積残量の多いＦＩＦＯメモリか
ら優先的にセルを読み出すＦＩＦＯメモリ制御回路（１
０）と、各ＦＩＦＯメモリから読み出されたセルを多重
化するセル多重化回路（１１）と、及びそのセル多重化
信号から特定の出力ポートグループのうちの特定の出力
ポート向かうセルを最終アドレスフィルタで選択振分は
通過させるセル選択回路（１２ａ）〜（１２ｄ）とを備
え、上記ＦＩＦＯメモリ群の各々のＦＩＦＯメモリに時
記憶されるセルの量を一つのグループ内で平均化するよ
うに読み出し制御を行うことにより、−時に特定の出力
ポートへのセルが集中した場合にＦＩＦＯメモリのオー
バーフローによりセルが廃棄される確率を低めるように
なされ、さらに、上記セル出力段モジュール（８０）〜
（８３）、例えばセル出力段モジュール（８０）は、最
終出力段セル選択回路から出力されるセルを書き込む先
着順に書き込み読み出しができるＦＩＦＯメモリ（１３
ａ）　〜（１３ｄ）　　と、ＦＩＦＯメモリからセルを
読みだし並列直列変換して出力ポートに出力する並直列
変換回路（１４ａ）〜（１４ｄ）とを備えて、各ポート
毎に設けたＦＩ’ＦＯメモリにより同時に同一出力ポー
トへのセルが複数個発生しても最終出力段における輻快
によりセルが廃棄される確率を極めて低く押え、セルを
並直列変換して出力するようになされている。

次に、上記構成に係る動作について説明する。

第１図において、セルは固定長とし、入力セルの到着は
ランダムであるか、入力ポート■。−ｒ＋ｓに入力され
る前にセル入力位相が調整され、全入力ポート（２）か
らのセル人力は同一セル位相で直並列変換回路（６）　
　（（６ａ）、　（６ｂ）・・・の総称）に供給される
ものとする。

まず、第１段目のセル交換スイッチモジュール（６０）
〜（６３）の動作を、セル交換スイッチモジュール（６
０）を例に第２図に基ついて説明する。入力信号ａ　−
ｄの各々のセルは、直並列変換回路（６ａ）〜（６ｄ）
で並列信号に変換され、セル多重化回路（７）で時分割
多重されて、第２図に示す信号ｅに多重化される。この
信号ｅは、第１段目のセル交換スイッチモジュールの出
力ポートの各々に対応したセル選択回路（８ａ）〜（８
ｄ）により、セルのヘッダ部に賦与された第１のアドレ
スが検出されて、例えば信号ｆ、　　Ｉ）に示すように
、所定の出力ポートに向かうべきセルが選択されて出力
される。第２図では、第１のアドレスが”　ｉ　”のセ
ルが信号Ｆに、第１のアドレスがパ２°′のセルが信号
ｐに出力される様子を示している。ここで、多重化は、
入力ポートのリンク速度のポート数倍の速度に多重化さ
れ、例えばセル単位に第２図に示すように同期したタイ
ムスロットに多重化される。入力セルのないタイムスロ
ットは、空きスロットとしてヘッダ部の第１のアドレス
がどの出力ポートにも対応しないように割当てられる。

以上のように、第１段目のセル交換スイッチモジュール
（６０）〜（６３）では、リンク速度で人力されたセル
がヘッダ部の第１のアドレスに応じてスイッチングされ
、多重化された速度で第１段目の出力ポートにバースト
的に送り出されることにな１す る。

次に、第２段目のセル交換モジュール（７ｏ）〜（７３
）の動作を、セル交換モジュール（７ｏ）を例にとって
説明する。第１段目のセル交換スイッチモジュール（６
０）〜（６３）の出力のうち、モジュール（７０）に入
力される４つの信号をそれぞれｆ、ｇ。

ｈ、ｉとする。信号ｆ　−ｉは、多重化された速度の信
号線上にセルがバースト的に送り出されるものであり、
４つの信号上のセルの数にはバラツキかある。そこで、
これらの信号を、第２段目の入力ポート毎に設けたＦＩ
ＦＯメモリ（９ａ）〜（９ｄ）に供給し、−度バッファ
リングした後、その出力をセル多重化回路（１１）にて
多重化を行う。人力セルの到着が時間的にも空間的にも
均一であるとすれば、多重化回路（１１）の出力信号Ｊ
の速度は、人力リンク速度のポート数倍（第２段目のセ
ル交換スイッチモジュールの入力ポート数倍）以上あれ
ば、第２段目のモジュール（７０）に入力されたセルは
、廃棄されることなく多重化てきると考えられる。

しかしながら、実際のセルの到着には時間的にも空間的
にも変動があるため、ＦＩＦＯメモリ（９ａ）〜（９ｄ
）に蓄積されるセルの数にはバラツキが生じ、特定のＦ
ＩＦＯメモリにセルが集中すると、メモリ容量にオーバ
ーフローが生じ、セルが廃棄されることになる。

ＦＩＦＯメモリ制御回路（１０）は、このようなセル廃
棄の確率を下げる役割を持つもので、ＦＩＦＯメモリ（
９ａ）〜（９ｄ）に蓄積されるセルの量をモニタし、蓄
積残量の多いＦＩＦＯメモリから優先的にセルを読み出
し多重化回路（１１）に出力する機能を有する。

ＦＩＦＯの読み出し制御方法には、種々の方式か考えら
れる。例えばセルの蓄積残量が一定値以上のＦＩＦＯメ
モリからは、Ｎ個（Ｎは２以上の整数）のセルを連続し
て読み出し、その他のＦＩＦＯはｎ個（ｎは１又は０）
のセルを連続して読み出して多重化する方式、互いのＦ
ＩＦＯメモリのセル蓄積残量を比較して、最も残量の多
いＦＩＦＯメモリからは、Ｎ個のセルを連続して読み出
し、その他のＦＩＦＯはｎ個のセルを読み出して多重化
する方式等が考えられるが、いずれの方式にしても、蓄
積残量の多いＦＩＦＯからは他のＦＩＦＯよりも多くの
セルを読み出し、蓄積残量の少ないＦＩＦＯは適当な読
み出し待ち合せを行うことになる。この時、蓄積残量の
少ないＦＩＦＯの読み出しが停止され、遅延時間が一定
値以上に増大してしまう方式は避ける必要がある。

ここでは、一実施例として、セルの蓄積残量が４個（人
力ポート数相当）を越えた場合には２個のセルを連続し
て読み出し、４個以上の場合には１個又は０個のセルを
読み出して多重化する方式について、第３図のタイミン
グ図に沿って説明する。

信号ｆ　％　ｉとして、第３図のようなセル列が入力さ
れたものとする。信号ｇは第１段目の交換スイッチモジ
ュール（６１）から連続して９個のセルが出力ポート０
゜〜０３に向かって集中して到着した場合を示している
。ＦＩＦＯメモリ制御回路（１０）は、各々のＦＩＦＯ
メモリ（９ａ）〜（９ｄ）内のセル蓄積残量をモニタし
ており、ます、ＦＩＦＯメモリ（９ａ）に信号ｆの第１
番目のセルが蓄積された時点で、ＦＩＦＯメモリ（９ａ
）の読み出しゲートを開いて、１個のセルなセル多重化
回路（１１）に供給し多重化をスタートする。多重化は
、ＦＩＦＯメモリ（９ａ）　、（９ｂ）　、　　（９ｃ
）　。

（９ｄ）の順にセル単位て行い、蓄積されているセルが
無い場合は、直ちに次のＦＩＦＯメモリからの読み出し
・多重化に移る。信号ｆの第１番目のセル（以下、セル
のデータ部の番号Ｆｌ等を用いてセル呼称を例えばＦ１
セルと呼ぶ）の多重化が終了すると、次に信号ｇを記憶
しているＦＩＦＯメモリ（９ｂ）に穆り、Ｇ１セルを多
重化し、以下信号りを記憶しているＦＩＦＯメモリ（９
ｃ）から旧セル、信号ｉを記憶しているＦＩＦＯメモリ
（９ｄ）から１１セルを多重化して行く。ＩＩセルの次
に信号ｆのＦＩＦＯメモリ（９ａ）に戻るが、この時点
では、また第２番目のセルＦ２セルが蓄積されていない
ので、直ちに信号ｇのＦＩＦＯメモリ（９ｂ）に移り、
Ｇ２セルを多重化する。以下同様にＨ２セル、Ｆ２セル
を多重し、再び信号ｇのＦＩＦＯメモリ（９ｂ）に戻る
が、その時のセル蓄積残量は６個になっていて、４個を
越えているので、２個連続して多重化を行い、Ｇ３セル
、Ｇ４セルを続りて多重化する。また、Ｆ３セル、Ｆ３
セルを多重化した後、信号ｇのＦＩＦＯメそり（９ｂ）
に戻った時、再びセル蓄積残量が４個を越えているので
、Ｇ５セル、Ｇ６セルと２個連続して多重化する。更に
、Ｈ４セル、Ｉ２セル、Ｆ４セルを多重化し、Ｇ７セル
を多重化する時には、ＦＩＦＯメモリ（９ｂ）のセル蓄
積残量は４個になっているので、Ｇ７セル１個を多重化
する。

多重化された信号ｉは、第１段目のセル交換スイッチモ
ジュールの場合と同様に、ヘッダ部の第２アドレスを検
出する第２段目のセル選択回路（１２ａ）〜（１２ｄ）
に導かれ、例えば信号に、１にように、所定の出力ポー
ト０゜及びＯｌに向かうべきセルが選択されて、セル出
力段モジュール（１５ａ）のＦＩＦＯメモリ（１３ａ）
　、　　（１３ｂ）に供給される。出力段ＦＩＦＯメモ
リ（１３ａ）　、　　（１３ｂ）　に−旦蓄積されたセ
ルは、出力ポートのリンク速度に対応した速度で読み出
され、並直列変換回路（１４ａ）　、　　（１４ｂ）に
よる並直列変換の後、出力ポート０゜、０１にリンク速
度で出力される。第３図では、出力段ＦＩＦＯからの読
み出しセル位相が各出力ポートで同期している場合を示
しているが、出力セル位相は互いに非同期としでもよい
。

以上のように、第２段目のセル交換スイッチモジュール
（７０）〜（７３）のＦＩＦＯメモリでは、特定のＦＩ
ＦＯメモリにセルが集中して、セルの蓄積残量が増加し
た場合、優先的に多重化を行うのでＦＩＦＯメモリのオ
ーバーフローによるセル廃棄を大幅に減らすことができ
る。第２段目のセル交換スイッチモジュール（７０）〜
（７３）に入力される複数の信号線により供給されるセ
ルの総和は、時間的、空間的な偏りがなければ、平均的
には人力リンク速度の入力ポート数倍に対応するので、
第２段目のセル交換スイッチモジュール（７０）〜（７
３）の多重化信号上に多重化し得る総セル数と同程度又
はそれ以下と考えられる。ＦＩＦＯメモリ（９ａ）〜（
９ｄ）のセル蓄積残量の増減は、セル到着数が時間的、
空間的に平均から変動するために生じるものであるので
、上記の説明のようにＦＩＦＯメモリに蓄積することに
より時間的な変動を吸収し、蓄積残量の多いＦＩＦＯメ
モリから優先的に読み出すことによって空間的な変動を
吸収して、全体としてメモリのオーバーフローによるセ
ル廃棄を極めて少なくてきる。

また、出力段のＦＩＦＯメモリは、同一の出力ポートに
複数のセルが同時に到着するような場合でも、多重化さ
れた速い速度で書き込み、出力ホトのリンク速度で読み
出すことがてきるので、ＦＩＦＯメ干りの容量以内の個
数のセルが同時期に集中しても廃棄されることはない。

また、出力段でＦＩＦＯメモリの容量を越える個数のセ
ルが来たら、その出力ポートへのセルは廃棄されるが、
他の出力ポートへは別のＦＩＦＯメモリが設けられてい
るので影響を受けない。

なお、上記実施例では、セル交換スイッチ全体の入力ポ
ート数と出力ポート数を同じとしたが、異なってもよく
、またセル交換スイッチモジュールの段数を入力段と出
力段の２段の場合を説明したが、出力段セル交換スイッ
チモジュールを順次多段に接続して複数段としてもよい
。また、実施例では、セル交換スイッチ全体の人出力ポ
ート数をそれぞれ１６とし、これを４つずつに分けた４
×４のセル交換スイッチモジュールとしたが、それぞれ
他の値であってもよく、またこのようなモジュールに分
割しないで１つのセル交換スイッチとして構成してもよ
い。

また、セルのヘッダ部のアドレスは、２段のセル交換ス
イッチモジュールに対応して、２つのアドレス部に出力
ポート番号を与える例を示したが、１つのアドレス部に
コート化した番号を与える等何らかの変換ＩＡ埋を行フ
てもよい。

さらに直並列変換の方法として、１セル分をヘッダ部も
含めて前から適当なビット幅の並列信号に展開して、多
重化信号の動作速度の制約を少なくなるようにしたが、
ヘッダ部とデータ部を分離してそれぞれ異なる速度の直
並列変換を行い、ヘッダ部とデータ部を並列して配置さ
れた複数の信号線にそれぞれ割当ててもよい。

次に、上記実施例では、入力ポートのリンク速度を同一
としたが、第１図の出力段のＦＩＦＯメモリ（１３ａ）
〜（１３ｈ）からの読み出し速度と並直列変換回路（１
４ａ）〜（ｘ４ｈ）の速度を入力ポートのリンク速度よ
り速くすることによりトラヒック集束が可能であり、逆
に入力ポートのリンク速度を出力ポートの速度より速く
することも可能である。また、信号ｊの多重化速度は、
信号ｅの多重化速度と同一であるとしたが、信号ｊの多
重化速度をより高速にすることにより、セル交換スイッ
チモジュール段間でのセル廃棄率を更に低いものにする
ことができる。

次に、上記実施例では、第２段目のセル交換スイッチモ
ジュールの入力ポートに対応してそれぞれ１つのＦＩＦ
Ｏメモリを設けたが、それぞれの入力ポートに優先度別
に複数のＦＩＦＯメモリを設けて、セルのヘッダ部にア
ドレス以外に付加された優先度を示す符号に基づいて優
先度の高いセルを先に多重化することも可能である。同
様に、出力段のＦＩＦＯメモリでは、出力ポート対応に
１つのＦＩＦＯメモリを設けたが、それぞれの出力ポー
トに優先度別に複数のＦＩＦＯメモリを設けて、優先度
の高いセルを先に出力することもできる。すなわち、一
つのセル選択手段の出力に対して、複数の記憶装置を設
け、これらの記憶装置にセルを書き込み読み出しを行う
際に、セルのヘッダ部にアドレス以外に付加された優先
度を示す符号に基づいて優先度別に記憶装置を分けて使
用し、優先する記憶装置のセル蓄積残量の多いものから
優先的にセルを読み出して多重化する手段と、優先する
記憶装置から優先的にセルを読み出して並列直列変換す
る手段設けることにより達成できる。

また、ＦＩＦＯメモリ読み出し制御として、４個を越え
て蓄積されると２個連続して読み出す例を示したが、他
の数値であってもよく、更に、蓄積残量の多いＰＩＦＣ
Ｉメモリの読み出しか優先される方式であれば他の方式
であってもよい。

〔発明の効果〕

以上のように、この発明によれは、入力ポートを複数の
グループに分割し、１つのグループの入力ポートからの
セルを時分割多重し、複数の特定の出力ポートに向かう
セルを選択してＦＩＦＯメモリに書き込み、他のグルー
プから上記複数の特定の出力ポートに向かうセルを選択
して書き込まれたＦＩＦＯメモリを分割したグループ数
分集めて、そのセル出力を多重化する際に、これらＦＩ
ＦＯメモリ間のセル蓄積残量をモニタして、セル蓄積残
量の多いＦＩＦＯメモリのセルを優先的に読み出して多
重化し、この多重化した信号から更に最終出力ポートに
向かうセルを選択して出力段のＦＩＦＯメモリに書き込
み、これを出力ポートのリンク速度で読み出すようにし
たので、中間段のＦＩＦＯメモリに到着するセル数に偏
りがあってもセル蓄積残量が平均的になるように制御さ
れるので、中間段でのセル廃業を極めて低く抑えること
ができ、また特定の出力ポートにセルが同時期に集中し
ても出力段のＦＩＦＯメモリの容量以内であればセルは
廃棄されなく、さらに出力段のＦＩＦＯメモリの容量を
越えるセルが来ても、他の出力ポートへは別のＦＩＦＯ
メモリが設けられているので、影響を与えないという効
果がある。

【図面の簡単な説明】

第１図はこの発明のセル交換装置の一実施例を示すブロ
ック図、第２図は第１図における第１段目のセル交換ス
イッチモジュールの各部の信号フォーマット図、第３図
は第１図における第２段目のセル交換スイッチモジュー
ル及びセル出力段モジュールの各部の信号フォーマット
図、第４図は従来方式によるセル交換装置の原理図であ
る。 （２）は入力ポート、（５）は出力ポート、（３）はセ
ル交換装置の全体回路、（６０）〜（６３）は第１段目
のセル交換スイッチモジュール、（７０）〜（７３）は
第２段目のセル交換スイッチモジュール、（６ａ）〜（
６ｈ）は直並列変換回路、（７）はセル多重化回路、（
８ａ）　〜（８ｈ）は第１段目のセル選択回路、（９ａ
）〜（９ｈ）はＦＩＦＯメモリ、（１０）はＦＩＦＯメ
モリ制御回路、（１１）はＦＩＦＯ出力セル多重化回路
、（１２ａ）　〜（１２ｈ）は第２段目のセル選択回路
、（１３ａ）〜（１３ｈ）は出力段ＦＩＦＯメモリ、（
１４ａ）　〜（１４ｈ）は並直列変換回路、（８０）〜
（８３）はセル出力段モジュールである。 なお、図中、同一符号は同−又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 複数のセルを入力する入力ポートを複数のグループに分
   け、それぞれのグループ毎に、各入力セルを複数のビッ
   ト幅を持つ並列信号にそれぞれ直並列変換する直並列変
   換回路、それら並列信号に変換されたセルを時分割多重
   する入力段セル多重化回路、及びこの入力段セル多重化
   回路の出力信号から複数の出力ポートを複数のグループ
   に分けたうちの特定の出力ポートグループに向かうセル
   を選択して通過させる入力段セル選択回路を有する入力
   段セル交換スイッチモジュールと、前段のセル選択回路
   から出力される特定の出力ポートグループに向かうセル
   をそれぞれ書き込む先着順に書き込み読み出しができる
   出力段記憶装置、上記各出力段記憶装置に記憶されてい
   るセルの蓄積残量を監視してセル蓄積残量の多い出力段
   記憶装置から優先的にセルを読み出す制御回路、上記各
   出力段記憶装置から読み出されたセルを多重化する出力
   段セル多重化回路、及びその出力段セル多重化信号から
   特定の出力ポートグループのうちの特定の出力ポートに
   向かうセルを選択して通過させる出力段セル選択回路を
   有する１または複数の出力段セル交換スイッチモジュー
   ルと、最終出力段セル選択回路から出力されるセルを書
   き込む先着順に書き込み読み出しができるセル出力段記
   憶装置、このセル出力段記憶装置からセルを読みだし、
   並列直列変換して出力ポートに出力する並直列変換回路
   を有するセル出力段モジュールとを備えたことを特徴と
   するセル交換装置。