JP2549200B2

JP2549200B2 - セル交換装置

Info

Publication number: JP2549200B2
Application number: JP29301290A
Authority: JP
Inventors: 摂子三浦; 秀昭山中; 一能大島; 滋青山
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-08-31
Filing date: 1990-10-30
Publication date: 1996-10-30
Anticipated expiration: 2011-10-30
Also published as: JPH04175034A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、音声、データ、画像などのマルチメディ
アの種々の情報をブロック化したセルを、高速で交換す
るセル交換装置に関するものである。

〔従来の技術〕

第10図は例えば電子情報通信学会論文誌Ｂ−I Vol.J7
2−Ｂ−1 No.11 pp.1070−1075,1987年11月に示された
従来のセル交換装置を示すブロック図である。図におい
て、（1₁）〜（1_n）はパケットが入力されるｎ（ｎ≧
２）本の入線であり、このパケットは固定長で、それぞ
れが、コード化された宛先情報を含むヘッダ部を備えて
いる。（2₁）〜（2_m）は前記パケットがそのヘッダ部に
て指定された宛先に応じて出力されるｍ（ｍ≧２）本の
出線である。（3₁）〜（3_l）は入力された前記パケット
が一時的に蓄積される１（１≧ｎ）側のバッファメモリ
であり、（４）はパケットが入力された入線（1₁）〜
（1_n）を、空いているバッファメモリ（3₁）〜（3_l）に
接続する空きバッファ選択スイッチである。

（5₁）〜（5_l）は前記バッファメモリ（3₁）〜（3_l）
の各々に対応して用意され、対応付けられたバッファメ
モリ（3₁）に（3_l）に蓄積されるパケットのヘッダ部の
みを抽出して記憶するヘッダ記憶回路である。（6₁）〜
（6_l）はこれら各ヘッダ記憶回路（5₁）〜（5_l）に対応
して設けられ、対応するヘッダ記憶回路（5₁）〜（5_l）
の記憶内容に該当する出力ラインに送出する出力のみを
有意にする出線選択回路である。

（7₁）〜（7_n）は前記出線（2₁）〜（2_m）のそれぞれ
に対応して用意され、前記各出線選択回路（6₁）〜
（6_l）の送出する出力を受けて、それを前記バッファメ
モリ（3₁）〜（3_l）のバッファ番号にコード化するエン
コーダである。（8₁）〜（8_n）はエンコーダ（7₁）〜
（7_n）対応に設けられ、各エンコーダ（7₁）〜（7_n）に
てコード化されたバッファ番号が書き込まれ、それが入
力された順番に読み出されるファーストイン・ファース
トアウト（以下、FIFOという）タイプのFIFOメモリであ
る。（9₁）〜（9_n）は各出線（2₁）〜（2_m）対応に用意
されて、対応するFIFOメモリ（8₁）〜（8_n）から出力さ
れるバッファ番号によって制御され、バッファメモリ
（3₁）〜（3_l）に蓄積されているパケットをそのヘッダ
部で指定される出線（2₁）〜（2_m）に出力するバッファ
接続スイッチである。

また、（7_m+1），（8_m+1），（30），（31）は同報セ
ル用に設けられたもので、（7_m+1）は同報用のエンコー
ダ、（8_m+1）は同報用FIFOメモリ、（30）はヘッダの同
報宛先に従い、各出線対応に同報か否かを指定する同報
選択回路、（31₁）〜（31_m）はその指定に従い同報／個
別を切り換えるＭスイッチである。

なお、ここでは、伝送される情報の単位としてセルの
代わりにパケットを用いているが、マルチメディア情報
をブロック単位に分割し、それに宛先情報を含んだヘッ
ダ部を付加しているという点では、セルもパケットも同
じものを実現している。ただし、一般的にはパケットは
１つのブロックの長さが可変長として扱われるのに対し
て、セルは国際標準で規定された固定長として扱われて
いる点で異なっている。

次に動作について説明する。ここで、第11図はその各
部の信号のタイミングを示すタイムチャートで、バッフ
ァメモリ（3₁）および（3_l）が空いている時、入線
（1₁）と（1_n）から出線（2₁）宛のパケットを同時に受
信した場合の制御の流れを示している。また、ここで扱
われるパケットは前述のように固定長であり、そのヘッ
ダ部は宛先情報としてコード化された出線番号を含むも
のとする。

入線（1₁）〜（1_n）にパケットが到着すると、空きバ
ッファ選択スイッチ（４）はバッファメモリ（3₁）〜
（3_l）中の空いている１つを選択し、それをパケットの
到着した入線（1₁）〜（1_n）と接続する。ここで、第11
図の（イ）および（ロ）に示すように、ヘッダ部にて同
一の出線（2₁）の出線番号“1"が宛先として指定された
パケットが、入線（1₁）と（1_n）から同時に到着した場
合、空きバッファ選択スイッチ（４）は、例えば入線
（1₁）〜（1_n）を若番順に、そして空いているバッファ
メモリ（3₁）〜（3_l）も若番順に選んでそれらを接続す
る。従って、この場合、空きバッファ選択スイッチ
（４）によって入線（1₁）がバッファメモリ（3₁）に、
入線（1_n）がバッファメモリ（3₁）にそれぞれ接続さ
れ、入線（1₁）に到着したパケットＡがバッファメモリ
（3₁）に、入線（1_n）に到着したパケットＢがバッファ
メモリ（3_l）にそれぞれ蓄積される。

この空きバッファ選択スイッチ（４）のスイッチング
によって、前記パケットＡはバッファメモリ（3₁）に対
応するヘッダ記憶回路（5₁）に、パケットＢはバッファ
メモリ（3_l）に対応するヘッダ記憶回路（5_l）にも供給
される。ここで、ヘッダ記憶回路（5₁）〜（5_l）は受け
取った各パケットのヘッダ部のみを抽出してその内容で
ある出線番号を記憶するものである。従って、ヘッダ記
憶回路（5₁）および（5_l）には、それぞれ出線（2₁）の
出線番号“1"が記憶される。これらヘッダ記憶回路
（5₁）〜（5_l）の内容はそれぞれ対応する出線選択回路
（6₁）〜（6_l）に送られ、各出線選択回路（6₁）〜
（6_l）は対応するヘッダ記憶回路（5₁）〜（5_l）の内容
が指定する出線番号に対応した出力ラインに送出される
出力にのみを有意、すなわち“1"にし、他の出力ライン
へ送出される出力は無意、すなわち“0"のままとする。
バッファメモリ（3₁）〜（3_l）を解放し、それを空きバ
ッファ選択スイッチ（４）に知らせて以降のパケットの
受信に備える。

また同報セルが到着した時は、同報用FIFOで同報セル
を到着順に受け付け、バッファメモリ（3₁）〜（3_l）か
らヘッダが指定する複数の出線へ一斉に同報セルを出力
する。

〔発明が解決しようとする課題〕

従来のセル交換装置は以上のように構成されているの
で、バッファメモリ（3₁）〜（3_l）からセルを読み出す
際に、他のセルとの衝突を避けるために１つのバッファ
メモリ（3₁）〜（3_l）は１つのセルしか蓄積することが
できず、セルの書き込み数がバッファメモリ（3₁）〜
（3_l）の数を越えた場合、そのセルは廃棄されることに
なり、また、セルの廃棄率を下げるために非常に多くの
バッファメモリ（3₁）〜（3_l）を用意する必要があり、
さらに、その結果としてバッファメモリ（3₁）〜（3_l）
と入線（1₁）〜（1_n）および出線（2₁）〜（2_m）の接続
のための、空きバッファ選択スイッチ（４）及びバッフ
ァ接続スイッチ（9₁）〜（9_n）の規模が大きくなってし
まうなどの課題があった。また同報セルは、同報用の待
ち行列をつくり同報でないセルとは別のタイミングで出
力するため、セルの順序が同報セルと同報でないセルと
で逆転する可能性があり、また同報セルを送るときは出
線に空きが生じるため出線の利用率が低くなるという問
題があった。

この発明は上記のような課題を解消するためになされ
たもので、バッファメモリの数を少なくしてもセルが衝
突して廃棄されることが少なく、バッファメモリと入線
および出線とを接続するスイッチの規模を小さくするこ
とができ、セルの順序を保ち出線の利用率の低下しない
同報機能を持つセル交換装置を得ることを目的とする。

〔課題を解決するための手段〕

請求項１の発明に係るセル交換装置は、データ部と該
データ部の宛先情報を含むヘッダより構成されるセルを
入力する複数の入線と、前記宛先情報に従って前記セル
が指定宛先に出力される複数の出線と、前記入線に入力
されたセルのヘッダより宛先情報を検索するヘッダ処理
回路と、前記入線に入力されたセルを蓄積するバッファ
メモリと、前記ヘッダ処理回路からの宛先情報に基づく
該セルの宛先数をその各セル毎に対応させて前記バッフ
ァメモリに蓄積し、前記バッファメモリからのセルの読
み出し毎にそのセルに対応する前記宛先数を更新し、前
記セルが前記宛先情報で指定される前記出線に出力され
るように制御するバッファ制御手段とを備えたものであ
る。

請求項２の発明に係るセル交換装置は、データ部と該
データ部の宛先情報を含むヘッダより構成されるセルを
入力する複数の入線と、前記宛先情報に従って前記セル
が指定宛先に出力される複数の出線と、前記入線に入力
されたセルのヘッダより宛先情報を検索するヘッダ処理
回路と、前記入線に入力されたセルを蓄積するバッファ
メモリと、前記ヘッダ処理回路からの宛先情報に基づく
該セルの宛先数を蓄積するカウンタと、前記バッファメ
モリに前記入線に入力されたセルを蓄積すると共に、該
セルの前記宛先数をその各セル毎に対応させて前記カウ
ンタに蓄積し、前記バッファメモリからのセルの読み出
し毎そのセルに対応する前記カウンタ内の宛先数を更新
し、前記セルが前記宛先情報で指定される前記出線に出
力されるように制御するバッファ制御手段とを備えたも
のである。

請求項３の発明に係るセル交換装置は、請求項１又は
２記載のセル交換装置において、前記バッファメモリと
前記入線とを接続する入線空間スイッチと、前記バッフ
ァメモリと前記出線とを接続する出線空間スイッチとを
備え、前記バッファ制御手段は、前記入線に入力された
セルを前記バッファメモリに蓄積するように前記入線空
間スイッチを制御し、前記バッファメモリからセルを読
み出し、その宛先情報で指定される前記出線に出力され
るように前記出線空間スイッチを制御するようにしたも
のである。

請求項４の発明に係るセル交換装置は、請求項２記載
のセル交換装置において、前記入線に入力されたセルを
多重して前記バッファメモリに出力する入線多重器と、
前記バッファメモリからの多重されたセルを分離する出
線分離器とを備え、前記バッファ制御手段は、前記バッ
ファメモリにセルを蓄積し、蓄積されたセルをその宛先
情報で指定される前記出線に出力されるよう前記出線分
離器に出力するようにしたものである。

請求項５の発明に係るセル交換装置は、請求項１ない
し３記載のセル交換装置において、前記入線に入力され
たセルを蓄積し入線速度より速い速度で前記セルを読み
出し前記バッファメモリに出力する入線速度調整バッフ
ァと、前記バッファメモリから出線速度より速い速度で
読み出した前記セルを蓄積し前記出線に出力する出線速
度調整バッファとを備えたものである。

〔作用〕

請求項１の発明におけるセル交換装置は、ヘッダ処理
回路からの宛先情報に基づく該セルの宛先数をその各セ
ル毎に対応させて前記バッファメモリに蓄積し、前記バ
ッファメモリからのセルの読み出し毎にそのセルに対応
する前記宛先数を更新し、前記セルが前記宛先情報で指
定される前記出線に出力されるようにバッファ制御手段
で制御するようにしたものである。

請求項２の発明におけるセル交換装置は、バッファメ
モリに入線により入力されたセルを蓄積すると共に、セ
ルの宛先数をその各セル毎に対応させてカウンタに蓄積
し、バッファメモリからのセルの読み出し毎にそのセル
に対応するカウンタ内の宛先数を更新し、セルが宛先情
報で指定される出線に出力されるようにバッファ制御手
段で制御するようにしたものである。

請求項３の発明におけるセル交換装置は、入線により
入力されたセルをバッファメモリに蓄積するために、入
線空間スイッチを制御してバッファメモリからセルを読
み出し、セルに含まれる宛先情報で指定される出線にセ
ルが出力されるようにバッファ制御手段で出線空間スイ
ッチを制御するようにしたものである。

請求項４の発明におけるセル交換装置は、バッファ制
御手段は、入線多重器によって多重されたセルをバッフ
ァメモリに蓄積し、蓄積されたセルをその宛先情報で指
定される各出線に分離して出力されるように出線分離器
へ出力するものである。

請求項５の発明におけるセル交換装置は、入線より入
力されたセルを入線速度調整用バッファに蓄積した後に
入線速度より速い速度で該当するバッファメモリに出力
したのち、バッファメモリから出線速度より速い速度で
読み出したセルを、出線調整用バッファに蓄積して出線
速度調整を行いながら出線に出力する。

〔実施例〕

以下、第１の発明を図について説明する。第１図にお
いて、（1₁）〜（1_n）は、宛先情報としての出線番号を
含むヘッダ部とデータ部よりなるセルが入力されるｎ
（ｎ≧２）本の入線、（2₁）〜（2_m）は、セルがそのヘ
ッダ部にて指定された宛先に応じて出力されるｍ（ｍ＞
２）本の出線である。（10）は前記各入線（１）のそれ
ぞれに対応して設けられ、対応する入線（１）より入力
されたセルのヘッダ部より宛先の出線（２）を検出する
ヘッダ処理回路である。

（21₁）〜（21_n）は前記入線（1₁）〜（1_n）の各々に
対応して設けられ、前記ヘッダ処理回路より出力される
セルを蓄積し、高速に読み出すことにより速度調整を行
う入線速度調整バッファである。

また、（11）はそれぞれにバッファメモリ番号＃1,＃
2,・・・が付与され、指定されたアドレスに前記セルを
蓄積して、そのアドレスを指定することによって書き込
みの際の順序とは無関係に蓄積されたセルを読み出すこ
とができるｐ（ｎ≦ｐ）個のバッファメモリで、１つの
バッファメモリ（11）にセルを蓄積できるバッファ（2
3）をｑ個持つ点で第７図に示す従来のバッファ（3₁）
〜（3_l）とは異なっている。またバッファ（23）は書き
込みセルが同報セルであれば同報する宛先数を、同報セ
ルでなければセルを送る数１をセルに付けて書き込むこ
とができるものである。（12）はこのバッファメモリ
（11）の各々に対応して設けられ、例えばFIFOタイプの
メモリを用いて空きアドレスの管理を行い、対応付けら
れたバッファメモリ（11）にリードアドレスおよびライ
トアドレスを与える記憶制御回路である。

（13）は前記入線速度調整バッファ（21₁）〜（21_n）
を所定のバッファメモリ（11）に選択的に接続する入線
空間スイッチであり、（14）は各バッファメモリ（11）
を所定の出線（２）に対応した出線速度調整バッファ
（22₁）〜（22_m）に選択的に接続する出線空間スイッチ
である。

（22₁）〜（22_m）は前記出線（2₁）〜（2_m）に対応し
て設けられ、前記バッファメモリ（11₁）〜（11_p）より
高速に読み出され出線空間スイッチ（13）によって接続
されたセルを蓄積し、出線の速度に調整する出線速度調
整バッファである。

（15）は入線空間スイッチ（13）のスイッチングを制
御してセルが蓄積されるバッファメモリ（11）の選択を
行うとともに、出線空間スイッチ（14）のスイッチング
を制御して、バッファメモリ（11）に蓄積されたセルを
そのヘッダ部で指定される出線（２）に所定の順番で出
力させるバッファ制御回路である。

また、このバッファ制御回路（15）内において、（1
6）は前記各入線（１）に対応付けられたヘッダ処理回
路（10）にセル到着時に検出された当該セルの宛先出線
番号（2₁）〜（2_m）を受け、当該セルを蓄積すべきバッ
ファメモリ（11）を選択してそれを該当するヘッダ処理
回路（10）に接続するために、前記入線空間スイッチ
（13）のスイッチングを制御する書き込みバッファ選択
回路である。（17）はこの書き込みバッファ選択回路
（16）から送られてくる前記出線番号（2₁）〜（2_m）を
参照して到着したセルを宛先別に分け、当該セルが書き
込まれたバッファメモリ（11）上のバッファのライトア
ドレスを、そのバッファメモリ（11）に対応する記憶制
御回路（12）より得て、それを後述する宛先別待ち行列
に書き込むアドレス交換回路である。

（18）はその宛先別待ち行列であり、FIFOタイプのメ
モリによって構成されて前記出線（２）の各々に対応し
て設けられている。この宛先別待ち行列（18）には、そ
れが対応付けられた出線（２）毎に、当該出線（２）を
宛先とするセルが蓄積されたバッファメモリ（11）上の
バッファアドレスが前記アドレス交換回路（17）によっ
て、セルが到着した順番に書き込まれる。

（19）はこの宛先別待ち行列（18）を参照してバッフ
ァメモリ（11）から読み出すセルを決定し、バッファ内
のセルに付けられているセル読みだし数が２以上の時
は、読み出したバッファアドレスを記憶制御回路（12）
へ送らず、またバッファ内のセルに付けられているセル
の読みだし数が１ならばその宛先別待ち行列（18）から
読み出したバッファアドレスをリードアドレスとして該
当するバッファメモリ（11）に対応付けられた記憶制御
回路（12）へ送り、どちらの場合も出線空間スイッチ
（14）のスイッチングを制御して、前記バッファメモリ
（11）を該当する出線（２）に付随した出線速度調整バ
ッファと接続する、読みだしバッファ選択回路である。

次に動作について説明する。第２図（イ），（ロ）で
セルをバッファに書き込むまでの動作、第３図（イ），
（ロ）ではセルをバッファから読みだし出線へ出力する
動作を示す。簡単のため入・出線数２、バッファメモリ
数２、１メモリに含まれるバッファ数２、処理速度は入
・出線速度と等しいとする。

あるタイムスロットで１個または２個のセルが入線
（１）に入力すると、セルの到着したヘッダ処理回路
（10）はそのヘッダ部より当該セルが同報セルであるか
同報セルでないかということを宛先の出線番号（2₁），
（2₂）を、宛先情報として読み取り、入線番号（1₁），
（1₂）順に各セルの宛先情報を書き込みバッファ選択回
路（16）へ送る。セルは入線速度調整バッファ（21）へ
書き込まれる。書き込みバッファ選択回路（16）は各々
のセルを書き込むバッファメモリ番号を番号順に決定す
る。ただし、そのメモリに空きバッファがないときには
次番号のバッファメモリを選択する。同報セルは複数の
宛先を持つが１つのバッファに１セル格納する。入線空
間スイッチ（13）はセルの書き込まれている入線速度調
整バッファ（21）と決定したメモリを接続し、セルを所
定のバッファに格納する。

第２図（イ）はバッファ（23₁₁）の00番地に出線
（2₁）宛てセルＡが格納されているとき入線（1₁）にセ
ルＢ、（1₂）にセルＣが到着した状態で、第２図（ロ）
はこの２つのセルの書き込みが終了した状態である。ま
ず、宛先が（2₁）と（2₂）である同報セルＢの書き込み
がバッファメモリを選択する。まずバッファメモリ（11
₂）を選択したとする。セルＢはバッファ（23₂₁）の10
番地に同報するセル数を付けてセルB2として格納し、こ
のバッファアドレス10番地を、出線（2₁），（2₂）宛て
宛先別待ち行列（18₁）に並べる。次に宛先が出線
（2₂）宛てセルＣの書き込みメモリを選択する。バッフ
ァメモリ（11₁）に空きがあるのでバッファメモリ（1
1₁）を選択する。書き込みバッファアドレス01番地が決
まると、セルＣは同報でないのでセルに読みだし数１を
付けてセルC1としてバッファに格納し、書き込みバッフ
ァアドレス01番地を出線（2₂）宛て宛先別待ち行列（18
₂）に並べる。

ここではセルの書き込み速度を入・出線と等しくした
ので同時に到着したセルＡとセルＢは異なるバッファメ
モリに格納したが、書き込み速度を入線のｗ（２≦ｗ≦
入線数）倍にすると１タイムスロットで１つのメモリに
ｗ個のセルを書き込むことができる。例えばバッファメ
モリ（11₁）に空きバッファがなくバッファメモリ（1
1₂）に空きバッファが２個あった場合速度２倍ではセル
を２個バッファメモリ（11₂）に格納できる。ただし１
タイムスロットは１処理時間（入線に１セル到着する時
間）である。

第３図ではセルの読み出しを説明する。第３図（イ）
はセルＡ、セルＢ、セルＣがバッファ（23₁₁）の00番
地、バッファ（23₂₁）の10番地、バッファ（23₁₂）の01
番地に格納されている状態で、第３図（ロ）ではここて
から各出線（2₁），（2₂）へ１セル出力したものであ
る。宛先別待ち行列（18）の先頭にあるバッファアドレ
スからセルを読み出す。出線（2₁）宛て宛先別待ち行列
（18₁）の先頭には00番地が並んでいるので出線（2₁）
にはバッファ00番地に格納されているセルＡを出力する
が、バッファ（23₁₁）にはセルA2が格納されており２は
残りのセル読みだし数を表しているのでこの数字を１減
らし、２は１と書き換え、セルはバッファに残したまま
１セルを読み出す。出線（2₂）宛て待ち行列（18₂）の
先端には10番地が並んでいるのでバッファ（23₂₁）の10
番地に格納されているセルＢを読み出すが、バッファに
はセルB1が書き込まれており、このセルの残りの読みだ
し数は１であるのでセルＢを読み出すとバッファ（2
3₂₁）の10番地は開放する。出力したセルはいったん出
線速度調整バッファ（22）に書き込んで出線速度に合わ
せて出線へ出力する。ここでバッファ（23₁₁）の00番地
とバッファ（23₂₁）の10番地は異なるメモリにあるので
セルＡ、セルＢとも出力できたが、もし同時に読み出し
たいセルが同一メモリにあった場合は１セルのみ出力
し、残りのセルはバッファで次に読み出されるまで待ち
合わせを行う。

ここではセルの読み出し速度を出線と等しくしたが、
ｒ（２≦ｒ≦出線数）倍にすると同一バッファメモリか
ら１タイムスロットでｒ個のセルを読み出すことができ
る。

なお、上記実施例では、単体のセル交換装置を示した
が、このセル交換装置をリンク接続し、順次多段に接続
して拡張してもよい。

また、セルのヘッダ部の宛先情報として、セル交換装
置の出線に対応して、直線出線番号を与えるものを示し
たが、ヘッダ部の宛先情報にコード化した番号を与える
等何らかの変換処理を行ってもよい。

また、個々のバッファメモリが、全入線で共有される
一つの大きなバッファメモリとほぼ同等の性能を備える
ように、セル保留残量が最も少ないバッファメモリを選
んでセルを書き込む方法をとり、セル到着の変動に対し
セル廃棄率を更に低くするようにしてもよい。

また、構造上ヘッダ部とデータ部を分離してそれぞれ
異なる速度の回路を用いて伝送し、ヘッダ部とデータ部
を並列して配置された複数の信号線にそれぞれ割り当て
るようにしてもよい。

さらに、上記実施例では、入線のリンク速度を同一と
したが、バッファメモリからの読み出し速度を入線のリ
ンク速度より速くすればトラヒック集束が可能であり、
逆に入線のリンク速度を出線の速度より速くすることも
可能である。また、セル交換装置をリンク接続した時、
段間の速度を入線の速度よりも、より高速にすることに
より、セル交換速度段間でのセル廃棄率を更に低いもの
にすることが出来る。

また、上記実施例ではセル交換装置の出線に対応して
それぞれ一つのアドレス待ち行列を設けたが、それぞれ
の出線に優先度別に複数のアドレス待ち行列を割り当
て、セルのヘッダ部に宛先出線以外に付加された優先度
を示す符号に基づいて優先度の高いセルを先にバッファ
メモリから読み出すことも可能である。

さらに、動作速度の制約が要る場合等には、このセル
交換装置の前段および後段に、直列／並列変換回路、変
換／直列変換回路をつけて、並列信号として処理しても
よい。

以下、第２及び第３の発明の一実施例を図について説
明する。第４図において、（1₁）〜（1_n）は、宛先情報
として出線番号を含むヘッダ部とデータ部よりなるセル
が入力されるｎ（ｎ≧２）本の入線、（2₁）〜（2_m）
は、セルがそのヘッダ部にて指定された宛先に応じて出
力されるｍ（ｍ≧２）本の出線である。（10）は前記各
入線（１）のそれぞれに対応して設けられ、対応する入
線（１）より入力されたセルのヘッダ部より宛先の出線
（２）を検出するヘッダ処理回路である。

また、（11）はそれぞれメモリ番号＃１、＃２、・・
・が付与され、指定されたアドレスに前記セルを蓄積し
て、そのアドレスを指定することによって書き込みの際
の順序とは無関係に蓄積されたセルを読み出すことがで
きるｐ（ｎ≦ｐ）個のバッファメモリで、１つのバッフ
ァメモリ（11）にセルを蓄積できるバッファ（23）をｑ
個持つ点で第10図に示す従来のバッファ（3₁）〜（3_l）
とは異なっている。（12）はこのバッファメモリ（11）
の各々に対応して設けられ、例えばFIFOタイプのメモリ
を用いて空きアドレスの管理を行い、対応付けられたバ
ッファメモリ（11）にリードアドレスおよびライトアド
レスを与える記憶制御回路である。

（15）は入線空間スイッチ（13）のスイッチングを制
御してセルが蓄積されるバッファメモリ（11）の選択を
行うとともに、出線空間スイッチ（14）のスイッチング
を制御して、バッファメモリ（11）に蓄積されたセルを
そのヘッダ部で指定される出線（２）に所定の順番で出
力されるバッファ制御回路である。

また、このバッファ制御回路（15）内において、（1
6）は前記各入線（１）に対応付けられたヘッダ処理回
路（10）にてセル到着時に検出された当該セルの宛先出
線番号（2₁）〜（2_m）を受け、当該セルを蓄積すべきバ
ッファメモリ（11）を選択してそれを該当するヘッダ処
理回路（10）に接続するために、前記入線空間スイッチ
（13）のスイッチングを制御する書き込みバッファ選択
回路である。（17）はこのバッファ選択回路（16）から
送られてくる前記出線番号（2₁）〜（2_m）を参照して到
着したセルを宛先別に分け、当該セルが書き込まれたバ
ッファメモリ（11）上のバッファのライトアドレスを、
そのバッファメモリ（11）に対応する記憶制御回路（1
2）より得て、それを後述する宛先別待ち行列に書き込
むアドレス交換回路である。

（18）はその宛先別待ち行列であり、FIFOタイプのメ
モリによって構成されて前記出線（２）の各々に対応し
て設けられている。この宛先別待ち行列（18）には、そ
れが対応付けられた出線（２）毎に、当該出線（２）を
宛先とするセルが蓄積されたバッファメモリ（11）上の
バッファアドレスとセルが同報セルであるか同報セルで
ないかという記号が前記アドレス交換回路（17）によっ
て、セルが到着した順番に書き込まれる。（24）は同報
セルカウンタで宛先別待ち行列（18）と並列に設けられ
ている。これは全バッファ対応に同報セルの読みだし個
数を書き込む領域を持つ。１つのバッファに格納されて
いる同報セルは複数の宛先にコピーして出力するが１つ
読み出すと同報セルカウンタ（24）の値を１減らすこと
で、所定の全宛先に同報セルを出力したことを認識しバ
ッファを解放するタイミングがわかるようになってい
る。

（19）はこの宛先別待ち行列と同報セルカウンタ（2
4）を参照してバッファメモリ（11）から読み出すセル
を決定し、その宛先別待ち行列（18）から読み出したバ
ッファアドレスに同報の記号が付いていなかった場合は
このバッファアドレスをリードアドレスとして、該当す
るメモリ（11）に対応付けられた記憶制御回路（12）へ
送るとともに、出線空間スイッチ（14）のスイッチング
を制御して、前記バッファメモリ（11）を該当する出線
（２）に付随した出線速度調整バッファを接続する読み
だしバッファ選択回路である。

次に動作について説明する。第５図（イ），（ロ）で
セルをバッファに書き込むまでの動作、第６図（イ），
（ロ）ではセルをバッファから読みだし出線へ出力する
動作を示す。簡単のため入・出線数２、バッファメモリ
数２、１バッファメモリに含まれるバッファ数２、処理
速度は入・出線速度と等しいとする。

あるタイムスロットで１個または２個のセルが入線
（１）に入力すると、セルの到着したヘッダ処理回路
（10）はそのヘッダ部より当該セルが同報セルであるか
同報セルでないかということと宛先の出線番号（2₁），
（2₂）を、宛先情報として読み取り、入線番号（1₁），
（1₂）順に各セルの宛先情報を書き込みバッファ選択回
路（16）へ送る。セルは入線速度調整バッファ（21）へ
書き込まれる。書き込みバッファ選択回路（16）は各々
のセルを書き込むバッファメモリ番号を番号順に決定す
る。ただし、そのバッファメモリに空きバッファがない
ときは次番号のバッファメモリを選択する。同報セルは
複数の宛先を持つが１つのバッファに１セル格納する。
入線空間スイッチ（13）はセルの書き込まれている入線
速度調整バッファ（21）と決定したバッファメモリを接
続し、セルを所定のバッファに格納する。

第５図（イ）はバッファ（23₁₁）の00番地に出線
（2₁）宛てセルＡが格納されているときは入線（1₁）に
セルＢ、（1₂）にセルＣが到着した状態で、第５図
（ロ）はこの２つのセルの書き込みが終了した状態であ
る。まず、宛先が（2₁）と（2₂）である同報セルＢの書
き込みバッファメモリを選択する。まずバッファメモリ
（11₁）を選択したとする。セルＢはバッファ（23₂₁）
の10番地に格納し、このバッファアドレスに同報セルの
記号例えばｍを付けた10mを、出線（2₁），（2₂）宛て
宛先別待ち行列に並べる。同報セルカウンタ（24）のバ
ッファ（23₂₁）の10番地に対応するところにはセルの読
みだし回数である２を書き込む。次に宛先が出線（2₂）
宛てセルＣの書き込みバッファメモリを選択する。同じ
タイミングに２セルを同一バッファに書き込むことが出
来ないのでバッファメモリ（11₁）を選択する。書き込
みバッファのアドレス01番地が決まると、セルをバッフ
ァ（23₁₂）に格納し、アドレスに同報でない記号例えば
ｎを付けた01nを出線（2₂）宛て宛先別待ち行列（18₂）
に並べる。同報セルカウンタ（24）には何も書き込まな
い。

ここではセルの書き込み速度を入・出線と等しくした
ので同時に到着したセルＡとセルＢは異なるメモリに格
納したが、書き込み速度を入線のｗ（２≦ｗ≦入線数）
倍にすると１タイムスロットで１つのメモリにｗ個のセ
ルを書き込むことができる。例えばバッファメモリ（11
₁）に空バッファがなくバッファメモリ（11₂）に空バッ
ファ（23）が２個あった場合速度２倍ではセルを２個バ
ッファメモリ１に格納できる。ただし１タイムスロット
は１処理時間（入線に１セル到着する時間）である。

第６図ではセルの読み出しを説明する。第６図（イ）
はセルＡ、セルＢ、セルＣがバッファ（23₁₁）の00番
地、（23₂₁）の10番地、（23₁₂）の01番地に格納されて
いる状態で、第６図（ロ）ではここから各出線１セル出
力したものである。第６図（イ）の宛先別待ち行列（1
8）の先頭にあるバッファアドレスからセルを読み出
す。（2₁）宛て宛先別待ち行列（18₁）の先頭には00m番
地が並んでいるので出線（2₁）にはバッファ（23₁₁）の
00番地に格納されているセルＡを出力するが、ｍは同報
の記号なのでセルカウンタ（24）の00番地に書かれてい
る数字を１減らし、２を１と書き換え、セルはバッファ
に残したまま１セルを読み出す。出線（2₂）宛て待ち行
列（18₂）の先頭には10nが並んでいるが、これは同報セ
ルではないのでバッファ（23₂₁）の10番地に格納されて
いるセルＢを読みだすと、バッファ（23₂₁）の10番地は
開放する。出力したセルはいったん出線速度調整バッフ
ァ（22）に書き込んで出線速度に合わせて出線へ出力す
る。ここでバッファ（23₂₁）の00番地とバッファ（2
3₂₁）の10番地は異なるメモリにあるのでセルＡ、セル
Ｂともに出力できたが、もし同時に読み出したいセルが
同一メモリにあった場合は１セルのみ出力し、残りのセ
ルはバッファで次に読み出されるまで待ち合わせを行
う。

ここではセルの読み出し速度を出線として等しくした
が、ｒ（２≦ｒ≦出線数）倍にすると同一バッファメモ
リから１タイムスロットでｒ個のセルを読み出すことが
できる。

また、セルのヘッダ部の宛先情報として、セル交換装
置の出線に対応して、直接出線番号を与えるものを示し
たが、ヘッダ部の宛先情報にコード化した番号を与える
等何らかの変換処理を行ってもよい。

さらに、上記実施例では、入線のリンク速度を同一と
したが、バッファメモリからの読み出し速度を、入線リ
ンク速度より速くすればトラヒック集束が可能であり、
逆に入線のリンク速度を出線の速度より速くすることも
可能である。また、セル交換装置をリンク接続した時、
段間の速度を入線の速度よりも、より高速にすることに
より、セル交換装置段間でのセル廃棄率を更に低いもの
にすることが出来る。

さらに、動作速度の制約が要る場合等には、このセル
交換装置の前段および後段に、直列／並列変換回路、並
列／直列変換回路をつけて、並列信号として処理しても
よい。

以下、第４の発明の一実施例を図について説明する。
第７図において、（1₁）〜（1_n）は、宛先情報としての
出線番号を含むヘッダ部とデータ部よりなるセルが入力
されるｎ（ｎ≧２）本の入線、（2₁）〜（2_m）は、セル
がそのヘッダ部にて指定された宛先に応じて出力される
ｍ（ｍ≧２）本の出線である。（10）は前記各入線
（１）のそれぞれ対応して設けられ、対応する入線
（１）より入力されたセルのヘッダ部より宛先の出線
（２）を検出するヘッダ処理回路である。

（30）はｎ本の入線に到着したセルを速度をｎ倍にし
て多重する入線多重器である。また、（11）は指定され
たアドレスに前記セルを蓄積して、そのアドレスを指定
することによって書き込みの際の順序とは無関係に蓄積
されたセルを読み出すことができるバッファメモリで、
１つのバッファメモリ（11）にセルを蓄積できるバッフ
ァ（23）をｑ個持つ。

（12）はこのバッファメモリ（11）に対応して設けら
れ、例えばFIFOタイプのメモリを用いて空きアドレスの
管理を行い、対応付けられたバッファメモリ（11）にリ
ードアドレスおよびライトアドレスを与える記憶制御回
路である。

（32）はバッファメモリ（11）から多重して出力され
たセルを所定の出線に分離して出力する出線分離器であ
る。

（15）はバッファメモリ（11）に蓄積されたセルをそ
のヘッダ部で指定される出線（２）に所定の順番で出力
されるバッファ制御回路である。

また、このバッファ制御回路（15）内において、（1
7）は、ヘッダ処理回路（10）から送られてくる前記出
線番号（2₁）〜（2_m）を参照して到着したセルを宛先別
に分け、当該セルが書き込まれたバッファメモリ（11）
上のバッファのライトアドレスを、記憶制御回路（12）
より得て、それを後述する宛先別待ち行列に書き込むア
ドレス交換回路である。

次に動作について説明する。第８図（イ），（ロ）で
セルをバッファに書き込むまでの動作、第９図（イ），
（ロ）ではセルをバッファから読みだし出線へ出力する
動作を示す。簡単のため入・出線数を２、１バッファメ
モリに含まれるバッファ数を４とする。

あるタイムスロットで１個または２個のセルが入線
（１）に入力すると、セルの到着したヘッダ処理回路
（10）はそのヘッダ部より当該セルが同報セルであるか
同報セルでないかということと宛先の出線番号（2₁），
（2₂）を、宛先情報として読み取り、入線番号（1₁），
（1₂）順に各セルの宛先情報をアドレス交換回路（17）
へ送る。１つの同報セルは複数の宛先を持つが１つのバ
ッファに１セル格納する。記憶制御回路（12）により、
書き込みバッファ番号を選択する。

第８図（イ）はバッファ（23₁₁）の00番号に出線
（2₁）宛てセルＡが格納されているとき入線（1₁）にセ
ルＢ、（1₂）にセルＣが到着した状態で、第８図（ロ）
はこの２つのセルの書き込みが終了した状態である。宛
先が（2₁）と（2₂）である同報セルＢをバッファ（2
3₂₁）の10番地に格納し、このバッファアドレスに同報
セルの記号例えばｍを付けた10mを、出線（2₁），
（2₂）宛て宛先待ち行列（18₁），（18₂）に並べる。同
報セルカウンタ（24）のバッファ（23₂₁）の10番地に対
応するところにはセルの読みだし回数である２を書き込
む。次に宛先が出線（2₂）宛てセルＣの書き込みバッフ
ァ（23₁₂）の01番地に、セルを格納し、アドレスに同報
でない記号例えばｎを付けた01nを出線（2₂）宛て宛先
別待ち行列（18₂）に並べる。同報セルカウンタには何
も書き込まない。

第９図ではセルの読み出しを説明する。第９図（イ）
はセルＡ、セルＢ、セルＣがバッファ（23₁₁）の00番
地、（23₂₁）の10番地、（23₁₂）の01番地に格納されて
いる状態で、第９図（ロ）ではここから各出線１セル出
力したものである。第９図（イ）の宛先別待ち行列（1
8）の先頭にあるバッファアドレスからセルを読み出
す。（2₁）宛て宛先別待ち行列（18₁）の先頭には00m番
地並んでいるので出線（2₁）にはバッファ（23₁₁）の00
番地に格納されているセルＡを出力するが、ｍは同報の
記号なので同報セルカウンタ（24）の00番地に書かれて
いる数字を１減らし、２を１と書き換え、セルはバッフ
ァに残したまま１セルを読み出す。出線（2₂）宛て待ち
行列の先頭には10n番地並んでいるが、これは同報セル
ではないのでバッファ（23₂₁）の10番地に格納されてい
るセルＢを読みだすと、バッファ（23₂₁）の10番地は開
放する。

また、セルを書き込むバッファメモリ内のバッファ番
号の選択はライトアドレス、リードアドレスを記憶制御
回路（12）で管理することにより行ったが、例えばアド
レスチェーンを作るなど、他の方法を用いても良い。

さらに、セル交換装置段間でのセル廃棄率を更に低い
ものにすることが出来る。

〔発明の効果〕

請求項１の発明によれば、ヘッダ処理回路からの宛先
情報に基づく該セルの宛先数をその各セル毎に対応させ
てバッファメモリに蓄積し、バッファメモリからのセル
の読み出し毎にそのセルに対応する宛先数を更新し、セ
ルが前記宛先情報で指定される出線に出力されるように
バッファ制御手段で制御するようにしたので、セルを同
報する宛先数を常にセルを格納しているバッファメモリ
内で各セル毎に管理することにより、同報セルは、バッ
ファメモリに１回だけ書き込まれ、複数回読み出される
ため、バッファメモリ数を増加させずに各セル毎の同報
機能を実現できるという効果がある。

請求項２の発明によれば、バッファメモリに入線に入
力されたセルを蓄積すると共に、セルの宛先数をその各
セル毎に対応させてカウンタに蓄積し、バッファメモリ
からのセルの読み出し毎にそのセルに対応するカウンタ
内の宛先数を更新し、セルが宛先情報で指定される出線
に出力されるようにバッフア制御手段で制御するように
したので、セルを同報する宛先数を、宛先数を蓄積して
いるカウンタ内の各セル毎に管理することにより、同報
セルは、バッファメモリに１回だけ書き込まれ、複数回
読み出されるため、バッファメモリ数を増加させずに各
セル毎の同報機能を実現できるという効果がある。

請求項３の発明によれば、バッファ制御手段で、入線
に入力されたセルをバッファメモリに蓄積するように前
記入線空間スイッチを制御すると共に、バッファメモリ
からセルを読み出しセルに含まれる宛先情報で指定され
る出線にセルが出力されるように出線空間スイッチを制
御するようにしたので、速度を上げずにセルの交換を行
うことが可能となり、バッファメモリを出線間で共有化
できるため、セルの書き込み数がバッファメモリの容量
を超えることで生じるセル廃棄率を低下させることがで
きるという効果がある。

請求項４の発明によれば、バッファ制御手段は、入線
多重器によって多重されたセルをバッファメモリに蓄積
すると共に、蓄積されたセルをその宛先情報で指定され
る各出線に分離して出力されるように出線分離器へ出力
するようにバッファメモリを制御することで、バッファ
メモリを出線間で共有化できるため、セルの同報効率が
向上するという効果がある。

請求項５の発明によれば、入線より入力されたセルを
入線速度調整用バッファに蓄積した後に入線速度より速
い速度で該当するバッファメモリに出力したのち、バッ
ファメモリから出線速度より速い速度で読み出したセル
を出線調整用バッファに蓄積して出線速度調整を行いな
がら、セルを出線に出力するようにしたので、セルの入
線速度或いは出線速度の調整が容易となり、セル到着の
変動に対してセル廃棄率を更に低下させることができる
という効果がある。

【図面の簡単な説明】

第１図は第１の発明の一実施例によるセル交換装置を示
すブロック図、第２図（イ），（ロ）は第１の発明のセ
ル書き込みの一例図、第３図（イ），（ロ）は第１の発
明のセル読みだしの一例図、第４図は第２及び第３の発
明の一実施例によるセル交換装置を示すブロック図、第
５図は第２の発明のセル書き込みの一例図、第６図
（イ），（ロ）は第２の発明のセル読みだしの一例図、
第７図は第４の発明の一実施例によるセル交換装置を示
すブロック図、第８図（イ），（ロ）は第４の発明のセ
ル書き込みの一例図、第９図（イ），（ロ）は第４の発
明のセル読みだしの一例図、第10図は従来のセル交換装
置を示すブロック図、第11図はその各部における信号の
タイミングを示すタイムチャートである。（1₁）〜（1_n）は入線、（2₁）〜（2_m）は出線、（3₁）
〜（3_l）はバッファメモリ、（6₁）〜（6_l）は出線選択
回路、（10₁）〜（10_n）はヘッダ処理回路、（11₁）〜
（11_p）はバッファメモリ、（12₁）〜（12_p）は記憶回
路、（13）は入線空間スイッチ、（14）は出線空間スイ
ッチ、（15）はバッファ制御回路、（16）は書き込みバ
ッファ選択回路、（17）はアドレス交換回路、（18₁）
〜（18_m）はアドレス待ち行列、（19）は読み出しバッ
ファ選択回路、（21₁）〜（21_n）は入線速度調整バッフ
ァ、（22₁）〜（21_n）は出線速度調整バッファ、（2
3₁₁）〜（23_pq）はバッファ、（24）は同報セルカウン
タ、（30）は入線多重器、（31）は出線分離器である。なお、各図中、同一符号は同一または相当部分を示す。

───────────────────────────────────────────────────── フロントページの続き (72)発明者青山滋神奈川県鎌倉市大船５丁目１番１号三菱電機株式会社通信システム研究所内 (56)参考文献特開昭63−227148（ＪＰ，Ａ) 特開平１−135153（ＪＰ，Ａ) 信学技報ＳＥ90−35 1989年電子情報通信学会秋季全国大会Ｂ−192 1990年電子情報通信学会春季全国大会Ｂ−469

Claims

(57)【特許請求の範囲】

【請求項１】データ部と該データ部の宛先情報を含むヘ
ッダより構成されるセルを入力する複数の入線と、前記宛先情報に従って前記セルが指定宛先に出力される
複数の出線と、前記入線に入力されたセルのヘッダより宛先情報を検索
するヘッダ処理回路と、前記入線に入力されたセルを蓄積するバッファメモリ
と、前記ヘッダ処理回路からの宛先情報に基づく該セルの宛
先数をその各セル毎に対応させて前記バッファメモリに
蓄積し、前記バッファメモリからのセルの読み出し毎に
そのセルに対応する前記宛先数を更新し、前記セルが前
記宛先情報で指定される前記出線に出力されるように制
御するバッファ制御手段とを備えたことを特徴とするセ
ル交換装置。
【請求項２】データ部と該データ部の宛先情報を含むヘ
ッダより構成されるセルを入力する複数の入線と、前記宛先情報に従って前記セルが指定宛先に出力される
複数の出線と、前記入線に入力されたセルのヘッダより宛先情報を検索
するヘッダ処理回路と、前記入線に入力されたセルを蓄積するバッファメモリ
と、前記ヘッダ処理回路からの宛先情報に基づく該セルの宛
先数を蓄積するカウンタと、前記バッファメモリに前記入線に入力されたセルを蓄積
すると共に、該セルの前記宛先数をその各セル毎に対応
させて前記カウンタに蓄積し、前記バッファメモリから
のセルの読み出し毎そのセルに対応するカウンタ内の宛
先数を更新し、前記セルが前記宛先情報で指定される前
記出線に出力されるように制御するバッファ制御手段と
を備えたことを特徴とするセル交換装置。
【請求項３】前記バッファメモリと前記入線とを接続す
る入線空間スイッチと、前記バッファメモリと前記出線とを接続する出線空間ス
イッチとを備え、前記バッファ制御手段は、前記入線に入力されたセルを
前記バッファメモリに蓄積するように前記入線空間スイ
ッチを制御し、前記バッファメモリからセルを読み出
し、その宛先情報で指定される前記出線に出力されるよ
うに前記出線空間スイッチを制御することを特徴とする
請求項１又は２記載のセル交換装置。
【請求項４】前記入線に入力されたセルを多重して前記
バッファメモリに出力する入線多重器と、前記バッファメモリからの多重されたセルを分離する出
線分離器とを備え、前記バッファ制御手段は、前記バッファメモリにセルを
蓄積し、蓄積されたセルをその宛先情報で指定される前
記出線に出力されるよう前記出線分離器に出力すること
を特徴とする請求項２記載のセル交換装置。
【請求項５】前記入線に入力されたセルを蓄積し入線速
度より速い速度で前記セルを読み出し前記バッファメモ
リに出力する入線速度調整バッファと、前記バッファメモリから出線速度より速い速度で読み出
した前記セルを蓄積し前記出線に出力する出線速度調整
バッファとを備えたことを特徴とする請求項１ないし３
いずれかに記載のセル交換装置。