JP2561048B2 - 多段通話路スイッチ - Google Patents
多段通話路スイッチInfo
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- JP2561048B2 JP2561048B2 JP10191895A JP10191895A JP2561048B2 JP 2561048 B2 JP2561048 B2 JP 2561048B2 JP 10191895 A JP10191895 A JP 10191895A JP 10191895 A JP10191895 A JP 10191895A JP 2561048 B2 JP2561048 B2 JP 2561048B2
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- JP
- Japan
- Prior art keywords
- switch
- address
- memory
- cell
- stage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Landscapes
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Description
【0001】
【産業上の利用分野】本発明は、ルーティングのための
ヘッダを有する固定長セルを用いて音声、データ等の時
分割多重通信情報を交換するスイッチングシステムに係
り、特に音声等の回線交換情報とデータ等のバースト交
換情報を統合して交換するのに好適なスイッチングシス
イムに関する。
ヘッダを有する固定長セルを用いて音声、データ等の時
分割多重通信情報を交換するスイッチングシステムに係
り、特に音声等の回線交換情報とデータ等のバースト交
換情報を統合して交換するのに好適なスイッチングシス
イムに関する。
【0002】
【従来の技術】典形的な電話音声のビット速度(64K
b/s)のみならず、低速(数100b/s)データか
らビデオ信号(数Mb/s)までの、様々なビット速
度、様々な性質(バースト性、実時間性等)を持った通
信を統合して取り扱い得る、柔軟かつ経済的なスイッチ
ングシステムが求められている。
b/s)のみならず、低速(数100b/s)データか
らビデオ信号(数Mb/s)までの、様々なビット速
度、様々な性質(バースト性、実時間性等)を持った通
信を統合して取り扱い得る、柔軟かつ経済的なスイッチ
ングシステムが求められている。
【0003】このような要求に対して、ルーティングの
ための情報を含んだヘッダを持つ固定長のセルを用い
て、全ての情報を画一的にスイッチングする方法が、1
つの有望な案である。例えば、本出願人により既に提案
されている、論文「電子情報通信学会創立70周年記念
総合全国大会(昭和62年)交換部門1832『回線/
パケット統合通話路の検討』」に示されているスイッチ
ングシステムは、その1つである。本例では、全ての通
信情報を、セルと呼ばれる固定長ブロックを用いて転送
する。そのスイッチングに当っては、ヘッダ駆動型の空
間スイッチを基本とし、同一宛先を持つ複数のセルが空
間スイッチ内で衝突するのを避けるため、入ハイウェイ
毎に時間スイッチ機能を設けた構成をとっている。更に
その時間スイッチ機能には、電話音声のように実時間性
が要求される回線交換モードと、遅延はある程度許され
るが、バースト的に発生するデータを送るバースト交換
モードの2つのモードを扱う事が出来るように、スイッ
チングのためのメモリと、待ち合わせのためのバッファ
メモリが設けられている。回線交換モード用セルは、実
時間性を保証するためにバッファメモリを介さず、優先
して取り扱い、一方バースト交換モード用セルは、バッ
ファメモリで待ち合わせ、タイムスロットに空きがある
時に処理される。
ための情報を含んだヘッダを持つ固定長のセルを用い
て、全ての情報を画一的にスイッチングする方法が、1
つの有望な案である。例えば、本出願人により既に提案
されている、論文「電子情報通信学会創立70周年記念
総合全国大会(昭和62年)交換部門1832『回線/
パケット統合通話路の検討』」に示されているスイッチ
ングシステムは、その1つである。本例では、全ての通
信情報を、セルと呼ばれる固定長ブロックを用いて転送
する。そのスイッチングに当っては、ヘッダ駆動型の空
間スイッチを基本とし、同一宛先を持つ複数のセルが空
間スイッチ内で衝突するのを避けるため、入ハイウェイ
毎に時間スイッチ機能を設けた構成をとっている。更に
その時間スイッチ機能には、電話音声のように実時間性
が要求される回線交換モードと、遅延はある程度許され
るが、バースト的に発生するデータを送るバースト交換
モードの2つのモードを扱う事が出来るように、スイッ
チングのためのメモリと、待ち合わせのためのバッファ
メモリが設けられている。回線交換モード用セルは、実
時間性を保証するためにバッファメモリを介さず、優先
して取り扱い、一方バースト交換モード用セルは、バッ
ファメモリで待ち合わせ、タイムスロットに空きがある
時に処理される。
【0004】他の例として、特開昭59−135994
号公報に示される「TDMスイッチングシステム」が挙
げられる。本例では、回線交換モードとバースト交換モ
ードの2種類の性質を持った通信を扱うという概念は明
示されていないが、固定長セルを、バッファメモリを用
いて時間的に入れ換える機能を有している。その際に、
セルの待ち合わせとスイッチングは同一のバッファメモ
リを用いる。待ち合わせを実現するために、セルのバッ
ファメモリへの書き込みアドレスを、ヘッダによって知
ることが出来る。そのセルの宛先別に格納しておく待ち
行列手段が設けられている。
号公報に示される「TDMスイッチングシステム」が挙
げられる。本例では、回線交換モードとバースト交換モ
ードの2種類の性質を持った通信を扱うという概念は明
示されていないが、固定長セルを、バッファメモリを用
いて時間的に入れ換える機能を有している。その際に、
セルの待ち合わせとスイッチングは同一のバッファメモ
リを用いる。待ち合わせを実現するために、セルのバッ
ファメモリへの書き込みアドレスを、ヘッダによって知
ることが出来る。そのセルの宛先別に格納しておく待ち
行列手段が設けられている。
【0005】また、回線交換におけるノンブロックの多
段通話路スイッチとしては、クロス形が良く知られてい
る。(秋丸著「現代交換工学概論」オーム社 昭和54
年PP.136〜137およびシー・クロス:ア スタ
ディ オブ ノン ブロッキング ネットワークス、ベ
ル システム テクニカル ジャーナル 第32巻第3
号(1953年)(C.Clos:A Study of Non Blocking N
etworks、Bell SystemTechnical Journal vol.32、No.3
(1953))このクロス形多段スイッチは、1次スイッチ
の入回線数をm、出回線数をr、2次スイッチの入回線
数、出回線数をともにk、3次スイッッチの入回線数を
r、出回線数をmとし、1次スイッチをk個、2次スイ
ッチをr個、3次スイッチをk個用い、1次スイッチの
r本の出回線を各2次スイッチに1本ずつ、2次スイッ
チのk本の出回線を各3次スイッチに1本ずつ接続する
多段スイッチ構成において、r≧2m−1(クロスの
式)を満たすよう構成した3段のスイッチである。尚、
ここで言うノンブロックとは、スイッチの入回線、出回
線双方に空き容量が存在する場合に、その間を接続する
パスが必ず存在する、ということである。
段通話路スイッチとしては、クロス形が良く知られてい
る。(秋丸著「現代交換工学概論」オーム社 昭和54
年PP.136〜137およびシー・クロス:ア スタ
ディ オブ ノン ブロッキング ネットワークス、ベ
ル システム テクニカル ジャーナル 第32巻第3
号(1953年)(C.Clos:A Study of Non Blocking N
etworks、Bell SystemTechnical Journal vol.32、No.3
(1953))このクロス形多段スイッチは、1次スイッチ
の入回線数をm、出回線数をr、2次スイッチの入回線
数、出回線数をともにk、3次スイッッチの入回線数を
r、出回線数をmとし、1次スイッチをk個、2次スイ
ッチをr個、3次スイッチをk個用い、1次スイッチの
r本の出回線を各2次スイッチに1本ずつ、2次スイッ
チのk本の出回線を各3次スイッチに1本ずつ接続する
多段スイッチ構成において、r≧2m−1(クロスの
式)を満たすよう構成した3段のスイッチである。尚、
ここで言うノンブロックとは、スイッチの入回線、出回
線双方に空き容量が存在する場合に、その間を接続する
パスが必ず存在する、ということである。
【0006】
【発明が解決しようとする課題】固定長セルを用いてス
イッチングを行う場合、各セルの宛先が必ずしも平均的
に分布していないため、同一宛先へ向けたセルが一時的
に集中し、輻輳状態となったり、メモリのオーバフロー
によりセルが消失してしまう事が起こり得る。上記の、
最初に挙げた、本出願人による論文では、輻輳状態回避
のため待ち合わせのためのバッファメモリを、各宛先出
ハイウェイ別に設けている。このバッファメモリは、セ
ル全体を格納するもので、かつ、オーバーフローしない
だけ多数のセルを格納できるものである必要があり、し
かも、宛先毎に個別に設けなければならない。従って、
この構成では、大量のメモリを必要とするという問題が
ある。
イッチングを行う場合、各セルの宛先が必ずしも平均的
に分布していないため、同一宛先へ向けたセルが一時的
に集中し、輻輳状態となったり、メモリのオーバフロー
によりセルが消失してしまう事が起こり得る。上記の、
最初に挙げた、本出願人による論文では、輻輳状態回避
のため待ち合わせのためのバッファメモリを、各宛先出
ハイウェイ別に設けている。このバッファメモリは、セ
ル全体を格納するもので、かつ、オーバーフローしない
だけ多数のセルを格納できるものである必要があり、し
かも、宛先毎に個別に設けなければならない。従って、
この構成では、大量のメモリを必要とするという問題が
ある。
【0007】一方、2番目の例に挙げたスイッチングシ
ステム(特開昭59−135994号公報)では、バッ
ファメモリは全入ハイウェイに対し1つであり、バッフ
ァメモリのアドレスだけを記憶する待ち行列手段がセル
の宛先別に複数設けられている。この構成では、比較的
少ないメモリ量で各セルの宛先の偏りは吸収され得る。
しかしながら、バッファメモリの書き込みアドレスは周
期的に用いられるため、論理的にはバッファメモリは各
宛先対応に固定的に分割されているのと同等であり、あ
る待ち行列の待ちが一定量を越えると、読み出されてい
ないセルがまだ残っているにもかかわらず、同一の書込
みアドレスが使われ、バッファメモリの上書きが起こ
る。このとき上書きされたセルは消失してしまうという
問題がある。
ステム(特開昭59−135994号公報)では、バッ
ファメモリは全入ハイウェイに対し1つであり、バッフ
ァメモリのアドレスだけを記憶する待ち行列手段がセル
の宛先別に複数設けられている。この構成では、比較的
少ないメモリ量で各セルの宛先の偏りは吸収され得る。
しかしながら、バッファメモリの書き込みアドレスは周
期的に用いられるため、論理的にはバッファメモリは各
宛先対応に固定的に分割されているのと同等であり、あ
る待ち行列の待ちが一定量を越えると、読み出されてい
ないセルがまだ残っているにもかかわらず、同一の書込
みアドレスが使われ、バッファメモリの上書きが起こ
る。このとき上書きされたセルは消失してしまうという
問題がある。
【0008】また、上記クロス形スイッチは、単一の速
度を持つ複数の呼を扱う場合にはノンブロックである
が、それぞれの呼が任意の速度を持つ場合には、単位ス
イッチ間を結ぶリンクの使用効率が落ちるため、ノンブ
ロックとはならない。それぞれの呼の速度が異なると、
例えば、低速の呼がリンク容量の一部を占有しているた
めに、そのリンクにはまだ容量に空きがあるにもかかわ
らず、高速の呼はそこへは入れないという、いわゆる虫
喰い現象が起こる。このため、リンクの使用効率が落
ち、上記のクロスの式を満たしていても、ブロックが起
きてしまう。
度を持つ複数の呼を扱う場合にはノンブロックである
が、それぞれの呼が任意の速度を持つ場合には、単位ス
イッチ間を結ぶリンクの使用効率が落ちるため、ノンブ
ロックとはならない。それぞれの呼の速度が異なると、
例えば、低速の呼がリンク容量の一部を占有しているた
めに、そのリンクにはまだ容量に空きがあるにもかかわ
らず、高速の呼はそこへは入れないという、いわゆる虫
喰い現象が起こる。このため、リンクの使用効率が落
ち、上記のクロスの式を満たしていても、ブロックが起
きてしまう。
【0009】本発明の目的は、上記従来例の問題点を解
決し、メモリの大量使用をなくし、かつバッファメモリ
の上書きによってブロックが消失しないスイッチングシ
ステムを提供することにある。
決し、メモリの大量使用をなくし、かつバッファメモリ
の上書きによってブロックが消失しないスイッチングシ
ステムを提供することにある。
【0010】また、それぞれの呼が任意の速度を持つ場
合でも、ブロックが起きないノンブロックの多段通話路
スイッチを簡単かつ経済的な構成で提供することにあ
る。
合でも、ブロックが起きないノンブロックの多段通話路
スイッチを簡単かつ経済的な構成で提供することにあ
る。
【0011】
【課題を解決するための手段】上記目的を達成するため
に、複数の入ハイウェイ(以下では単に入線と称する)
を時分割多重し、到着したセルをバッファメモリ(以下
メインバッファと称する)に書込み、これを適当な順序
で読み出し、多重分離し、複数の出ハイウェイ(以下で
は単に出線と称する)に振り分けることによって交換動
作を行うスイッチングシステムにおいて、メインバッフ
ァの空きアドレスを格納しておくFIFO(First In F
irst Out)バッファ(アイドルアドレスFIFOと称す
る)と、使用中アドレスを出線対応に管理する手段を設
け、メインバッファへのセルの書込み時には、上記アイ
ドルアドレスFIFOバッファのデータ出力から空アド
レスを取り出し、メインバッファからのセルの読出し時
には、読み出しが終ったアドレスを上記アイドルアドレ
スFIFOバッファのデータ入力へ戻す、アイドルアド
レスチェインを持つようにした。
に、複数の入ハイウェイ(以下では単に入線と称する)
を時分割多重し、到着したセルをバッファメモリ(以下
メインバッファと称する)に書込み、これを適当な順序
で読み出し、多重分離し、複数の出ハイウェイ(以下で
は単に出線と称する)に振り分けることによって交換動
作を行うスイッチングシステムにおいて、メインバッフ
ァの空きアドレスを格納しておくFIFO(First In F
irst Out)バッファ(アイドルアドレスFIFOと称す
る)と、使用中アドレスを出線対応に管理する手段を設
け、メインバッファへのセルの書込み時には、上記アイ
ドルアドレスFIFOバッファのデータ出力から空アド
レスを取り出し、メインバッファからのセルの読出し時
には、読み出しが終ったアドレスを上記アイドルアドレ
スFIFOバッファのデータ入力へ戻す、アイドルアド
レスチェインを持つようにした。
【0012】また、ノンブロックの多段通話路スイッチ
は、多段スイッチのリンクを、空間的に増やす、つまり
リンク本数を増やすだけでなく、時間的に増やす、つま
りリンク速度を上げることにより解決される。具体的に
は、出入回線数とリンク数は、それぞれ前記と同じく
m、rとするが、出入回線の速度を1としたとき、リン
クの速度はx倍とし、リンク本数をrとしたとき、r≧
2×{(m−1)/(x−1)}−1を満たすようなス
イッチ構成とした。
は、多段スイッチのリンクを、空間的に増やす、つまり
リンク本数を増やすだけでなく、時間的に増やす、つま
りリンク速度を上げることにより解決される。具体的に
は、出入回線数とリンク数は、それぞれ前記と同じく
m、rとするが、出入回線の速度を1としたとき、リン
クの速度はx倍とし、リンク本数をrとしたとき、r≧
2×{(m−1)/(x−1)}−1を満たすようなス
イッチ構成とした。
【0013】
【作用】セルが到着し、これをメインバッファに書き込
む際には、そのセルの宛先出線に関係なく、1つのアイ
ドルアドレスFIFOから空きアドレスを得るため、メ
インバッファに空きがある限りメインバッファ内のどの
領域でもセルを書き込む事ができる。到着するセルの宛
先が特定の出線へ偏っていたとしても、その分は他の宛
先へのセルが減少しているはずなので、必要となるメイ
ンバッファの容量は変わらない。
む際には、そのセルの宛先出線に関係なく、1つのアイ
ドルアドレスFIFOから空きアドレスを得るため、メ
インバッファに空きがある限りメインバッファ内のどの
領域でもセルを書き込む事ができる。到着するセルの宛
先が特定の出線へ偏っていたとしても、その分は他の宛
先へのセルが減少しているはずなので、必要となるメイ
ンバッファの容量は変わらない。
【0014】また、セルを読み出すまでは、そのセルが
格納されているアドレスはアイドルアドレスFIFOに
戻らないので、同一アドレスにセルが上書きされて、そ
こに格納されていたセルが消失してしまう事はない。
格納されているアドレスはアイドルアドレスFIFOに
戻らないので、同一アドレスにセルが上書きされて、そ
こに格納されていたセルが消失してしまう事はない。
【0015】多段スイッチで、(m−1)は、m本の入
回線のうちの(m−1)本が使用中である状態を示す。
一方、(x−1)は、リンク速度比xから、入回線速度
比である1を引いたものであり、「(m−1)/(x−
1)」は、リンクに空き容量はあるのに、入回線1回線
分は収容できないという状態でのリンクの本数を表わし
ている。尚、記号「a」はa以上の最小の整数を表わ
す。ここから1本のリンクを除いた{「(m−1)/
(x−1)」−1}本のリンクがこのような状態であ
り、出回線側も入回線側と全く同様であるから、リンク
本数が2×{「(m−1)/(x−1)」−1}本であ
る時、新たに入回線1回線分はリンクに収容できず、更
にもう1本の収容可能リンクがあれば、即ち、2×
{「(m−1)/(x−1)」−1}+1であれば、入
回線側(1次リンク)、出回線側(2次リンク)双方
で、入回線1回線分以上の空き容量を共通に持つリンク
が必ず存在するので、このスイッチはブロックすること
がない。
回線のうちの(m−1)本が使用中である状態を示す。
一方、(x−1)は、リンク速度比xから、入回線速度
比である1を引いたものであり、「(m−1)/(x−
1)」は、リンクに空き容量はあるのに、入回線1回線
分は収容できないという状態でのリンクの本数を表わし
ている。尚、記号「a」はa以上の最小の整数を表わ
す。ここから1本のリンクを除いた{「(m−1)/
(x−1)」−1}本のリンクがこのような状態であ
り、出回線側も入回線側と全く同様であるから、リンク
本数が2×{「(m−1)/(x−1)」−1}本であ
る時、新たに入回線1回線分はリンクに収容できず、更
にもう1本の収容可能リンクがあれば、即ち、2×
{「(m−1)/(x−1)」−1}+1であれば、入
回線側(1次リンク)、出回線側(2次リンク)双方
で、入回線1回線分以上の空き容量を共通に持つリンク
が必ず存在するので、このスイッチはブロックすること
がない。
【0016】
【実施例】以下、本発明の一実施例を図1により説明す
る。図1においては、n本の入線が、直並列変換多重器
101を介してメインバッファ105のデータに入力
(DI)に接続され、メインバッファ105のデータ出
力(DO)は、並直列変換多重分離器に接続されm本の
出線に分離されている。直並列変換多重器101の出力
のうち、セルのヘッダに相当する部分は、ヘッダ変換テ
ーブル102の読出しアドレス端子(RA)に接続さ
れ、ヘッダ変換テーブル102のデータ出力(DO)の
うち、新ヘッダ部分はメインバッファ105のデータ入
力へ接続され、空き/使用中情報(空=0)部分はAN
Dゲート109を介しメインバッファ105の書込みイ
ネーブル入力(WE)へ接続され、出線番号部分はアド
レスポインタ104の宛先出線番号入力(DEST)に
接続される。ヘッダ変換テーブル102のデータ入力
(DI)と書込みアドレス(WA)は、図示していない
制御系に接続されている。アイドルアドレスFIFO1
03のデータ出力(DO)はメインバッファ105のデ
ータ入力(DI)とアドレスポインタ104の次書込み
アドレス入力(NWAD)へ接続され、空き表示出力
(EPTY)はANDゲート109を介しメインバッフ
ァ105の書込みイネーブル入力(WE)へ接続され
る。アドレスポインタ104の書込みアドレス出力(W
AD)はメインバッファ105の書込みアドレス入力
(WA)へ接続され、読出しアドレス出力(RAD)
は、セレクタ110を介してメインバッファ105の読
出しアドレス出力(RA)とアイドルアドレスFIFO
103のデータ入力(DI)に接続される。メインバッ
ファ105のデータ出力(DO)のうち、次読出しアド
レスに相当する部分はアドレスポインタ104の次読出
しアドレス入力(NRAD)へ接続され、それ以外の部
分、即ちセル本体に相当する部分は、並直列変換多重分
離器106を介し、各出線へ分離される。制御カウンタ
107の出力はアドレスポインタ104の読出しカウン
タ入力(RACNT)へ接続される。空アドレスレジス
タ111はセレクタ110の入力へ接続される。アドレ
スポインタ104のキュー状態表示出力(STS)はセ
レクタ110の選択入力と、アイドルアドレスFIFO
103の書込みイネーブル入力(WE)へ接続されてい
る。
る。図1においては、n本の入線が、直並列変換多重器
101を介してメインバッファ105のデータに入力
(DI)に接続され、メインバッファ105のデータ出
力(DO)は、並直列変換多重分離器に接続されm本の
出線に分離されている。直並列変換多重器101の出力
のうち、セルのヘッダに相当する部分は、ヘッダ変換テ
ーブル102の読出しアドレス端子(RA)に接続さ
れ、ヘッダ変換テーブル102のデータ出力(DO)の
うち、新ヘッダ部分はメインバッファ105のデータ入
力へ接続され、空き/使用中情報(空=0)部分はAN
Dゲート109を介しメインバッファ105の書込みイ
ネーブル入力(WE)へ接続され、出線番号部分はアド
レスポインタ104の宛先出線番号入力(DEST)に
接続される。ヘッダ変換テーブル102のデータ入力
(DI)と書込みアドレス(WA)は、図示していない
制御系に接続されている。アイドルアドレスFIFO1
03のデータ出力(DO)はメインバッファ105のデ
ータ入力(DI)とアドレスポインタ104の次書込み
アドレス入力(NWAD)へ接続され、空き表示出力
(EPTY)はANDゲート109を介しメインバッフ
ァ105の書込みイネーブル入力(WE)へ接続され
る。アドレスポインタ104の書込みアドレス出力(W
AD)はメインバッファ105の書込みアドレス入力
(WA)へ接続され、読出しアドレス出力(RAD)
は、セレクタ110を介してメインバッファ105の読
出しアドレス出力(RA)とアイドルアドレスFIFO
103のデータ入力(DI)に接続される。メインバッ
ファ105のデータ出力(DO)のうち、次読出しアド
レスに相当する部分はアドレスポインタ104の次読出
しアドレス入力(NRAD)へ接続され、それ以外の部
分、即ちセル本体に相当する部分は、並直列変換多重分
離器106を介し、各出線へ分離される。制御カウンタ
107の出力はアドレスポインタ104の読出しカウン
タ入力(RACNT)へ接続される。空アドレスレジス
タ111はセレクタ110の入力へ接続される。アドレ
スポインタ104のキュー状態表示出力(STS)はセ
レクタ110の選択入力と、アイドルアドレスFIFO
103の書込みイネーブル入力(WE)へ接続されてい
る。
【0017】まず、メインバッファへのセルの書込み動
作を説明する。各入線から到着したセルは、直並列変換
多重器101で並列変換し、セルを1個ずつ逐次取扱う
ことを容易にする。入線から到着するセルの構造の例
は、図2(a)に、直並列変換多重の概念図は図4に示
してある。直並列変換多重器は、一般にバレルシフタと
呼ばれる公知の回路を用いて構成できる。図2(a)に
示すように、セルのヘッダには論理チャネル番号が書い
てあり、この番号でヘッダ変換テーブル102にアクセ
スすることで、そのセルの出線側での新しい論理チャネ
ル番号、セルが空きか使用されているかの情報、セルの
宛先出線番号を得る。これらの情報は、呼設定時に制御
系からのアクセスでテーブル内に書き込まれる。図2
(b)にヘッダ変換テーブル102の出力の例を示す。
作を説明する。各入線から到着したセルは、直並列変換
多重器101で並列変換し、セルを1個ずつ逐次取扱う
ことを容易にする。入線から到着するセルの構造の例
は、図2(a)に、直並列変換多重の概念図は図4に示
してある。直並列変換多重器は、一般にバレルシフタと
呼ばれる公知の回路を用いて構成できる。図2(a)に
示すように、セルのヘッダには論理チャネル番号が書い
てあり、この番号でヘッダ変換テーブル102にアクセ
スすることで、そのセルの出線側での新しい論理チャネ
ル番号、セルが空きか使用されているかの情報、セルの
宛先出線番号を得る。これらの情報は、呼設定時に制御
系からのアクセスでテーブル内に書き込まれる。図2
(b)にヘッダ変換テーブル102の出力の例を示す。
【0018】セルの宛先出線番号はアドレスポインタ1
04へ入力され、これに応じて適当な書込みアドレスが
得られる。該書込みアドレスは、アイドルアドレスFI
FO103から予め入力されたものである。該書込みア
ドレスを用いてセルはメインバッファ105へ書込まれ
る。尚、セルが空きセルである場合、もしくはアイドル
アドレスFIFOが空きである場合(即ちメインバッフ
ァに空きが無い場合)は、ANDゲート109の出力が
Lとなるためメインバッファ105には書込みは行れ
ず、また、アイドルアドレスFIFOの読出しクロック
(RCK)もLとなり、空アドレスの出力も行われな
い。
04へ入力され、これに応じて適当な書込みアドレスが
得られる。該書込みアドレスは、アイドルアドレスFI
FO103から予め入力されたものである。該書込みア
ドレスを用いてセルはメインバッファ105へ書込まれ
る。尚、セルが空きセルである場合、もしくはアイドル
アドレスFIFOが空きである場合(即ちメインバッフ
ァに空きが無い場合)は、ANDゲート109の出力が
Lとなるためメインバッファ105には書込みは行れ
ず、また、アイドルアドレスFIFOの読出しクロック
(RCK)もLとなり、空アドレスの出力も行われな
い。
【0019】次に読出し動作を説明する。セルの読出し
は、制御カウンタ107が発生する数に応じてアドレス
ポインタ104から読出しアドレスを得て、これをメイ
ンバッファの読出しアドレスとすることでセルを読出
す。制御カウンタの値は、出線番号に対応する。即ち各
出線毎に順番に1つずつセルが読出されるわけである。
読出しアドレスとして使用したアドレスは、アイドルア
ドレスFIFO103のデータ入力(DI)へ送られ、
再度書込みアドレスとして用いられる。尚、ある出線に
宛てたセルが、メインバッファ内に1つも存在しないと
きは、キュー状態表示出力(STS)が出力され、セレ
クタ110によって、メインバッファ105の読出しア
ドレスとして、空セルアドレスレジスタ111に格納さ
れているアドレスが選択される。該アドレスに相当する
メインバッファの内容は常に空きセルとしてある。
は、制御カウンタ107が発生する数に応じてアドレス
ポインタ104から読出しアドレスを得て、これをメイ
ンバッファの読出しアドレスとすることでセルを読出
す。制御カウンタの値は、出線番号に対応する。即ち各
出線毎に順番に1つずつセルが読出されるわけである。
読出しアドレスとして使用したアドレスは、アイドルア
ドレスFIFO103のデータ入力(DI)へ送られ、
再度書込みアドレスとして用いられる。尚、ある出線に
宛てたセルが、メインバッファ内に1つも存在しないと
きは、キュー状態表示出力(STS)が出力され、セレ
クタ110によって、メインバッファ105の読出しア
ドレスとして、空セルアドレスレジスタ111に格納さ
れているアドレスが選択される。該アドレスに相当する
メインバッファの内容は常に空きセルとしてある。
【0020】アイドルアドレスFIFOのデータ出力
は、セルと一緒にメインバッファ内に格納する。これは
そのセルの宛先出線と同じ宛先の、次のセルの格納アド
レスを示すためである。詳しい動作は図3を用いて次に
述べる。尚、メインバッファ内のセル構造を図2(c)
に示す。
は、セルと一緒にメインバッファ内に格納する。これは
そのセルの宛先出線と同じ宛先の、次のセルの格納アド
レスを示すためである。詳しい動作は図3を用いて次に
述べる。尚、メインバッファ内のセル構造を図2(c)
に示す。
【0021】次に図3を用いて、アドレスポインタ10
4の構成と動作を説明する。出線番号入力(DEST)
は、出線番号デコーダ301の入力と書き込みアドレス
セレクタ308の選択入力に接続される。出線番号デコ
ーダ301のm本のデコード出力は、それぞれm個の書
込みレジスタ(WR1〜m)302〜303のクロック
入力に接続される。外部のアイドルアドレスFIFOか
ら入力される次書込みアドレス(NWAD)は各書込み
レジスタの入力に接続され、各書込みレジスタの出力は
書込みアドレスセレクタ308を介して、書込みアドレ
ス出力(WAD)となる。一方、制御カウンタ入力(R
ACNT)はデコーダ311と読出しアドレスセレクタ
309の選択入力に接続され、デコーダ311のm本の
デコード出力は、それぞれm個の読出しレジスタ(RR
1〜m)304〜305のクロック入力として、ゲート
を介して接続される。外部からの次読出アドレス入力
(NRAD)は、各読出しレジスタの入力に接続され、
各読出しレジスタ出力は読出しアドレスセレクタ309
を介して読出しアドレス(RAD)となる。不一致検出
器306〜307はそれぞれ対応する書込みレジスタと
読出しレジスタの出力を入力とし、そのそれぞれの出力
は不一致情報セレクタ310を介して、キュー状態表示
出力(STS)となる。また、不一致検出器の出力は上
記ゲートの一方の入力にも接続される。
4の構成と動作を説明する。出線番号入力(DEST)
は、出線番号デコーダ301の入力と書き込みアドレス
セレクタ308の選択入力に接続される。出線番号デコ
ーダ301のm本のデコード出力は、それぞれm個の書
込みレジスタ(WR1〜m)302〜303のクロック
入力に接続される。外部のアイドルアドレスFIFOか
ら入力される次書込みアドレス(NWAD)は各書込み
レジスタの入力に接続され、各書込みレジスタの出力は
書込みアドレスセレクタ308を介して、書込みアドレ
ス出力(WAD)となる。一方、制御カウンタ入力(R
ACNT)はデコーダ311と読出しアドレスセレクタ
309の選択入力に接続され、デコーダ311のm本の
デコード出力は、それぞれm個の読出しレジスタ(RR
1〜m)304〜305のクロック入力として、ゲート
を介して接続される。外部からの次読出アドレス入力
(NRAD)は、各読出しレジスタの入力に接続され、
各読出しレジスタ出力は読出しアドレスセレクタ309
を介して読出しアドレス(RAD)となる。不一致検出
器306〜307はそれぞれ対応する書込みレジスタと
読出しレジスタの出力を入力とし、そのそれぞれの出力
は不一致情報セレクタ310を介して、キュー状態表示
出力(STS)となる。また、不一致検出器の出力は上
記ゲートの一方の入力にも接続される。
【0022】出線番号入力(DEST)によりm個の書
込みレジスタの出力のうち、その出線番号に相当するも
のを書込みアドレスセレクタ308で選択し、書込みア
ドレス出力(WAD)とする。このとき、同時に出線番
号デコーダ301のデコード出力により、上記に相当す
る書込みレジスタの保持する値を、アイドルアドレスF
IFOから入力される(NWAD)値に更新する。従っ
て、更新直前でのNWADの値は、この時書込みを行お
うとしているセルの宛先出線番号と同じ宛先のセルが次
に入ってきた時の書込みアドレスに相当する。そのた
め、このNWADの値をこの時書込みを行おうとしてい
るセルと一緒にメインバッファに格納しておけば、この
セルを読み出した時に、同じ出線へ宛てたセルを次に読
み出す時は、どのアドレスから読み出せば良いのかを知
ることができる。セルの読み出し時は、制御カウンタの
値を選択入力とする読出しアドレスセレクタにより読出
しレジスタ出力を選択し、そのレジスタの保持値を読出
しアドレス出力(RAD)として出力し、これを読出し
アドレスとして用いる。同時にデコーダ311の出力に
よって、この時選択された読出しレジスタの保持値を更
新する。このときの読出しレジスタの入力は、メインバ
ッファから読出される、上記書込み時にセル一と緒に格
納した次読出しアドレスであるので、同じ出線へ宛てた
次のセルのアドレスを読出しレジスタに保持させる事が
できる。
込みレジスタの出力のうち、その出線番号に相当するも
のを書込みアドレスセレクタ308で選択し、書込みア
ドレス出力(WAD)とする。このとき、同時に出線番
号デコーダ301のデコード出力により、上記に相当す
る書込みレジスタの保持する値を、アイドルアドレスF
IFOから入力される(NWAD)値に更新する。従っ
て、更新直前でのNWADの値は、この時書込みを行お
うとしているセルの宛先出線番号と同じ宛先のセルが次
に入ってきた時の書込みアドレスに相当する。そのた
め、このNWADの値をこの時書込みを行おうとしてい
るセルと一緒にメインバッファに格納しておけば、この
セルを読み出した時に、同じ出線へ宛てたセルを次に読
み出す時は、どのアドレスから読み出せば良いのかを知
ることができる。セルの読み出し時は、制御カウンタの
値を選択入力とする読出しアドレスセレクタにより読出
しレジスタ出力を選択し、そのレジスタの保持値を読出
しアドレス出力(RAD)として出力し、これを読出し
アドレスとして用いる。同時にデコーダ311の出力に
よって、この時選択された読出しレジスタの保持値を更
新する。このときの読出しレジスタの入力は、メインバ
ッファから読出される、上記書込み時にセル一と緒に格
納した次読出しアドレスであるので、同じ出線へ宛てた
次のセルのアドレスを読出しレジスタに保持させる事が
できる。
【0023】図5はアイドルアドレスFIFO103の
構成を示す。アイドルアドレスFIFO103は、メモ
リ501、書込みカウンタ(WCNT)502、読出し
カウンタ(RCNT)503、一致検出器504から成
る。書込みカウンタ502は、書込みアドレス(WA)
を出力するカウンタで、メモリ501のアドレスの数だ
けカウントするリングカウンタである。読出しカウンタ
503は、読出しアドレス(RA)を出力するカウンタ
で、メモリ501のアドレスの数だけカウントするリン
グカウンタである。両カウンタの値が同一になった時は
メモリが空になった状態であるから、これを一致検出器
504で検出して空き出力(EPTY)を出す。以上の
ように、全体としてはFIFO機能を持つものである。
構成を示す。アイドルアドレスFIFO103は、メモ
リ501、書込みカウンタ(WCNT)502、読出し
カウンタ(RCNT)503、一致検出器504から成
る。書込みカウンタ502は、書込みアドレス(WA)
を出力するカウンタで、メモリ501のアドレスの数だ
けカウントするリングカウンタである。読出しカウンタ
503は、読出しアドレス(RA)を出力するカウンタ
で、メモリ501のアドレスの数だけカウントするリン
グカウンタである。両カウンタの値が同一になった時は
メモリが空になった状態であるから、これを一致検出器
504で検出して空き出力(EPTY)を出す。以上の
ように、全体としてはFIFO機能を持つものである。
【0024】次に図6を用いて他の実施例を説明する。
図6に示すスイッチングシステムは、基本的には図1に
示すものと同じ原理によるものであるが、図1のものに
更に優先制御機構を付加してある。図6において図1に
示す構成要素と同一のものは同一の符号を付与してあ
り、説明は省略する。図1との最も大きな相違は、アド
レスポインタが複数ある点である。ここでは優先クラス
として3つのクラスがあると仮定する。それぞれクラス
1(C1)、クラス2(C2)、クラス3(C3)と称
する。
図6に示すスイッチングシステムは、基本的には図1に
示すものと同じ原理によるものであるが、図1のものに
更に優先制御機構を付加してある。図6において図1に
示す構成要素と同一のものは同一の符号を付与してあ
り、説明は省略する。図1との最も大きな相違は、アド
レスポインタが複数ある点である。ここでは優先クラス
として3つのクラスがあると仮定する。それぞれクラス
1(C1)、クラス2(C2)、クラス3(C3)と称
する。
【0025】図6のヘッダ変換テーブル102の出力に
は、クラス表示が含まれている。クラス表示出力は、ク
ラスデコーダ(CDEC)605の入力と書込みクラス
セレクタ(WSEL)606の選択入力に接続される。
クラスデコーダ(CDEC)605の各デコード出力
は、それぞれのクラスに対応するアドレスポインタの書
込みアドレスイネーブル入力(WAEN)へ接続され
る。クラスデコーダ(CDEC)605のデコード出力
のうち、C2出力はアップダウンカウンタ608の出力
とANDをとってC2′とする。クラスデコーダ(CD
EC)605のC1、C3出力とC2′のOR出力をメ
インバッファ105の書込みイネーブル(WE)に接続
する。各クラスに対応するアドレスポインタ、即ちアド
レスポインタ(クラス1)601、アドレスポインタ
(クラス2)602、アドレスポインタ(クラス3)6
03の各キュー状態表示出力(STS)は読出アクセス
制御604の入力に接続される。読出アクセス制御の入
力と出力の関係は一例を図7に示す。読出しアクセス制
御604の出力は読出しクラスセレクタ(RSEL)6
07とデコーダ(REDEC)609の入力に接続され
る。デコーダ(REDEC)609のデコード出力はそ
れぞれ対応するクラスのアドレスポインタの読出アドレ
スイネーブル入力(RAEN)に接続されるとともに、
デコード出力のORがアイドルアドレスFIFOの書込
みイネーブル入力(WE)に接続される。尚、アップダ
ウンカウンタ608はクラス2の読出アドレスイネーブ
ル入力(RAEN)がアップ入力、C2′がダウン入力
である。ここで各クラスの定義は、クラス1が遅延時間
が小さく、セルの紛失率も小さいもの、クラス2が遅延
時間が小さいが、セル紛失率はやや大きいもの、クラス
3が遅延時間はやや大きいがセル紛失率が小さいもので
ある。クラス2は紛失率が他のクラスよりやや大きくて
も良いので、使用可能なメインバッファの容量を制限す
る。具体的には、アップダウンカウンタ608に使用を
許す容量をセル数換算でセットする。アップダウンカウ
ンタ608は、書込み時にダウン、読出し時にアップす
るので、このカウンタが0になった時は制限値一杯まで
メインバッファを使用している事を示す。この時はC
2′出力はLとなりこのクラスの新たな書込みは行なわ
れない。従って、この時到着したクラス2のセルは廃棄
される。一方、遅延時間については、クラス1が一番小
さく、クラス3は一番大きくなるように読出アクセス制
御で読出しの優先順位付けを行う。具体的には出線毎
に、クラス1のセルがメインバッファ内にある時はまず
それを読出し、クラス1のキューが無くなったらクラス
のセルを読出し、クラス2のキューも無くなったらクラ
ス3のセルを読出す、というように行う。
は、クラス表示が含まれている。クラス表示出力は、ク
ラスデコーダ(CDEC)605の入力と書込みクラス
セレクタ(WSEL)606の選択入力に接続される。
クラスデコーダ(CDEC)605の各デコード出力
は、それぞれのクラスに対応するアドレスポインタの書
込みアドレスイネーブル入力(WAEN)へ接続され
る。クラスデコーダ(CDEC)605のデコード出力
のうち、C2出力はアップダウンカウンタ608の出力
とANDをとってC2′とする。クラスデコーダ(CD
EC)605のC1、C3出力とC2′のOR出力をメ
インバッファ105の書込みイネーブル(WE)に接続
する。各クラスに対応するアドレスポインタ、即ちアド
レスポインタ(クラス1)601、アドレスポインタ
(クラス2)602、アドレスポインタ(クラス3)6
03の各キュー状態表示出力(STS)は読出アクセス
制御604の入力に接続される。読出アクセス制御の入
力と出力の関係は一例を図7に示す。読出しアクセス制
御604の出力は読出しクラスセレクタ(RSEL)6
07とデコーダ(REDEC)609の入力に接続され
る。デコーダ(REDEC)609のデコード出力はそ
れぞれ対応するクラスのアドレスポインタの読出アドレ
スイネーブル入力(RAEN)に接続されるとともに、
デコード出力のORがアイドルアドレスFIFOの書込
みイネーブル入力(WE)に接続される。尚、アップダ
ウンカウンタ608はクラス2の読出アドレスイネーブ
ル入力(RAEN)がアップ入力、C2′がダウン入力
である。ここで各クラスの定義は、クラス1が遅延時間
が小さく、セルの紛失率も小さいもの、クラス2が遅延
時間が小さいが、セル紛失率はやや大きいもの、クラス
3が遅延時間はやや大きいがセル紛失率が小さいもので
ある。クラス2は紛失率が他のクラスよりやや大きくて
も良いので、使用可能なメインバッファの容量を制限す
る。具体的には、アップダウンカウンタ608に使用を
許す容量をセル数換算でセットする。アップダウンカウ
ンタ608は、書込み時にダウン、読出し時にアップす
るので、このカウンタが0になった時は制限値一杯まで
メインバッファを使用している事を示す。この時はC
2′出力はLとなりこのクラスの新たな書込みは行なわ
れない。従って、この時到着したクラス2のセルは廃棄
される。一方、遅延時間については、クラス1が一番小
さく、クラス3は一番大きくなるように読出アクセス制
御で読出しの優先順位付けを行う。具体的には出線毎
に、クラス1のセルがメインバッファ内にある時はまず
それを読出し、クラス1のキューが無くなったらクラス
のセルを読出し、クラス2のキューも無くなったらクラ
ス3のセルを読出す、というように行う。
【0026】セルが到着するとヘッダ変換テーブル10
2の出力によりそのセルが属するクラスが識別でき、ク
ラスデコーダ605によりそのクラスに対応するアドレ
スポインタへ書込みアドレスイネーブル出力(WAE
N)が出される。これに対してアドレスポインタが出力
した書込みアドレス出力(WAD)は書込みクラスセレ
クタ(WSEL)606で選択されメインバッファの書
込みアドレス(WA)として用いられる。一方、読出し
の場合は、先に述べたように、読出アクセス制御604
が、各クラスの各出線対応の待ちキューの有無を監視し
て、待ちキューがあるものの中で最も優先順位の高いも
のから出力するように制御する。具体的には、デコーダ
609のデコード出力が、読出しを行うクラスのアドレ
スポインタを指示し、読出しクラスセレクタ607が、
読出しを行うべきクラスのアドレスポインタが出力した
読出しアドレス出力を選択し、メインバッファの読出し
アドレスとする。
2の出力によりそのセルが属するクラスが識別でき、ク
ラスデコーダ605によりそのクラスに対応するアドレ
スポインタへ書込みアドレスイネーブル出力(WAE
N)が出される。これに対してアドレスポインタが出力
した書込みアドレス出力(WAD)は書込みクラスセレ
クタ(WSEL)606で選択されメインバッファの書
込みアドレス(WA)として用いられる。一方、読出し
の場合は、先に述べたように、読出アクセス制御604
が、各クラスの各出線対応の待ちキューの有無を監視し
て、待ちキューがあるものの中で最も優先順位の高いも
のから出力するように制御する。具体的には、デコーダ
609のデコード出力が、読出しを行うクラスのアドレ
スポインタを指示し、読出しクラスセレクタ607が、
読出しを行うべきクラスのアドレスポインタが出力した
読出しアドレス出力を選択し、メインバッファの読出し
アドレスとする。
【0027】次に、図8を用いて別の実施例を説明す
る。図8の構成は図1のヘッダ変換テーブル102が無
いものである。この場合は、入線から到着するセルの構
造が、図9のようになっている。このような形式はスイ
ッチの前段に入線毎にヘッダ変換テーブルを設ける構成
に適している。また、後で述べる多段構成のスイッチを
考えたとき、各段のスイッチでそれぞれヘッダ変換をせ
ずに、前もって一括してヘッダ変換を行う事ができると
いう特徴がある。
る。図8の構成は図1のヘッダ変換テーブル102が無
いものである。この場合は、入線から到着するセルの構
造が、図9のようになっている。このような形式はスイ
ッチの前段に入線毎にヘッダ変換テーブルを設ける構成
に適している。また、後で述べる多段構成のスイッチを
考えたとき、各段のスイッチでそれぞれヘッダ変換をせ
ずに、前もって一括してヘッダ変換を行う事ができると
いう特徴がある。
【0028】尚、ここまで述べた各実施例において、メ
インバッファとアイドルアドレスFIFO、または、メ
インバッファとアイドルアドレスFIFOとアドレスポ
インタを、集積回路化し、同一チップ上に搭載すれば、
小形のスイッチが実現できるとともに、以下に述べる多
段構成の実現も容易となる。
インバッファとアイドルアドレスFIFO、または、メ
インバッファとアイドルアドレスFIFOとアドレスポ
インタを、集積回路化し、同一チップ上に搭載すれば、
小形のスイッチが実現できるとともに、以下に述べる多
段構成の実現も容易となる。
【0029】次に、図10および図11を用いて、多段
構成のスイッチ(多段通話路スイッチ)の実施例を説明
する。まず、具体的な実施例の説明に先だって、多段ス
イッチのノンブロック条件について説明する。
構成のスイッチ(多段通話路スイッチ)の実施例を説明
する。まず、具体的な実施例の説明に先だって、多段ス
イッチのノンブロック条件について説明する。
【0030】従来、回線交換におけるノンブロックの多
段通話路スイッチとしては、クロス形が良く知られてい
る。(秋丸著「現代交換工学概論」オーム社 昭和54
年PP.136〜137およびシー・クロス:ア スタ
ディ オブ ノン ブロッキング ネットワークス、ベ
ル システム テクニカル ジャーナル 第32巻第3
号(1953年)(C.Clos:A Study of Non Blocking N
etworks、Bell SystemTechnical Journal vol.32、No.3
(1953))このクロス形多段スイッチは、1次スイッチ
の入回線数をm、出回線数をr、2次スイッチの入回線
数、出回線数をともにk、3次スイッッチの入回線数を
r、出回線数をmとし、1次スイッチをk個、2次スイ
ッチをr個、3次スイッチをk個用い、1次スイッチの
r本の出回線を各2次スイッチに1本ずつ、2次スイッ
チのk本の出回線を各3次スイッチに1本ずつ接続する
多段スイッチ構成において、r≧2m−1(クロスの
式)を満たすよう構成した3段のスイッチである。尚、
ここで言うノンブロックとは、スイッチの入回線、出回
線双方に空き容量が存在する場合に、その間を接続する
パスが必ず存在する、ということである。
段通話路スイッチとしては、クロス形が良く知られてい
る。(秋丸著「現代交換工学概論」オーム社 昭和54
年PP.136〜137およびシー・クロス:ア スタ
ディ オブ ノン ブロッキング ネットワークス、ベ
ル システム テクニカル ジャーナル 第32巻第3
号(1953年)(C.Clos:A Study of Non Blocking N
etworks、Bell SystemTechnical Journal vol.32、No.3
(1953))このクロス形多段スイッチは、1次スイッチ
の入回線数をm、出回線数をr、2次スイッチの入回線
数、出回線数をともにk、3次スイッッチの入回線数を
r、出回線数をmとし、1次スイッチをk個、2次スイ
ッチをr個、3次スイッチをk個用い、1次スイッチの
r本の出回線を各2次スイッチに1本ずつ、2次スイッ
チのk本の出回線を各3次スイッチに1本ずつ接続する
多段スイッチ構成において、r≧2m−1(クロスの
式)を満たすよう構成した3段のスイッチである。尚、
ここで言うノンブロックとは、スイッチの入回線、出回
線双方に空き容量が存在する場合に、その間を接続する
パスが必ず存在する、ということである。
【0031】上記クロス形スイッチは、単一の速度を持
つ複数の呼を扱う場合にはノンブロックである。ところ
が、それぞれの呼が任意の速度を持つ場合には、単位ス
イッチ間を結ぶリンクの使用効率が落ちるため、ノンブ
ロックとはならない。それぞれの呼の速度が異なると、
例えば、低速の呼がリンク容量の一部を占有しているた
めに、そのリンクにはまだ容量に空きがあるにもかかわ
らず、高速の呼はそこへは入れないという、いわゆる虫
喰い現象が起こる。このため、リンクの使用効率が落
ち、上記のクロスの式を満たしていても、ブロックが起
きてしまう。
つ複数の呼を扱う場合にはノンブロックである。ところ
が、それぞれの呼が任意の速度を持つ場合には、単位ス
イッチ間を結ぶリンクの使用効率が落ちるため、ノンブ
ロックとはならない。それぞれの呼の速度が異なると、
例えば、低速の呼がリンク容量の一部を占有しているた
めに、そのリンクにはまだ容量に空きがあるにもかかわ
らず、高速の呼はそこへは入れないという、いわゆる虫
喰い現象が起こる。このため、リンクの使用効率が落
ち、上記のクロスの式を満たしていても、ブロックが起
きてしまう。
【0032】この問題は、多段スイッチのリンクを、空
間的に増やす、つまりリンク本数を増やすだけでなく、
時間的に増やす、つまりリンク速度を上げることにより
解決される。具体的には、出入回線数とリンク数は、そ
れぞれ前記と同じくm、rとするが、出入回線の速度を
1としたとき、リンクの速度はx倍とし、r≧2×
{(m−1)/(x−1)}−1を満たすようなスイッ
チ構成とする。
間的に増やす、つまりリンク本数を増やすだけでなく、
時間的に増やす、つまりリンク速度を上げることにより
解決される。具体的には、出入回線数とリンク数は、そ
れぞれ前記と同じくm、rとするが、出入回線の速度を
1としたとき、リンクの速度はx倍とし、r≧2×
{(m−1)/(x−1)}−1を満たすようなスイッ
チ構成とする。
【0033】上式で、右辺の(m−1)は、m本の入回
線のうちの(m−1)本が使用中である状態を示す。一
方、(x−1)は、リンク速度比xから、入回線速度比
である1を引いたものであり、あるリンクがその速度の
うちあと入回線1回線分に微小量Δだけ足りない容量を
残して使われている状態(x−1+Δ)のΔ→0の極限
値を示す。従って、「(m−1)/(x−1)」は、リ
ンクに空き容量はあるのに、入回線1回線分は収容でき
ないという状態、即ち、各リンクが最も効率の悪い状態
で使用されている状態でのリンクの本数を表わしてい
る。尚、記号「a」はaより大きい最小の整数を表わ
す。この計算結果である「(m−1)/(x−1)」の
値は、小数点以下の数値が切り上げられているので、こ
こから1本のリンクを除いた{「(m−1)/(x−
1)」−1}本のリンクがこのような状態であり、出回
線側も入回線側と全く同様であるから、リンク本数が上
記の2倍、即ち、2×{「(m−1)/(x−1)」−
1}本である時、新たに入回線1回線分はリンクに収容
できず、更にもう1本の収容可能リンクがあれば、即
ち、2×{「(m−1)/(x−1)」−1}+1であ
れば、入回線側(1次リンク)、出回線側(2次リン
ク)双方で、入回線1回線分以上の空き容量を共通に持
つリンクが必ず存在する。
線のうちの(m−1)本が使用中である状態を示す。一
方、(x−1)は、リンク速度比xから、入回線速度比
である1を引いたものであり、あるリンクがその速度の
うちあと入回線1回線分に微小量Δだけ足りない容量を
残して使われている状態(x−1+Δ)のΔ→0の極限
値を示す。従って、「(m−1)/(x−1)」は、リ
ンクに空き容量はあるのに、入回線1回線分は収容でき
ないという状態、即ち、各リンクが最も効率の悪い状態
で使用されている状態でのリンクの本数を表わしてい
る。尚、記号「a」はaより大きい最小の整数を表わ
す。この計算結果である「(m−1)/(x−1)」の
値は、小数点以下の数値が切り上げられているので、こ
こから1本のリンクを除いた{「(m−1)/(x−
1)」−1}本のリンクがこのような状態であり、出回
線側も入回線側と全く同様であるから、リンク本数が上
記の2倍、即ち、2×{「(m−1)/(x−1)」−
1}本である時、新たに入回線1回線分はリンクに収容
できず、更にもう1本の収容可能リンクがあれば、即
ち、2×{「(m−1)/(x−1)」−1}+1であ
れば、入回線側(1次リンク)、出回線側(2次リン
ク)双方で、入回線1回線分以上の空き容量を共通に持
つリンクが必ず存在する。
【0034】したがって、リンク本数をrとしたとき、
r≧2×{「(m−1)/(x−1)」−1}+1を満
たすならば、このスイッチはブロックすることがない。
r≧2×{「(m−1)/(x−1)」−1}+1を満
たすならば、このスイッチはブロックすることがない。
【0035】以下、本発明の一実施例を図10により説
明する。図10に示すように、出入回線数nに対し、n
=mkである。初段スイッチとして、入端子数m、出端
子数2m−3の単位スイッチをk個並べた。また、中間
段スイッチとして、出入端子数kの単位スイッチを2m
−3個、終段スイッチとして、入端子数2m−3、出端
子数mの単位スイッチをk個、それぞれ並べた。それぞ
れの単位スイッチ間の接続は、図10に示すように、初
段スイッチを構成するある単位スイッチは、中間段スイ
ッチを構成する全ての単位スイッチと、中間段スイッチ
を構成するある単位スイッチは、終段スイッチを構成す
る全ての単位スイッチと接続されるようになっている。
先に述べたノンブロック条件の式、r≧2×{「(m−
1)/(x−1)」−1}+1において、x=2、r=
2m−3に相当するもので、等号が成立する。尚、各段
の単位スイッチとしては、既に図1、図6、図8で説明
したものや、図12、図16で説明するものが適用でき
る。
明する。図10に示すように、出入回線数nに対し、n
=mkである。初段スイッチとして、入端子数m、出端
子数2m−3の単位スイッチをk個並べた。また、中間
段スイッチとして、出入端子数kの単位スイッチを2m
−3個、終段スイッチとして、入端子数2m−3、出端
子数mの単位スイッチをk個、それぞれ並べた。それぞ
れの単位スイッチ間の接続は、図10に示すように、初
段スイッチを構成するある単位スイッチは、中間段スイ
ッチを構成する全ての単位スイッチと、中間段スイッチ
を構成するある単位スイッチは、終段スイッチを構成す
る全ての単位スイッチと接続されるようになっている。
先に述べたノンブロック条件の式、r≧2×{「(m−
1)/(x−1)」−1}+1において、x=2、r=
2m−3に相当するもので、等号が成立する。尚、各段
の単位スイッチとしては、既に図1、図6、図8で説明
したものや、図12、図16で説明するものが適用でき
る。
【0036】次に、図11に多段通話路スイッチのもう
1つの実施例を示す。図10の実施例が、先に述べたノ
ンブロック条件の式、r≧2×{「(m−1)/(x−
1)」−1}+1において、x=2、r=2m−3の例
であったのに対し、本例ではx=3、r=m−2の例で
ある。この場合も等号が成立する。構成の考え方は、図
10と同様である。各単位スイッチの構成も、具体的に
は第1の実施例と同様であるので詳細な説明は省略す
る。
1つの実施例を示す。図10の実施例が、先に述べたノ
ンブロック条件の式、r≧2×{「(m−1)/(x−
1)」−1}+1において、x=2、r=2m−3の例
であったのに対し、本例ではx=3、r=m−2の例で
ある。この場合も等号が成立する。構成の考え方は、図
10と同様である。各単位スイッチの構成も、具体的に
は第1の実施例と同様であるので詳細な説明は省略す
る。
【0037】以上の実施例によれば、任意の通信速度を
持つ呼を、ノンブロックで交換できる多段スイッチが必
要最小限の構成にて実現できる。
持つ呼を、ノンブロックで交換できる多段スイッチが必
要最小限の構成にて実現できる。
【0038】次に図12にて、単位スイッチに関する他
の実施例を説明する。図12では、構成要素はアドレス
FIFO群1201を除いては図1と同じであり、接続
関係が若干異なる。図12では、アイドルアドレスFI
FO103のデータ出力(DO)は、そのままメインバ
ッファ105の書込みアドレス(WA)に接続される。
また、メインバッファ105にはセル本体のみを書込
み、次アドレス情報は書き込まない。図13を用いて本
構成のポイントであるアドレスFIFO群1201につ
いて説明する。
の実施例を説明する。図12では、構成要素はアドレス
FIFO群1201を除いては図1と同じであり、接続
関係が若干異なる。図12では、アイドルアドレスFI
FO103のデータ出力(DO)は、そのままメインバ
ッファ105の書込みアドレス(WA)に接続される。
また、メインバッファ105にはセル本体のみを書込
み、次アドレス情報は書き込まない。図13を用いて本
構成のポイントであるアドレスFIFO群1201につ
いて説明する。
【0039】出線番号入力(DEST)は出線番号デコ
ーダ(WDEC)1301に接続され、そのm本のデコ
ード出力はそれぞれm個のFIFOバッファ1303〜
1304の書込み信号(WCK)入力に接続される。F
IFOバッファ1303〜1304のデータ入力は、図
12のアイドルアドレスFIFOのデータ出力である。
FIFOバッファ1303〜1304のデータ出力は読
出しアドレスセレクタ1305を介して読出しアドレス
出力(RAD)となる。読出しアドレスセレクタ130
5は制御カウンタ入力(RACNT)を選択入力とす
る。制御カウンタ入力(RACNT)は更に読出順序デ
コーダ1302の入力と空状態セレクタ(EPSEL)
1306の選択入力に接続される。読出し順序デコーダ
1302のデコード出力は各FIFOバッファの読出し
信号(RCK)入力に接続される。各FIFOバッファ
の空き状態信号(EP)は空状態セレクタ(EPSE
L)を介して、キュー状態表示出力(STS)となる。
ーダ(WDEC)1301に接続され、そのm本のデコ
ード出力はそれぞれm個のFIFOバッファ1303〜
1304の書込み信号(WCK)入力に接続される。F
IFOバッファ1303〜1304のデータ入力は、図
12のアイドルアドレスFIFOのデータ出力である。
FIFOバッファ1303〜1304のデータ出力は読
出しアドレスセレクタ1305を介して読出しアドレス
出力(RAD)となる。読出しアドレスセレクタ130
5は制御カウンタ入力(RACNT)を選択入力とす
る。制御カウンタ入力(RACNT)は更に読出順序デ
コーダ1302の入力と空状態セレクタ(EPSEL)
1306の選択入力に接続される。読出し順序デコーダ
1302のデコード出力は各FIFOバッファの読出し
信号(RCK)入力に接続される。各FIFOバッファ
の空き状態信号(EP)は空状態セレクタ(EPSE
L)を介して、キュー状態表示出力(STS)となる。
【0040】本実施例では、セル書込み時はアイドルア
ドレスFIFOから空アドレスを取出し、これをそのま
まメインバッファの書込みアドレスとする。同時に該ア
ドレスを、アドレスFIFO群1201の中のそのセル
の宛先出線番号に対応するFIFOバッファに書込む。
読出し時は、各FIFOバッファから順にアドレスを取
出し、これを読出しアドレスとしてメインバッファから
セルを読出す。FIFOバッファが空の時はEP出力が
出される。
ドレスFIFOから空アドレスを取出し、これをそのま
まメインバッファの書込みアドレスとする。同時に該ア
ドレスを、アドレスFIFO群1201の中のそのセル
の宛先出線番号に対応するFIFOバッファに書込む。
読出し時は、各FIFOバッファから順にアドレスを取
出し、これを読出しアドレスとしてメインバッファから
セルを読出す。FIFOバッファが空の時はEP出力が
出される。
【0041】本構成では、出線当りのバッファ可能セル
数がアドレスFIFO群の中のFIFOバッファの容量
で制限されてしまうが、この容量を充分大きめにとって
おけば、全体としては本構成は簡単な構成である。
数がアドレスFIFO群の中のFIFOバッファの容量
で制限されてしまうが、この容量を充分大きめにとって
おけば、全体としては本構成は簡単な構成である。
【0042】図14はスイッチ規模の拡張の一実施例で
ある。ヘッダ駆動形時間スイッチ1401〜1402と
ヘッダ駆動形空間スイッチ1403から成り、入線に対
応してヘッダ駆動形時間スイッチ1401〜1402を
設け、その各出力をヘッダ駆動形空間スイッチの入力と
する。
ある。ヘッダ駆動形時間スイッチ1401〜1402と
ヘッダ駆動形空間スイッチ1403から成り、入線に対
応してヘッダ駆動形時間スイッチ1401〜1402を
設け、その各出力をヘッダ駆動形空間スイッチの入力と
する。
【0043】ここで、ヘッダ駆動形時間スイッチという
のは、ヘッダ情報に基づいてセルの時間順序を入れ換え
るもので、具体的には、既に述べた図1、図6、図8、
図12等のスイッチングシステムが適用できる(但し、
多重、多重分離部を除いたもの)。これらの既に述べた
スイッチングシステムでは、セルの読出しは制御カウン
タの値に基づいて行う。そこで、図14のn個のヘッダ
駆動形時間スイッチの制御カウンタの値が常に全て異な
るようにしておけば(例えば1つずつずらしておけ
ば)、同時に読み出されたセルは全てその宛先出線番号
が異なる。従って、ヘッダ駆動形空間スイッチ1403
では、同時に入力したセルの宛先が同じであるための衝
突が起こらない。このため、ヘッダ駆動形空間スイッチ
は図15に示すような簡単な構成で良い。図15では、
各出入線に対応してタイミング回路1501〜150
n、セレクタ1511〜151n、選択アドレス発生部
1521〜152nを設け、各入線のヘッダ情報に相当
する部分はそれぞれ全入線分を選択アドレス発生部に接
続し、各入線のヘッダ以外の部分はタイミング回路を介
して各出線対応のセレクタそれぞれへ接続する。同時に
入力したセルの宛先は全て異なるので、各選択アドレス
発生部には、自分のところに相当する宛先を持ったヘッ
ダ情報が1つだけ来る。そのヘッタ情報が来た入線に相
当する選択アドレスを発生すればセレクタにより宛先通
りの選択がなされ、全体としては空間スイッチ動作を行
った事になる。
のは、ヘッダ情報に基づいてセルの時間順序を入れ換え
るもので、具体的には、既に述べた図1、図6、図8、
図12等のスイッチングシステムが適用できる(但し、
多重、多重分離部を除いたもの)。これらの既に述べた
スイッチングシステムでは、セルの読出しは制御カウン
タの値に基づいて行う。そこで、図14のn個のヘッダ
駆動形時間スイッチの制御カウンタの値が常に全て異な
るようにしておけば(例えば1つずつずらしておけ
ば)、同時に読み出されたセルは全てその宛先出線番号
が異なる。従って、ヘッダ駆動形空間スイッチ1403
では、同時に入力したセルの宛先が同じであるための衝
突が起こらない。このため、ヘッダ駆動形空間スイッチ
は図15に示すような簡単な構成で良い。図15では、
各出入線に対応してタイミング回路1501〜150
n、セレクタ1511〜151n、選択アドレス発生部
1521〜152nを設け、各入線のヘッダ情報に相当
する部分はそれぞれ全入線分を選択アドレス発生部に接
続し、各入線のヘッダ以外の部分はタイミング回路を介
して各出線対応のセレクタそれぞれへ接続する。同時に
入力したセルの宛先は全て異なるので、各選択アドレス
発生部には、自分のところに相当する宛先を持ったヘッ
ダ情報が1つだけ来る。そのヘッタ情報が来た入線に相
当する選択アドレスを発生すればセレクタにより宛先通
りの選択がなされ、全体としては空間スイッチ動作を行
った事になる。
【0044】図16は図12の構成に優先制御機構を付
加したものである。ヘッダ変換テーブル102のデータ
出力にクラス表示出力があり、これがアドレスFIFO
群1601のクラス入力(CLS)に接続される。
加したものである。ヘッダ変換テーブル102のデータ
出力にクラス表示出力があり、これがアドレスFIFO
群1601のクラス入力(CLS)に接続される。
【0045】図17は優先制御機能付きアドレスFIF
O群の構成である。図13と同様な部分の説明は省略す
る。本実施例では、読出し順序に優先、非優先の2クラ
スを設けている。そこで、各出線対応に2つずつのFI
FOバッファ(例えば1702と1704)を設けてい
る。FIFOバッファの書込み信号入力(WCK)は出
線番号デコーダ1301のデコード出力と、クラス情報
デコーダ1701のデコード出力のAND条件をとって
いる。また読出し信号入力(RCK)は読出し順序デコ
ーダ1302のデコード出力と各FIFOの空状態表示
出力(EP)とのANDをとっている。この構成によれ
ば、セルの書込み時は、書込みアドレス(WAD)はそ
の出線番号とクラスに応じたFIFOバッファヘ格納さ
れ、セルの読出し時には、読出し優先側のFIFO(例
えば1702)が空になるまでは常にこちらのFIFO
から読出しアドレスが出力され、このFIFOが空にな
ると始めてもう一方のFIFO(例えば1704)が読
み出される。
O群の構成である。図13と同様な部分の説明は省略す
る。本実施例では、読出し順序に優先、非優先の2クラ
スを設けている。そこで、各出線対応に2つずつのFI
FOバッファ(例えば1702と1704)を設けてい
る。FIFOバッファの書込み信号入力(WCK)は出
線番号デコーダ1301のデコード出力と、クラス情報
デコーダ1701のデコード出力のAND条件をとって
いる。また読出し信号入力(RCK)は読出し順序デコ
ーダ1302のデコード出力と各FIFOの空状態表示
出力(EP)とのANDをとっている。この構成によれ
ば、セルの書込み時は、書込みアドレス(WAD)はそ
の出線番号とクラスに応じたFIFOバッファヘ格納さ
れ、セルの読出し時には、読出し優先側のFIFO(例
えば1702)が空になるまでは常にこちらのFIFO
から読出しアドレスが出力され、このFIFOが空にな
ると始めてもう一方のFIFO(例えば1704)が読
み出される。
【0046】本実施例は遅延時間に関する優先度を2ク
ラス設けて説明したが、更にFIFOバッファをクラス
毎に増やして、多数のクラスに対応する事が出来る。ま
た、FIFOバッファの容量を制御することによって、
紛失率の違いによるクラス分けにも適用できる。
ラス設けて説明したが、更にFIFOバッファをクラス
毎に増やして、多数のクラスに対応する事が出来る。ま
た、FIFOバッファの容量を制御することによって、
紛失率の違いによるクラス分けにも適用できる。
【0047】
【発明の効果】本発明によれば、メインバッファからセ
ルが読出される前に新たなセルが書込まれることによる
セルの消失が生じない。また、全ての出線に対してメイ
ンバッファの全領域が共通に使えるので、特定の出線へ
のセルの宛先の偏りが生じても、メモリ容量を効率良く
使える。従ってセルの廃棄が起きにくい。このことは特
に、瞬時的に同一宛先のセルが集中して到着する、バー
スト性の強い通信を扱う際に効果がある。
ルが読出される前に新たなセルが書込まれることによる
セルの消失が生じない。また、全ての出線に対してメイ
ンバッファの全領域が共通に使えるので、特定の出線へ
のセルの宛先の偏りが生じても、メモリ容量を効率良く
使える。従ってセルの廃棄が起きにくい。このことは特
に、瞬時的に同一宛先のセルが集中して到着する、バー
スト性の強い通信を扱う際に効果がある。
【図1】本発明の一実施例の機能ブロック図。
【図2】図1の実施例で用いるセルの構造の説明図。
【図3】図1のアドレスポインタの詳細機能ブロック
図。
図。
【図4】図1の直並列変換多重器の動作説明図。
【図5】図1のアイドルアドレスFIFOの詳細機能ブ
ロック図。
ロック図。
【図6】本発明の一実施例の機能ブロック図。
【図7】図6の読出しアクセス制御の論理の説明図。
【図8】本発明の一実施例の機能ブロック図。
【図9】図8の実施例で用いるセルの構造の説明図。
【図10】本発明の一実施例の説明図。
【図11】本発明の一実施例の説明図。
【図12】本発明の一実施例の機能ブロック図。
【図13】図12のアドレスFIFO群の詳細機能ブロ
ック図。
ック図。
【図14】本発明の一実施例の説明図。
【図15】図14の空間スイッチの機能ブロック図。
【図16】本発明の一実施例の機能ブロック図。
【図17】図16のアドレスFIFO群の詳細機能ブロ
ック図。
ック図。
101…直並列変換多重器、 102…ヘッダ
変換テーブル、103…アイドルアドレスFIFO、
104…アドレスポインタ、105…メインバッファ、
106…並直列変換多重分離器、107…
制御カウンタ、 302…書込みレジス
タ、304…読出しレジスタ、 306…不
一致検出器、308…書込みアドレスセレクタ、 3
09…読出しアドレスセレクタ、604…読出しアクセ
ス制御、 1201…アドレスFIFO群、13
03…FIFOバッファ。
変換テーブル、103…アイドルアドレスFIFO、
104…アドレスポインタ、105…メインバッファ、
106…並直列変換多重分離器、107…
制御カウンタ、 302…書込みレジス
タ、304…読出しレジスタ、 306…不
一致検出器、308…書込みアドレスセレクタ、 3
09…読出しアドレスセレクタ、604…読出しアクセ
ス制御、 1201…アドレスFIFO群、13
03…FIFOバッファ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 森 誠 神奈川県横浜市戸塚区戸塚町216番地株 式会社日立製作所戸塚工場内 (72)発明者 堀木 晃 神奈川県横浜市戸塚区戸塚町216番地株 式会社日立製作所戸塚工場内 (72)発明者 加藤 孝雄 神奈川県横浜市戸塚区戸塚町216番地株 式会社日立製作所戸塚工場内 (72)発明者 桑原 弘 東京都国分寺市東恋ケ窪1丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭58−97944(JP,A) IEEE TRANSACTIONS ON COMMUNICATIONS VOL.COM−31 NO.1 P2 −9 昭和63年電子情報通信学会春季全国大 会B−318
Claims (6)
- 【請求項1】任意の数の入端子と、任意の数の出端子と
の間で通信情報を交換する、単位スイッチを複数個多段
に接続して構成する多段リンクの多段通話路スイッチに
おいて、初段を構成する各単位スイッチ(1次スイッ
チ)の入回線数を整数m、出回線数を整数r、入回線速
度と出回線速度の比を1:xとし、中間段を構成する各
単位スイッチ(2次スイッチ)の入回線数、出回線数を
ともに整数k、入回線速度と出回線速度の比を1:1と
し、最終段を構成する各単位スイッチ(3次スイッチ)
の入回線数を整数r、出回線数を整数m、入回線速度と
出回線速度の比をx:1とし、1次スイッチをk個、2
次スイッチをr個、3次スイッチをk個用い、1次スイ
ッチのr本の出回線を各2次スイッチへ1本ずつ接続
し、2次スイッチのk本の出回線を各3次スイッチへ1
本ずつ接続する多段スイッチであって、r≧2×
{「(m−1)/(x−1)」−1}+1(記号:
「a」はaより大きい最小の整数を表わす。)なる関係
を満たすことを特徴とする多段通話路スイッチ。 - 【請求項2】上記通信情報を、ヘッダ部と情報部から成
るパケットを用い、該パケットのヘッダ部に含まれる情
報を参照して交換を行うことを特徴とする請求項1記載
の多段通話路スイッチ。 - 【請求項3】上記多段通話路スイッチにおいて、r=2
m−3、x=2としたことを特徴とする請求項1記載の
多段通話路スイッチ。 - 【請求項4】上記多段通話路スイッチにおいて、r=m
−2、x=3としたことを特徴とする請求項1記載の多
段通話路スイッチ。 - 【請求項5】上記単位スイッチは、複数の入回線と複数
の出回線との間でヘッダ部と情報部から成る固定長のセ
ルを前記ヘッダ部の情報に基づき交換するスイッチで、
入力されたセルを蓄積する第1のメモリと、前記第1の
メモリのアドレスに対応した情報を蓄積する第2のメモ
リと、前記第2のメモリに蓄積された情報に対応して前
記第1のメモリへのセルの書込み及び読出し制御を行う
制御手段とを備えてなるスイッチであることを特徴とす
る請求項1乃至4いずれかに記載の多段通話路スイッ
チ。 - 【請求項6】上記多段通話路スイッチの1次スイッチと
3次スイッチに、複数の入回線と複数の出回線との間で
ヘッダ部と情報部から成る固定長のセルを前記ヘッダ部
の情報に基づき交換するスイッチで、入力されたセルを
蓄積する第1のメモリと、前記第1のメモリのアドレス
に対応した情報を蓄積する第2のメモリと、前記第2の
メモリに蓄積された情報に対応して前記第1のメモリへ
のセルの書込み及び読出し制御を行う制御手段とを備え
てなるスイッチを用いることを特徴とする請求項1乃至
4いずれかに記載の多段通話路スイッチ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10191895A JP2561048B2 (ja) | 1987-07-15 | 1995-04-26 | 多段通話路スイッチ |
Applications Claiming Priority (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62-174603 | 1987-07-15 | ||
JP17460387 | 1987-07-15 | ||
JP62-253661 | 1987-10-09 | ||
JP25366187 | 1987-10-09 | ||
JP62-283249 | 1987-11-11 | ||
JP28324987 | 1987-11-11 | ||
JP10191895A JP2561048B2 (ja) | 1987-07-15 | 1995-04-26 | 多段通話路スイッチ |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10251288A Division JP2569118B2 (ja) | 1987-07-15 | 1988-04-27 | スイッチングシステム及びその構成方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0851438A JPH0851438A (ja) | 1996-02-20 |
JP2561048B2 true JP2561048B2 (ja) | 1996-12-04 |
Family
ID=27468964
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10191895A Expired - Lifetime JP2561048B2 (ja) | 1987-07-15 | 1995-04-26 | 多段通話路スイッチ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2561048B2 (ja) |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5897944A (ja) * | 1981-12-07 | 1983-06-10 | Nec Corp | 複数マイクロプロセツサ間デ−タ転送方式 |
-
1995
- 1995-04-26 JP JP10191895A patent/JP2561048B2/ja not_active Expired - Lifetime
Non-Patent Citations (2)
Title |
---|
IEEE TRANSACTIONS ON COMMUNICATIONS VOL.COM−31 NO.1 P2−9 |
昭和63年電子情報通信学会春季全国大会B−318 |
Also Published As
Publication number | Publication date |
---|---|
JPH0851438A (ja) | 1996-02-20 |
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