JPH096669A - アクセス制御システムおよび方法 - Google Patents

アクセス制御システムおよび方法

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JPH096669A
JPH096669A JP8140324A JP14032496A JPH096669A JP H096669 A JPH096669 A JP H096669A JP 8140324 A JP8140324 A JP 8140324A JP 14032496 A JP14032496 A JP 14032496A JP H096669 A JPH096669 A JP H096669A
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Claude Galand
クロード・ギャラン
Ficheux Arinne
アリーヌ・フィシュー
Pierre Austruy
ピェール・オーストリュイ
Ilias Iliadis
イリアス・イリアディス
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International Business Machines Corp
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Abstract

(57)【要約】 【課題】 様々な優先順位のデータについて、記憶装置
のそれぞれの出力線に専用の仮想出力待ち行列をサポー
トする、共通またはグローバル・データ記憶装置用の改
良されたアクセス制御システムを提供する。 【解決手段】 この改良は、記憶装置のグローバル占有
レベルと各仮想待ち行列の占有レベルに関して優先順位
クラスごとにしきい値を有することにある。新しいアク
セス制御システムにより、競合の制御が可能になる。さ
らに、伝送の成功を示すためにデータ伝送入力用のバッ
クプレッシャ信号を生成することを含む。この信号は、
しきい値および優先順位クラスの数とは無関係に単一ビ
ットに低減することができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、共用バッファまた
はメモリ用のアクセス制御システムに関する。具体的に
は、本発明は、様々な特性を備えたデータを格納するた
めのバッファ用のこのようなアクセス制御システムに関
し、前記バッファは１つの共用部分と複数の専用部分と
を有する。より具体的には、本発明は、複数の入力ポー
トと出力ポートとの間のデータ・トラフィックを処理す
るためのスイッチに関する。
【０００２】
【従来の技術】情報の高速交換は、並列マルチプロセッ
サ計算からグローバル通信用ネットワークまで、広範囲
の応用分野でますます重要な要素に発展している。規模
や目的に明白な違いがあるものの、このような応用分野
では、関連の高度の並列性から発生する基本的な問題が
共通している。判明している最も基本的な問題の中に
は、調整と競合の問題がある。
【０００３】共通媒体を共用する関係者の数が増え続け
ているので、その媒体がマイクロプロセッサか、データ
記憶装置か、データ・バスか、銅線か、光ファイバかに
かかわらず、このような関係者間のアクセスの調整は、
複雑な課題になっている。このような課題の解決策は、
共用媒体にアクセスしようと試みる瞬間のみ対話する関
係者の完全な独立を前提として検討しなければならな
い。
【０００４】調整の問題には、競合の問題が深く絡み合
っている。すべての資源の完全な並列性は不要であり不
経済なので、必然的に資源の共用が関連プロセスのボト
ルネックを形成する。２人またはそれ以上のユーザまた
は関係者が共用媒体に同時にアクセスする場合、優先権
に関する決定を行う必要がある。高度の並列性または冗
長性によって解決されない場合、先行技術では２通りの
メカニズムによって競合の問題と取り組んできた。この
ようなメカニズムの特徴は、統計上の性質または優先順
位設定の使用であると言える。統計手法は様々な装置
（ＦＩＦＯタイプのバッファ、ＣＳＭＡ／ＣＤタイプの
データ通信プロトコルなど）でうまく応用されている
が、より高度の決定論を備えたアクセス方式に向かう傾
向が顕著になっている。このような傾向の例は、今後の
公共広帯域統合サービス・ディジタル網（ＢＩＳＤＮ）
を目標とする各種努力によって示される。統合サービス
・ネットワークは、音声、ビデオ、データ伝送を均等に
サポートするように設計されている。このような様々な
タイプの情報は、遅延に敏感な場合もあれば、バースト
性の強い場合もあるので、異なる処理方法が必要であ
る。したがって、優先順位のカテゴリまたはそれと同等
のものに様々なタイプの情報を分類する際に、競合問題
の当然の解決策が見つかる。このように分類された情報
を処理するための所望の方法を起動する「純粋な」情報
（ペイロード）には、分類タグが付けられる。たとえ
ば、ビデオおよびオーディオ・アプリケーションは高い
優先順位を有するものとして分類され、ファイル転送や
電子メールは優先順位が低いトラフィックとして分類さ
れる可能性がある。
【０００５】高速データ・スイッチが応用される主力分
野になっているので、上記の問題に戻る前に通信分野に
ついて簡単に紹介する。通常、この分野の発展はすべて
の関連分野にとって最先端のモデルであると考えられて
いる。
【０００６】すでに前述したように、ＢＩＳＤＮのよう
な新しく高度な通信サービスは、データ、音声、ビデオ
の伝送を含む、マルチメディア・アプリケーションのサ
ポートのもとになっている。このようなサービスは帯域
幅の点で高度のフレキシビリティを必要とするが、これ
は、動的かつ瞬時に帯域幅を割り振り、多重化により資
源を効率よく使用する能力があるのでパケット交換によ
る提供が最良であることが分かっている。特に、今後の
公共ＢＩＳＤＮ向けの統合交換伝送標準としては、セル
という短い固定長のデータ・パケットに基づく非同期転
送モード（ＡＴＭ）が適用されると思われる。また、私
設ネットワークについては、ＡＴＭならびに可変長パケ
ットに基づく高速パケット交換（ＦＰＳ）が検討されて
いる。所望のデータ転送速度は、１００Ｍビット／秒の
限界を上回り、１Ｇビット／秒以上でピークに達する。
現在、２．４Ｇビット／秒という最大転送速度が計画さ
れている。これらの速度は、ＳＯＮＥＴ／ＳＤＨなどの
光学伝送標準の発展の影響を受ける。
【０００７】超大規模集積回路（ＶＬＳＩ）マイクロチ
ップ技術の進歩により、今後の伝送速度に対応可能な高
速スイッチの開発が可能になる。主にソフトウェア処理
に基づいている従来のパケット・スイッチとは対照的
に、このような新しい拡張パケット・スイッチはハード
ウェアベースである。競合を解決するためのそのトポロ
ジとバッファ構成では、高度のモジュール性を使用して
いる。また、その経路指定機能は通常、自己経路指定と
呼ばれるハードウェア・レベルの分散方法で行われる。
拡張パケット交換構造の例は以下の参考文献に示されて
いる。
【０００８】米国特許第４６７９１９０号には、割当て
可能な最高の優先順位を備えたパケットが交換網のどの
段階でもブロックされないように保証しながら、同期お
よび非同期のデータ・パケットの交換が可能なマルチス
テージ相互接続ネットワーク（ＭＩＮ）が記載されてい
る。音声情報を伝達するパケットには、他のデータより
高い優先順位が与えられる。スイッチ構造のいずれかの
段階で競合が発生した場合は、優先順位が高いパケット
を先に通過させることによってその競合が解決される。
優先順位が低いパケットはブロックされ、入力アダプタ
（ポート）のデータ・バッファ内にとどまる。入力アダ
プタにバッファ空間、すなわち、メモリを設けること
は、一般に入力待ち行列化と呼ばれる。同じ優先順位を
有するパケットの衝突は、所定の規則またはラウンド・
ロビン方式に従ってアービトレーション・セクションに
よって処理される。
【０００９】上記の伝統的な入力待ち行列化は、パフォ
ーマンスの観点から見ると出力待ち行列化よりスループ
ットが劣っている。このパフォーマンス上の利点は、米
国特許第５００８８７８号に記載されるスイッチで利用
されている。この基本スイッチ構成は、入力ポートを介
してスイッチ構造に接続された複数の入力アダプタから
構成される。このスイッチ構造の出力ポートは出力アダ
プタにリンクされている。入力アダプタでは、パケット
交換および回線交換インタフェースからの様々なサービ
ス（コンピュータ、電話、その他のソースからのトラフ
ィック）が収集され、所望の出力ポートとペイロードの
長さとペイロードの優先順位クラスとを指定する経路指
定情報を含むパケット・ヘッダが付いた均一なミニパケ
ットに変換される。パッケージ解除は出力アダプタで行
われる。スイッチ構造自体は高速の自己経路指定相互接
続ネットワークである。それぞれの出力ポートには１対
のＦＩＦＯ待ち行列化バッファが割り当てられている。
各対の第１のバッファは所与のサイクル時間内にディス
パッチしなければならない高優先順位トラフィック、す
なわち、回線交換トラフィックまたは必須帯域幅トラフ
ィックを待ち行列化し、第２のバッファは低優先順位ま
たは非予約帯域幅トラフィックに対応する。この優先順
位方式は、高優先順位の待ち行列から先に対応すること
によって実施される。この待ち行列で待機中のパケット
がまったくない場合のみ、第２のバッファを出力ポート
に接続することができる。
【００１０】特にバースト・データ・トラフィックの場
合に出力ポートの競合をさらに緩和する、共通出力記憶
装置から単一出力ポートにバッファ空間を動的に割り振
るための方法における、バッファ管理システムの変形態
様では、メモリ空間の一部を１つの出力線に予約するこ
とができる。この「仮想」専用バッファは他の出力線ま
たはポートのデータには使用できないので、共通出力記
憶システムに専用バッファの概念も取り入れることにな
る。通常、共通バッファは、出力ポートの競合を解決可
能、すなわち、１つのシステム・クロック・サイクル中
に複数の入力からの入力データを受入れ可能な周辺装置
より高速で動作する。
【００１１】たとえば、他には、効率はよいが高価な適
度な容量の出力メモリと、かなり安価であるが効率も低
いより大容量の入力側メモリとを組み合わせることによ
り、高いパフォーマンス／コスト比を達成することを目
的として、入力待ち行列化と出力待ち行列化の組合せが
提案されている。バッファのサイズは主に、所望のデー
タ・パケット損失確率によって決まる。複合入出力待ち
行列化という概念は、それぞれの段階が専用の（入力）
待ち行列を供給される、バッファ付きマルチステージ構
造の場合に拡張することができる。
【００１２】出力バッファのオーバーフローは、出力バ
ッファが十分な空間を提供できない期間中の着信パケッ
トの伝送を防止するバックプレッシャ・メカニズムによ
って処理される。これは、バックプレッシャ状況が解決
されるまでパケットを入力線の先頭で待機させるか廃棄
する、バックプレッシャ信号によって実施される。
【００１３】様々なトラフィック・クラスがある場合に
は、バックプレッシャ信号が生成される条件を記載した
いくつかの提案が知られている。本発明に最も関係があ
るものは「部分バッファ共用」と呼ばれるものである。
部分バッファ共用方法は、すべてのクラスのトラフィッ
クに使用可能なバッファ空間に関する制限またはしきい
値の導入に基づくものである。このような制限を超えた
場合、高い方のクラスのデータだけがバッファに入るこ
とができる。したがって、それぞれのトラフィック・ク
ラスを別々のクラスのトラフィックに関連付けることが
できる。
【００１４】この概念の実施態様は、第１の（中間）バ
ッファと第２のバッファとを含む。第２のバッファの占
有レベルが監視され、所与の優先順位クラスに関連する
しきい値を超えると、ただちにこのクラスの着信データ
・セルが拒否される。
【００１５】しかし、部分バッファ共用の既知の応用分
野はこれまでは単純なバッファ構造、たとえば、ＦＩＦ
Ｏ待ち行列に制限されている。したがって、本発明の一
目的は、出力線用のバッファ空間が共通バッファ空間内
で動的に割り振られる複合バッファ構造に適用可能にな
るように、既知の部分バッファ共用システムを改良する
ことにある。本発明の具体的な目的は、入力周辺装置向
けにバックプレッシャ信号を生成するためにこのような
システムを導入することにある。
【００１６】
【発明が解決しようとする課題】上記の目的は、特許請
求の範囲に記載する本発明によって達成される。
【００１７】
【課題を解決するための手段】本発明の第１の重要な特
徴として、各クラスのトラフィックまたはサービスには
少なくとも２つのしきい値が関連付けられていることが
分かる。一方のしきい値は（グローバル）記憶装置の占
有レベルに適用される。もう一方のしきい値は、出力線
の１つに対応する記憶装置の各動的割振り部分の占有レ
ベルに関して監視される。したがって、出力線の１つの
みに向けられたデータが記憶装置に収容されている場合
でも、着信データを受け入れるかどうかを判断するため
に２つのしきい値が監視される。複数の出力線への伝送
用に待機中のデータが記憶装置に収容されている場合
は、それに応じてそれぞれのクラス用の関連しきい値の
数が増加する。さらに、１つのクラスのトラフィックに
関連するしきい値は、様々な出力線用に様々な値を取る
ことができる。
【００１８】このため、先行技術に比べ、本発明は、着
信データを拒否するための多数の条件を提供する。主要
またはグローバル記憶装置の占有だけでなくそれぞれの
専用部分も監視することにより、すべての出力線間での
グローバル記憶装置の競合または競争を制御することが
できる。
【００１９】この改良は本発明の好ましい実施例に有利
に利用され、その実施例は受信データの出力線を決定す
るための手段を含む。受信データを拒否するかどうかの
決定は、記憶装置全体の占有レベルまたはそれぞれの出
力ポートに専用の記憶装置の一部の占有レベルに基づい
て行うことができる。この実施例では、記憶装置または
そのそれぞれの専用部分のいずれかでデータのそれぞれ
のトラフィック・クラスに関連するしきい値に達するか
またはそれを上回るときに、受信データが拒否される。
このため、専用部分と記憶装置全体用のしきい値モニタ
の出力についてブールＯＲ演算が行われる。本発明のこ
の実施例に関しては、受信データの出力線を決定するた
めの手段が複数出力メモリの前提条件になることに留意
されたい。したがって、この実施例では、目的が異なる
ものの既存の手段を利用する。その結果、この実施例を
実現するために必要な追加回路の量が低減される。
【００２０】本発明の他の好ましい実施例では、しきい
値およびトラフィック・クラスの数とは無関係に、記憶
装置にデータが正常に伝送されたことを示すために入力
線に再伝送される信号が１ビットに低減される。入出力
ポート数の持続的増加や現在のチップ設計技術が指示す
る入出力ピン数の制限に関しては、この実施例は重要な
利点をもたらす。
【００２１】本発明の上記およびその他の有利な特徴
は、本発明の実施例を示す添付図面および関連説明によ
り明らかになるだろう。また、本発明の実施例をそれ以
外の既知ならびに今後の設計および技術分野に適応させ
ることは、当業者にとっては大した課題ではないはずで
ある。
【００２２】添付図面に関連して、以下に本発明を詳し
く説明する。
【００２３】
【発明の実施の形態】図１に示す通信スイッチを参照し
て、本発明の可能な使い方の１つを以下に立証する。汎
用のｋ×ｌスイッチ構造１はｋ本の入力線とｌ本の出力
線とを含み、この例ではｋとｌはともに１６になってい
る。まず入力アダプタまたはポート１０について説明す
ると、それぞれのアダプタまたはポートは、必要に応じ
て着信データ・ストリームを定様式化し、その定様式す
なわちパケット化データにいわゆるヘッダを設ける。そ
のヘッダは、以下のスイッチ構造を通って正しい出力ポ
ートまでデータをガイドするための経路指定情報を含
む。また、ヘッダには、データが属すトラフィックのク
ラスを決定する、優先順位クラス情報も含まれる。アダ
プタ・セクションは、以下に詳述するオーバーフローの
場合に以下のスイッチで生成されるバックプレッシャ信
号ＢＰの受信側にもなる。それぞれのアダプタは、到着
したデータ・パケットを格納するためのバッファ１１を
有する。バッファ・メモリ内の単一の記憶ユニットはセ
ル２と呼ばれる。この定義は、非同期転送モード（ＡＴ
Ｍ）トラフィックのデータ・パケットの名前に関して選
ばれたものである。
【００２４】スイッチ自体は、以下の出力ポートにさら
に伝送するために着信データを格納するためのメモリ・
セクション１３を含む。着信データのヘッダ・セクショ
ンに含まれる情報と、記憶アドレス（ポインタ）の適切
な管理を利用することにより、それぞれが出力アダプタ
の１つに排他的に割り当てられる複数の仮想または論理
ＦＩＦＯ待ち行列を収容するようにメモリが構成され
る。メモリ内のすべての未占有（空き）メモリ空間は、
原則としていずれの着信データでも使用することができ
るので、そのターゲット出力に専用の待ち行列を伸長す
る。制御セクション１４は、このために使用可能なメモ
リ・アドレスを管理し、配布する。その精密な構造につ
いては、この説明の導入部分に引用した関連参考文献か
ら得られる。ただし、記載した制御セクションはすべて
のアドレス・ポインタを追跡するので、グローバル記憶
空間とそれぞれの専用出力待ち行列の両方のしきい値を
監視するために容易に利用できることに留意することは
重要なことである。
【００２５】出力ポート・アダプタ１５は、その後の処
理または伝送のためにデータを再定様式化する。この例
の出力アダプタは、データを格納するために別のバッフ
ァ１６を含む。しかし、これらは、スイッチ・メモリ内
の出力待ち行列と混同してはならない。
【００２６】図２を参照して、本発明の諸要素について
以下に説明するが、同図はスイッチ・メモリの制御セク
ション１４をさらに詳しく示している。ただし、他の待
ち行列はいずれも同じように接続されているので、１６
個の出力待ち行列の１つと空きポインタ待ち行列だけを
図示する。
【００２７】この制御セクションは、グローバル記憶装
置１３のメモリ位置またはセルにアドレス・ポインタを
格納するためのポインタ待ち行列２１、２２を含む。一
方の待ち行列２１はすべての空き位置を指すポインタを
収容し、もう一方の待ち行列２２は現在占有されている
セルを指すポインタを格納する。後者のポインタのそれ
ぞれは出力ポートの１つに割り当てられているので、実
際は前述のようにそれらがグローバル・メモリ内の専用
出力待ち行列を確立する。グローバル・メモリ内のポイ
ンタ待ち行列はＦＩＦＯ（先入れ先出し法）タイプのも
のなので、多くの場合、１つの待ち行列に属すデータが
メモリ内のランダム位置に格納されるとしても、バッフ
ァ内のそれぞれの専用待ち行列は同じタイプのものにな
る。
【００２８】制御セクションは、着信データ・セルのヘ
ッダを受信し、それからターゲット出力ポートを抽出す
る、ヘッダ処理セクション２３をさらに含む。出力ポー
トを確立後、空きポインタ待ち行列２１からポインタが
取り出され、この出力ポートに割り当てられたポインタ
待ち行列２２の末尾に追加される。データ・セルは、記
憶装置１３内のそのポインタが示すアドレスに格納され
る。専用ポインタ待ち行列の先頭にあるポインタに関連
するデータが読み出され、その時点で記憶装置内の空き
アドレスを指すそれぞれのポインタは空きポインタ待ち
行列２１の末尾に追加される。
【００２９】このような制御セクションの既知の機能と
は別に、本発明を実施するために以下の諸要素が使用さ
れる。
【００３０】比較器回路２４、２５は、それぞれの待ち
行列２１、２２の占有レベルを監視し、それを事前設定
しきい値と比較する。比較器の出力ＭＢＰ、ＱＢＰは探
索操作２６、２７に使用され、ヘッダ処理セクション２
３でそれぞれの到着データ・セルごとに設定されたトラ
フィックのクラスも含む。この操作については以下に詳
述するが、その結果、１ビット出力が得られる。すなわ
ち、グローバル記憶装置１３の全体的な占有を判定する
ために監視される、専用待ち行列用のＳＢＰ（ｉ）信号
または空きポインタ待ち行列用のＧＢＰ（ｉ）信号が得
られる。（グローバル記憶装置占有から得られる場合で
も、その値がそれぞれの入力線によって現在伝送される
トラフィックのクラスにも依存することを示すために、
この説明および以下の説明ではグローバル・バックプレ
ッシャ信号にも索引を付ける。）そのセルを伝送した
（活動）入力ポートｉとヘッダ処理セクション２３はと
もに、ＳＢＰ（ｉ）とＧＢＰ（ｉ）のＯＲ演算２８の出
力であるバックプレッシャ信号を受け取る。この信号が
ローの場合は、ヘッダ処理セクションが上記の格納手順
を実行し、この信号がハイの場合は、記憶装置がブロッ
クされ、入力ポート・アダプタは再伝送のために伝送さ
れたデータ・セルを格納する。
【００３１】次に、リアルタイム予約帯域幅トラフィッ
ク（ＲＴ）、非リアルタイム予約帯域幅トラフィック
（ＮＲＴ）、非予約帯域幅トラフィック（ＮＲ）という
３つのクラスのトラフィックが存在すると想定し、比較
器２４、２５と探索操作２６、２７についてさらに説明
する。
【００３２】それぞれのスイッチ・サイクルでは、それ
ぞれの入力アダプタがスイッチにスイッチ・セルを送る
（伝送すべきセルがある場合）。スイッチからアダプタ
ｉ（ｉ＝１、・・・、１６）に戻されるバックプレッシ
ャ信号はＢＰ（ｉ）で示す。ＢＰ（ｉ）信号は、以下の
関係により、それぞれグローバルと選択バックプレッシ
ャとを表す２進信号ＧＢＰ（ｉ）およびＳＢＰ（ｉ）を
使ってＢＰ生成セクションによって計算される。 ＢＰ（ｉ） ＝ ＧＢＰ（ｉ） ＯＲ ＳＢＰ（ｉ）
【００３３】次に、それぞれのスイッチ・サイクルでそ
れぞれの入力ポートごとのＧＢＰおよびＳＢＰ信号につ
いて制御セクションによって行われる評価について説明
する。
【００３４】優先順位クラスごとのグローバル・バック
プレッシャ（共通メモリ）の場合、しきい値モニタは、
以下の関係により、記憶装置内のｎ個のセルと３つのし
きい値Ｔ（ｒｔ）、Ｔ（ｎｒｔ）、Ｔ（ｎｒ）から求め
られる変数ＭＢＰを追跡する。 ＭＢＰ＝０： ｎ＜Ｔ（ｎｒ）の場合（いずれのしきい
値にも達していない） ＭＢＰ＝１： Ｔ（ｎｒ）＜ｎ＜Ｔ（ｎｒｔ）の場合
（ＮＲしきい値に達している） ＭＢＰ＝２： Ｔ（ｎｒｔ）＜ｎ＜Ｔ（ｒｔ）の場合
（ＮＲＴしきい値に達している） ＭＢＰ＝３： Ｔ（ｒｔ）＜ｎの場合（ＲＴしきい値に
達している）
【００３５】ポートｉ用のグローバル・バックプレッシ
ャＧＢＰ（ｉ）は次のように求められる。
【００３６】アダプタｉから受け取ったデータのトラフ
ィックのクラスと、変数ＭＢＰを使って、３×４テーブ
ルＴＡＢＧでＧＢＰ（ｉ）の２進値を次のように探索す
る。 ＧＢＰ（ｉ）＝ＴＡＢＧ（ポートｉから受け取ったセル
のトラフィックのクラス、ＭＢＰ） この場合、トラフィックのクラスは次のようにコーディ
ングされている。 ・０： リアルタイム予約帯域幅トラフィック ・１： 非リアルタイム予約帯域幅トラフィック ・２： 非予約帯域幅トラフィック また、探索テーブルＴＡＢＧは次のように定義されてい
る。
【００３７】
【００３８】容易に分かるように、原則として優先順位
が低い方のトラフィックが拒否され、高い方が選ばれ
る。
【００３９】優先順位クラスごとの選択バックプレッシ
ャ（専用出力待ち行列）信号は、出力ポートに専用のポ
インタ待ち行列内のしきい値によって決定される。
【００４０】それぞれの論理出力待ち行列ごとに、バッ
クプレッシャ信号生成器が２ビット変数ＱＢＰ（ｊ）
（ｊ＝１、・・・、１６）を追跡する。この変数は、出
力ポートｊに転送すべきグローバル・メモリ内のセルの
数ｎ（ｊ）から求められる。変数ＱＢＰ（ｊ）は、ＴＱ
（ｒｔ）、ＴＱ（ｎｒｔ）、ＴＱ（ｎｒ）という３通り
のしきい値から求められる。 ＱＢＰ（ｊ）＝０： ｎ（ｊ）＜ＴＱ（ｎｒ）の場合
（いずれのしきい値にも達していない） ＱＢＰ（ｊ）＝１： ＴＱ（ｎｒ）＜ｎ（ｊ）＜ＴＱ
（ｎｒｔ）の場合（ＮＲしきい値に達している） ＱＢＰ（ｊ）＝２： ＴＱ（ｎｒｔ）＜ｎ（ｊ）＜ＴＱ
（ｒｔ）の場合（ＮＲＴしきい値に達している） ＱＢＰ（ｊ）＝３： ＴＱ（ｒｔ）＜ｎ（ｊ）の場合
（ＲＴしきい値に達している）
【００４１】選択バックプレッシャ信号ＳＢＰ（ｉ）は
次のように求められる。すなわち、アダプタｉから受け
取ったセルのトラフィックのクラスと、そのセルの宛先
ｊを使って、３×４テーブルＴＡＢＧでＳＢＰ（ｉ）の
２進値を次のように探索する。 ＳＢＰ（ｉ）＝ＴＡＢＧ（ポートｉから受け取ったセル
のトラフィックのクラス、ＱＢＰ（ｊ）） この場合、ＴＡＢＧは、グローバル・バックプレッシャ
信号の計算に使用したのと同じテーブルを示す。
【００４２】前述のように、次にＳＢＰ（ｉ）とＧＢＰ
（ｉ）のＯＲ演算によって単一ビット・バックプレッシ
ャを求めることができる。
【００４３】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００４４】（１）少なくとも２通りのクラスのデータ
・トラフィックを格納するために使用する記憶装置用の
アクセス制御システムにおいて、前記記憶装置が、複数
の入力線および出力線と、前記出力線に前記記憶装置の
一部を動的に割り振り、前記記憶装置と前記記憶装置の
各割振り部分との占有レベルを監視する記憶制御手段と
を有し、前記アクセス制御システムが、前記記憶装置と
前記記憶装置の各割振り部分内の前記トラフィック・ク
ラスのそれぞれの個別しきい値と、前記入力線の１つか
ら受け取ったデータのトラフィック・クラスを決定する
手段と、前記トラフィック・クラスに関連するしきい値
に達した場合に前記着信データへのアクセスを拒否する
手段と、アクセス試行の失敗を示す信号（ＢＰ）を前記
入力線の前記１つに伝送する手段とを有することを特徴
とする、アクセス制御システム。 （２）受信データの出力線を決定する手段をさらに含
み、アクセスを拒否する手段が、記憶装置と記憶装置の
各割振り部分内の前記トラフィック・クラスに関連する
しきい値に応答し、前記出力線に割り振られた記憶装置
の部分内のしきい値に達した場合に前記出力線用の受信
データへのアクセスを拒否し、記憶装置のしきい値に達
した場合に出力線とは無関係に受信データへのアクセス
を拒否することを特徴とする、上記（１）に記載のアク
セス制御システム。 （３）しきい値の数とは無関係に、前記入力線の前記１
つに伝送され、アクセス試行の失敗を示す信号（ＢＰ
（ｉ））を１ビットに低減する手段をさらに含むことを
特徴とする、上記（１）に記載のアクセス制御システ
ム。 （４）データ・パケット・スイッチが入力および出力ポ
ート・アダプタを有することを特徴とする、上記（１）
に記載のアクセス制御システム。 （５）少なくとも２通りのクラスのデータ・トラフィッ
クを格納するために使用する記憶装置用のアクセス制御
方法において、前記記憶装置が、複数の入力線および出
力線と、前記出力線に前記記憶装置の一部を動的に割り
振り、前記記憶装置と前記記憶装置の各割振り部分との
占有レベルを監視する記憶制御手段とを有し、前記アク
セス制御方法が、前記記憶装置と前記記憶装置の各割振
り部分内の前記トラフィック・クラスのそれぞれについ
て個別しきい値を割り当てるステップと、前記入力線の
１つから受け取ったデータのトラフィック・クラスを決
定するステップと、前記トラフィック・クラスに関連す
るしきい値に達した場合に前記着信データへのアクセス
を拒否するステップと、アクセス試行の失敗を示す信号
（ＢＰ（ｉ））を前記入力線の前記１つに伝送するステ
ップとを特徴とする、アクセス制御方法。 （６）受信データの出力線を決定し、前記出力線に割り
振られた記憶装置の部分内のしきい値に達した場合に前
記出力線用の受信データへのアクセスを拒否し、記憶装
置のしきい値に達した場合に出力ポートとは無関係に受
信データへのアクセスを拒否するステップをさらに含む
ことを特徴とする、上記（５）に記載のアクセス制御方
法。 （７）しきい値の数とは無関係に、前記入力線の前記１
つに伝送され、アクセス試行の失敗を示す信号（ＢＰ）
が１ビットであることを特徴とする、上記（６）に記載
のアクセス制御方法。 （８）パケット・スイッチが入力および出力ポート・ア
ダプタを有することを特徴とする、上記（５）に記載の
アクセス制御方法。
【図面の簡単な説明】
【図１】本発明が適用される、入出力ポート・アダプタ
と共用出力バッファとを備えたスイッチの基本構造を示
す図である。
【図２】本発明の諸要素を備えた図１の共用出力バッフ
ァの制御セクションの詳細図である。
【符号の説明】
２１ 空きポインタ待ち行列 ２２ ポインタ待ち行列 ２３ ヘッダ処理セクション ２４ 比較器回路 ２５ 比較器回路 ２６ 探索操作 ２７ 探索操作 ２８ ＯＲ演算
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アリーヌ・フィシュー フランス06480 ラ・コル・シュル・ルー シュマン・デュ・ピュイ・ド・タシエ 150 (72)発明者 ピェール・オーストリュイ フランス06100 ニース ブールヴァー ル・オギュスト・レイノー ７ (72)発明者 イリアス・イリアディス スイス8803 リュシュリコン シュロー ス・シュトラーセ 29

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】少なくとも２通りのクラスのデータ・トラ
    フィックを格納するために使用する記憶装置用のアクセ
    ス制御システムにおいて、前記記憶装置が、複数の入力
    線および出力線と、前記出力線に前記記憶装置の一部を
    動的に割り振り、前記記憶装置と前記記憶装置の各割振
    り部分との占有レベルを監視する記憶制御手段とを有
    し、 前記アクセス制御システムが、 前記記憶装置と前記記憶装置の各割振り部分内の前記ト
    ラフィック・クラスのそれぞれの個別しきい値と、 前記入力線の１つから受け取ったデータのトラフィック
    ・クラスを決定する手段と、 前記トラフィック・クラスに関連するしきい値に達した
    場合に前記着信データへのアクセスを拒否する手段と、 アクセス試行の失敗を示す信号（ＢＰ）を前記入力線の
    前記１つに伝送する手段とを有することを特徴とする、
    アクセス制御システム。
  2. 【請求項２】受信データの出力線を決定する手段をさら
    に含み、アクセスを拒否する手段が、記憶装置と記憶装
    置の各割振り部分内の前記トラフィック・クラスに関連
    するしきい値に応答し、前記出力線に割り振られた記憶
    装置の部分内のしきい値に達した場合に前記出力線用の
    受信データへのアクセスを拒否し、記憶装置のしきい値
    に達した場合に出力線とは無関係に受信データへのアク
    セスを拒否することを特徴とする、請求項１に記載のア
    クセス制御システム。
  3. 【請求項３】しきい値の数とは無関係に、前記入力線の
    前記１つに伝送され、アクセス試行の失敗を示す信号
    （ＢＰ（ｉ））を１ビットに低減する手段をさらに含む
    ことを特徴とする、請求項１に記載のアクセス制御シス
    テム。
  4. 【請求項４】データ・パケット・スイッチが入力および
    出力ポート・アダプタを有することを特徴とする、請求
    項１に記載のアクセス制御システム。
  5. 【請求項５】少なくとも２通りのクラスのデータ・トラ
    フィックを格納するために使用する記憶装置用のアクセ
    ス制御方法において、前記記憶装置が、複数の入力線お
    よび出力線と、前記出力線に前記記憶装置の一部を動的
    に割り振り、前記記憶装置と前記記憶装置の各割振り部
    分との占有レベルを監視する記憶制御手段とを有し、 前記アクセス制御方法が、 前記記憶装置と前記記憶装置の各割振り部分内の前記ト
    ラフィック・クラスのそれぞれについて個別しきい値を
    割り当てるステップと、 前記入力線の１つから受け取ったデータのトラフィック
    ・クラスを決定するステップと、 前記トラフィック・クラスに関連するしきい値に達した
    場合に前記着信データへのアクセスを拒否するステップ
    と、 アクセス試行の失敗を示す信号（ＢＰ（ｉ））を前記入
    力線の前記１つに伝送するステップとを特徴とする、ア
    クセス制御方法。
  6. 【請求項６】受信データの出力線を決定し、前記出力線
    に割り振られた記憶装置の部分内のしきい値に達した場
    合に前記出力線用の受信データへのアクセスを拒否し、
    記憶装置のしきい値に達した場合に出力ポートとは無関
    係に受信データへのアクセスを拒否するステップをさら
    に含むことを特徴とする、請求項５に記載のアクセス制
    御方法。
  7. 【請求項７】しきい値の数とは無関係に、前記入力線の
    前記１つに伝送され、アクセス試行の失敗を示す信号
    （ＢＰ）が１ビットであることを特徴とする、請求項６
    に記載のアクセス制御方法。
  8. 【請求項８】パケット・スイッチが入力および出力ポー
    ト・アダプタを有することを特徴とする、請求項５に記
    載のアクセス制御方法。
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