JP2947956B2 - スイッチングシステム - Google Patents

スイッチングシステム

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、スイッチングシステム
に関し、更に詳しくは、例えば広帯域のＩＳＤＮ交換機
の通話路装置等に使用されるＡＴＭ（Ａｓｙｎｃｈｒｏ
ｎｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ）スイッチング
システム、特に、伝送速度の異なる複数種類の入出力リ
ンクを収容するのに好適なＡＴＭスイッチングシステム
に関する。
【０００２】
【従来の技術】広帯域ＩＳＤＮ用交換機に適用されるＡ
ＴＭスイッチングシステムとしては、例えば、特開昭５
８−２４５６３５号で提案された「ＴＤＭスイッチング
システム」が知られている。上記スイッチングシステム
は、各入力線からのセルを多重化するための多重器と、
上記多重化されたセルを入力するためのバッファメモリ
と、上記バッファメモリから出力されたセルを各出力線
に周期的に分離するための分離器と、各出力線毎にバッ
ファメモリを管理するためのバッファメモリ制御回路と
から構成されている。バッファメモリ制御回路は、出力
線対応にＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏ
ｕｔ）メモリを有し、バッファメモリにセルを書き込む
とき、セルのヘッダ情報から判断したセル出力先と対応
するＦＩＦＯメモリにバッファメモリの書き込みアドレ
スを入力する。また、各出力線に対するバッファメモリ
からのセル出力は、予め決められた所定の周期で行なわ
れ、セルの出力タイミングに合わせて各出力線対応のＦ
ＩＦＯメモリからバッファメモリへ読み出しアドレスが
出力されるようになっている。
【０００３】
【発明が解決しようとする課題】然るに、上記従来例に
よれば、バッファメモリからのセルの読み出しが、出力
線毎に予め決められたタイミングとなるように制御され
ているため、上記構成のスイッチングシステムに伝送速
度の異なる複数種類の出力リンクを収容しようとする
と、バッファメモリ制御回路のハ−ドウエア構成が極め
て複雑化すると言う問題がある。
【０００４】本発明の目的は、収容すべき出線のセル伝
送速度に合わせてセルの交換動作が可能なＡＴＭスイッ
チングシステムを提供することにある。
【０００５】本発明の他の目的は、異なる複数種類の伝
送速度、例えば、６００Ｍｂｐｓ，１５０Ｍｂｐｓ，５
０Ｍｂｐｓ等の出線を比較的自由に収容できるようにし
たＡＴＭスイッチングシステムを提供することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、本発明では、複数の入力線から入力されたセルを多
重化するための多重器と、上記多重器から多重化して順
次に入力されたセルを一時的に蓄積するための共通バッ
ファメモリと、上記共通バッファメモリから順次に読み
出されたセルを複数の出力線に周期的に分配するための
分離器と、上記共通バッファメモリでのセルの読みだし
と書き込みを各出力線毎に管理するバッファメモリ制御
回路とからなるＡＴＭスイッチングシステムにおいて、
上記バッファメモリ制御回路に上記共通バッファメモリ
から読み出すべきセルの種別を指定するための帯域制御
テ−ブルを設け、上記バッファメモリ制御回路が、上記
帯域制御テ−ブルから出力されたセルの種別に応じて、
上記共通バッファメモリからのセルの読み出し動作と書
き込み動作を行うようにしたことを特徴とする。
【０００７】ＡＴＭスイッチングシステムでは、例え
ば、スイッチの各出力リンクを同一の伝送速度としてお
き、複数の出力リンクからの出力セルを多重器により束
ねることにより、該多重器に接続された出線でのセルの
伝送速度を上げ、逆に、１つの出力リンクからの出力セ
ルを分離器により複数の出線に分配することにより、各
出線でのセルの伝送速度を下げることができる。例え
ば、１５０Ｍｂｐｓの伝送速度を持つ出力リンクに対し
て、４多重の多重器を設ければ６００Ｍｂｐｓの伝送速
度を持つ出線を実現でき、また、３分離の分離器を設け
ることにより５０Ｍｂｐｓの伝送速度を持つ出線を実現
できる。この場合、バッファメモリ制御回路によるバッ
ファ管理を如何に行なうかが問題となるが、本発明にお
いては、ＡＴＭスイッチングシステムの出力側に多重
器、または分離器を設け、上記多重器または分離器に接
続された出線に対応してセル種別の管理を行うように
し、上記多重器や分離器の出力と対応した共通バッファ
メモリ読み出しタイミングで、帯域制御テ−ブルがセル
種別の指示を行うようにする。
【０００８】
【作用】本発明によれば、同一伝送速度の複数の出力リ
ンクを備えたＡＴＭスイッチングシステムおいて、ＡＴ
Ｍスイッチの出線リンクに多重器、または分離器を適宜
設けることにより、多重器や分離器の出力側に所望の伝
送速度をもつ出線を実現できる。この場合、本発明によ
れば、上記多重器や分離器の出力に対応するセル種別の
管理を帯域制御テ−ブルを用いてバッファメモリ制御回
路により行う。すなわち、多重器や分離器の出力と対応
した共通バッファメモリ読み出しタイミングに合わせ
て、帯域制御テ−ブルで、出線に対応するセル種別の指
示を行う。
【０００９】また、本発明によれば、上記バッファメモ
リ制御回路でセル格納用の共通バッファメモリを管理
し、上記共通バッファメモリ上のセルを各出線毎にＦＩ
ＦＯバッファ管理することにより、上記共通バッファメ
モリからの各セルの読み出しタイミングを各出線に対応
した読み出しタイミングに合わせることができる。
【００１０】本発明によれば、ＡＴＭスイッチングシス
テムの出力側に多重器または分離器の追加、もしくは交
換を行なうことにより、各出線上でのセルの伝送速度を
比較的自由に選ぶことができる。この場合、ＡＴＭスイ
ッチングシステムの制御系の変更は、帯域制御テ−ブル
の読み出すセルのセル種別（出線番号）の指示するタイ
ミングをマイコン制御により変更するだけでよく、出線
の伝送速度の変更は容易である。
【００１１】
【実施例】以下、本発明の１実施例である広帯域ＩＳＤ
Ｎ用のＡＴＭスイッチングシステムについて図面を参照
して説明する。
【００１２】図９は、３００Ｍｂｐｓの伝送速度をもつ
１対の入出力ポ−ト（Ｐｉ０，Ｐｏ０）と、１５０Ｍｂ
ｐｓの１対の入出力ポ−ト（Ｐｉ１，Ｐｏ１）と、７５
Ｍｂｐｓの２対の入出力ポ−ト（Ｐｉ２，Ｐｏ２、Ｐｉ
３，Ｐｏ３）を備えたＡＴＭスイッチの構成例を示す。
図において、１はそれぞれ１５０Ｍｂｐｓの伝送速度を
持つ４本ずつの入出力リンク（Ｌ１１，Ｌ１４−Ｌ１
６，Ｌ５０−Ｌ５３）を備えたスイッチ、２０は上記ス
イッチ１の入力側に接続された３００Ｍｂｐｓ／１５０
Ｍｂｐｓ分離器、２１は上記スイッチ１の入力側に接続
された７５Ｍｂｐｓ／１５０Ｍｂｐｓ多重器、２２は上
記スイッチ１の出力側に接続された１５０Ｍｂｐｓ／３
００Ｍｂｐｓ多重器、２３は上記スイッチ１の出力側に
接続された１５０Ｍｂｐｓ／７５Ｍｂｐｓ分離器であ
る。
【００１３】上記スイッチングシステムにおいて、入力
ポ−トＰｉ０から３００Ｍｂｐｓの伝送速度で入力され
た各セルは、３００Ｍｂｐｓ／１５０Ｍｂｐｓの分離器
２０でラインＬ１４とＬ１５とに交互に振り分けられ、
それぞれ１５０Ｍｂｐｓの伝送速度をもつセルとしてス
イッチ１に入力される。入力ポ−トＰｉ１から来る１５
０Ｍｂｐｓのセルは、速度変換されることなく直接、ス
イッチ１に入力される。入力ポ−トＰｉ２、Ｐｉ３から
来る７５Ｍｂｐｓのセルは、７５Ｍｂｐｓ／１５０Ｍｂ
ｐｓの多重器で交互に多重化され、１５０Ｍｂｐｓの速
度をもつセルとしてスイッチ１に入力される。
【００１４】スイッチ１の出力側において、ラインＬ５
０、Ｌ５１に出力された各セルは、１５０Ｍｂｐｓ／３
００Ｍｂｐｓの多重器２２で交互に多重化され、３００
Ｍｂｐｓの伝送速度で出力ポ−トＰｏ０に出力される。
ラインＬ５２に出力された各セルは、１５０Ｍｂｐｓの
速度でそのまま出力ポ−トＰｏ１から出力される。ライ
ンＬ５３に出力された各セルは、１５０Ｍｂｐｓ／７５
Ｍｂｐｓの分離器２２で出力線Ｌ５５とＬ５６に交互に
振り分けられ、７５Ｍｂｐｓの速度で出力ポ−トＰｏ
２，Ｐｏ３に出力される。
【００１５】図１は上記スイッチ１の構成の１例を示
す。スイッチ１は、入力リンクＬ１１，Ｌ１４−Ｌ１６
と接続された１５０Ｍｂｐｓ／６００Ｍｂｐｓの多重器
１２と、セルを１時的に格納するための共通バッファメ
モリ１１と、出力リンクＬ５０−Ｌ５３と接続された６
００Ｍｂｐｓ／１５０Ｍｂｐｓの分離器１３と、バッフ
ァメモリ制御回路１０とから構成される。バッファメモ
リ制御回路１０は、書き込みアドレスメモリ１０１と、
読み出しアドレスメモリ１０２と、空アドレスバッファ
１０３と、帯域制御テ−ブル１０４と、カウンタ１０５
とから構成される。
【００１６】１５０Ｍｂｐｓの伝送速度でラインＬ１
１，Ｌ１４−Ｌ１６を介してスイッチ１に入力されたセ
ルは、１５０Ｍｂｐｓ／６００Ｍｂｐｓの多重器１２に
より順番に多重化され、６００Ｍｂｐｓの速度で共通バ
ッファメモリ１１に入力される。共通バッファメモリ１
１から出力された６００Ｍｂｐｓのセルは、６００Ｍｂ
ｐｓ／１５０Ｍｂｐｓの分離器１３で４方路に順番に分
離され、１５０Ｍｂｐｓの出力線Ｌ５０−Ｌ５３に分配
出力される。
【００１７】上記共通バッファメモリ１１の書き込みと
読み出しの制御はバッファメモリ制御回路１０が行う。
共通バッファメモリ１１へのセル書き込み時に、書き込
みアドレスメモリ１０１は、ラインＬ３０から出力ポ−
ト情報を受け取り、これをアドレスとして書き込みアド
レスメモリ１０１をアクセスし、読み出されたアドレス
をラインＬ３２を会して共通バッファメモリ１１の書き
込みアドレスＷＡに与える。このとき、共通バッファメ
モリ１１で現在使用されていない空アドレスを蓄積して
いる空アドレスバッファ１０３からラインＬ３１に空ア
ドレスが出力され、書き込みアドレスメモリ１０１と共
通バッファメモリ１１に次アドレスとして書き込まれ
る。上記次アドレス（空アドレス）は、書き込みアドレ
スメモリ１０１において、今回書き込みアドレスの読み
出しが行われたのと同じアドレスのメモリ領域に書き込
まれる。また、共通バッファメモリ１１において、上記
次アドレスは、セルの書き込みと同一のアドレスで特定
されるメモリ領域に書き込まれる。上記次アドレスは、
共通バッファメモリ１１に次に書き込むべきセルのアド
レスを示し、共通バッファメモリ１１から１つのセルを
読み出した時、該セルと共に次アドレスを読み出し、こ
れを読み出しアドレスレジスタ１０２に記憶しておくこ
とにより、次回に読み出すべきセルを特定できるように
なっている。すなわち、各ポ−ト毎に次アドレスによる
アドレスチェ−ン（リスト構造）が構成されている。な
お、共通バッファメモリ１１へのセル書き込み動作の都
度、キュ−チェ−ンは１セルずつ拡張される。
【００１８】共通バッファメモリ１１からのセルの読み
出し制御は、次のように行われる。共通バッファメモリ
１１からのセルの読み出しの都度カウントアップ動作す
るカウンタ１０５からカウント値が出力され、帯域制御
テ−ブル１０４に与えられる。帯域制御テ−ブル１０４
は上記カウント値に応じて、予め記憶してある出力ポ−
ト情報を出力する。この出力ポ−ト情報は、読み出しア
ドレスメモリ１０２に読み出しアドレスおよび書き込み
アドレスとして与えられる。読み出し動作時には、上記
アドレスによって、共通バッファメモリ１１内の上記出
力ポ−トと対応した特定のキュ−チェ−ンからセルを読
み出すための読み出しアドレスがラインＬ３３に読み出
され、このアドレスで共通バッファメモリ１１をアクセ
スすることにより、特定出力ポ−ト宛の１つのセルが読
み出される。このとき、共通バッファメモリ１１の読み
出しアドレスは、セルの読み出し動作が終わると空アド
レスとなるため、ラインＬ３３を介して空アドレスバッ
ファ１０３に格納される。なお、共通バッファメモリ１
１からセルと同時に読み出された次アドレスは、読み出
しアドレスメモリ１０２に書き込まれる。上述した読み
出し動作の都度、各出力ポ−トのキュ−チェ−ンは１セ
ルずつ減少することになる。尚、カウンタ１０５と、帯
域制御テ−ブル１０４の詳細動作については後述する。
【００１９】図２は、１５０Ｍｂｐｓ／６００Ｍｂｐｓ
の多重器１２の動作を示している。ラインＬ１４，Ｌ１
５，Ｌ１１，Ｌ１６上の各セルは、１５０Ｍｂｐｓの伝
送速度で互いに少しずつずれたタイミングで多重器１２
に入力される。１５０Ｍｂｐｓ／６００Ｍｂｐｓの多重
器１２は、各入力ラインからの入力セルを順番に多重化
し、６００Ｍｂｐｓの伝送速度でラインＬ２に出力す
る。この動作は、７５Ｍｂｐｓ／１５０Ｍｂｐｓ多重器
２１、１５０Ｍｂｐｓ／３００Ｍｂｐｓ多重器２２につ
いても同様である。また、６００Ｍｂｐｓ／１５０Ｍｂ
ｐｓの分離器１３は、図２に示した１５０Ｍｂｐｓ／６
００Ｍｂｐｓ多重器１２のセル入出力タイミングを逆に
した形で、入力セルの分離動作を行う。３００Ｍｂｐｓ
／１５０Ｍｂｐｓの分離器２０、１５０Ｍｂｐｓ／７５
Ｍｂｐｓの分離器２３の動作も、上記６００Ｍｂｐｓ／
１５０Ｍｂｐｓの分離器１３と同様である。これらの動
作により、ラインＬ１０とラインＬ２、およびラインＬ
４とラインＬ５４で、それぞれのセルの順序性が保存さ
れる。
【００２０】図３は、共通バッファメモリ１１から出力
ポ−ト（Ｐｏ０，Ｐｏ１，Ｐｏ２，Ｐｏ３）までの読み
出しセルｃ０−ｃ７の相対関係を示している。
【００２１】ラインＬ４上にｃ０，ｃ１，ｃ３，…ｃ
７、…の順で読み出されたセルは、６００Ｍｂｐｓ／１
５０Ｍｂｐｓの分離器１３で分離され、ラインＬ５０に
はｃ０、ｃ４、…，ラインＬ５１にはｃ１，ｃ５、…、
ラインＬ５２にはｃ２、ｃ６、…，ラインＬ５３にはｃ
３、ｃ７、…の順に転送される。このうち、ラインＬ５
０とＬ５１上のセルは、１５０Ｍｂｐｓ／３００Ｍｂｐ
ｓの多重器２２により多重化され、ｃ０，ｃ１，ｃ４，
ｃ５、…の順序となってラインＬ５４に出力される。即
ち、ラインＬ４とラインＬ５４でセルの順序性は保たれ
ている。一方、ラインＬ５３に出力されたセルは、更に
１５０Ｍｂｐｓ／７５Ｍｂｐｓの分離器２３で分離さ
れ、ラインＬ５５にはセルｃ３，…が、また、ラインＬ
５６にはセルｃ７、…が、それぞれ７５Ｍｂｐｓの伝送
速度となって出力される。
【００２２】このようにセルの宛先となる出力ポ−ト
は、各セルが共通バッファメモリ１１から出力されたタ
イミングによって決まる。本発明では、図３に示す出力
ポ−トへのセル出力を行うために、図１に示したカウン
タ１０５のカウンタ値（タイミング値）に応じて、帯域
制御テ−ブル１０４に図１０に示すように出力ポ−ト情
報（Ｐｏ０−Ｐｏ３）を出力させる。ここでは、理解の
便宜上、カウンタ値の欄に上述したセルの記号を付して
示してあり、ｃ８，ｃ９，…はｃ０，ｃ１，…と対応す
る。
【００２３】上記帯域制御テ−ブル１０４の内容を、例
えば、図示しないマイコンによる制御で自由に書き換え
られるようにしておけば、入出力リンクの速度変換用の
多重器、あるいは分離器の入替えが行われた時、制御テ
−ブル１０４内の該当する値を書き替えることにより、
各入出力リンクの速度を自由に変更できる。例えば、図
９のラインＬ１４、ラインＬ５０が接続されている３０
０Ｍｂｐｓ／１５０Ｍｂｐｓの分離器２０と１５０Ｍｂ
ｐｓ／３００Ｍｂｐｓの多重器２２に代えて、それぞれ
７５Ｍｂｐｓ／１５０Ｍｂｐｓの多重器と、１５０Ｍｂ
ｐｓ／７５Ｍｂｐｓの分離器を設け、それに対応して、
帯域制御テ−ブル１０４のカウンタ値ｃ０とｃ４をそれ
ぞれ７５Ｍｂｐｓ出力ポ−トに対応するよう変更すれ
ば、ラインＬ１０とラインＬ５４を７５Ｍｂｐｓの２本
ずつの入出力リンクに分離できる。また、ラインＬ１５
とＬ１１を３００Ｍｂｐｓ／１５０Ｍｂｐｓの分離器に
接続し、ラインＬ５１，Ｌ５２に１５０Ｍｂｐｓ／３０
０Ｍｂｐｓの多重器を接続し、それに対応して、帯域制
御テ−ブル１０４のカウンタ値ｃ１，ｃ２，ｃ５，ｃ６
を３００Ｍｂｐｓ出力ポ−トに対応させれば、３００Ｍ
ｂｐｓの入出力リンクをポ−トＰｉ１、Ｐｏ１に収容で
きる。
【００２４】なお、図９のスイッチ構成では、入力側と
出力側でポ−ト数を同一にし、対応する入出力ポ−トの
リンク速度を同一にしているが、本発明は、これらを入
力側と出力側で必ずしも一致させる必要はない。
【００２５】また、図１において、１５０Ｍｂｐｓリン
クにおけるバ−チャルパスやバ−チャルチャネルの帯域
を完全に７５Ｍｂｐｓ毎に分けたい場合、帯域制御テ−
ブル１０４を、表１のカウンタ値ｃ３，ｃ７にそれぞれ
のバ−チャルパスまたはバ−チャルチャネルが割り振ら
れた形に変更すればよい。帯域制御テ−ブル１０４の値
を操作することにより、１５０Ｍｂｐｓのリンクを別の
帯域に分離することもできる。ただし、この場合は、カ
ウンタ１０５の周期を変える必要がある。
【００２６】図４は、４×４の入出力リンクを備えた単
位スイッチを複数個用いて８×８の入出力ポ−トをもつ
スイッチに拡張する場合のスイッチ構成の１例を示す。
この例では、前後段各４個、計８個の単位スイッチ１−
１〜１−８を用い、このうち後段の単位スイッチ１−
５、１−６、１−７、１−８は、４個の出力リンクのう
ちの２個のを未使用として、実質的に４×２の入出力リ
ンクを備えた単位スイッチとして動作させている。
【００２７】前段のスイッチ１−１の４個の入力リンク
とスイッチ１−３の４個の入力リンクは、それぞれ１５
０Ｍｂｐｓの４個（第１〜第４）の入力ポ−トに接続さ
れ、これらのスイッチに同じ入力が与えられるようにな
っている。スイッチ１−１は、入力セルのうち、後段の
スイッチ１−５と１−６へ行くセルのみ取り込み、これ
らのスイッチに振り分ける。一方、スイッチ１−３は、
入力セルのうち、後段のスイッチ１−７と１−８に行く
セルのみ取り込み、これらのスイッチに振り分ける。前
段のスイッチ１−２とスイッチ１−４もそれぞれ同一の
入力を受けるように別の４個（第５〜第８）の入力ポ−
トに接続されている。スイッチ１−２は、入力セルのう
ち後段のスイッチ１−５と１−６へ行くセルのみ取り込
み、これらのスイッチに振り分ける。スイッチ１−４
は、入力セルのうち後段のスイッチ１−７と１−８に行
くセルのみ取り込み、これらのスイッチに振り分ける。
前段の各スイッチ１−１、１−２、１−３および１−４
は、１５０Ｍｂｐｓの４本の出力リンクを持つが、それ
ぞれが、２つの後段スイッチへのセル振り分けを行って
いるため、前段スイッチ全体ちして論理的には３００Ｍ
ｂｐｓの出力２本を備えたスイッチとして動作してい
る。この場合、前段と後段のスイッチ間に３００Ｍｂｐ
ｓリンクがあるものとして、前段の各スイッチ１−１、
１−２、１−３、１−４のための帯域制御テ−ブルを設
定することによって、スイッチ間で３００Ｍｂｐｓのス
ル−プットでセルを伝送できる。
【００２８】次に、図５、図６、図１１を参照して、帯
域制御テ−ブルを利用したマルチキャスト機能の実現方
式について説明する。
【００２９】図５は、マルチキャスト機能を実現するた
めのバッファメモリ制御回路の構成の１例を示す。この
例では、書き込みアドレスメモリ１０１と読み出しアド
レスメモリ１０２とがバ−チャルパス（ＶＰ）毎に管理
されている。マルチキャスト機能を実現するためには、
マルチキャストすべきセルを共通バッファメモリ１１か
ら何回か繰り返して読み出し、マルチキャストすべき複
数の出力ポ−トに順次に出力すれば良い。すなわち、マ
ルチキャストすべき全ての出力ポ−トに対してマルチキ
ャストセルが出力されるまで、読み出しアドレスメモリ
１０２から同じ読み出しアドレスを出力し、これを共通
バッファメモリ１１に与え続ければ良い。
【００３０】図５において、帯域制御テ−ブル１０４’
は、上記ＶＰの他にＥＮＤ信号も出力する機能を持って
いる。マルチキャストセルを読み出す場合は、マルチキ
ャストセルが必要回数だけ読み出されるまではＥＮＤ信
号を’０’レベルに保持しておくことによって、読み出
しアドレスメモリ１０２と空アドレスバッファ１０３の
更新が行わわれないようにし、マルチキャストセルの最
後の読み出し、および非マルチキャストセルの読み出し
が行われる時、上記ＥＮＤ信号を’１’レベルにするこ
とにより、読み出しアドレスメモリ１０２と空アドレス
バッファ１０３の更新が行われるようにする。
【００３１】図１１は、帯域制御テ−ブル１０４’の記
憶内容の１例を示し、図６はその時のスイッチの出力動
作タイミングを示す。図１１では、ＶＰ０，ＶＰ１，Ｖ
Ｐ２，ＶＰ３は非マルチキャストセル用のＶＰを示し、
ＶＰ４，ＶＰ５はマルチキャスト用のＶＰを示してい
る。ＶＰ４のマルチキャストセルは、カウント値ｃ０，
ｃ１，ｃ３のとき出力されるが、カウント値ｃ０，ｃ１
でＥＮＤ信号が’０’であるので、このときの読み出し
アドレスメモリ１０２は更新されず、すべて同じセルが
共通バッファメモリ１１から出力される。カウント値ｃ
３のときＥＮＤ信号が’１’となり、読み出しアドレス
メモリ１０２は更新され次のＶＰ４のセル読み出し時に
は新たなセルがマルチキャストされる。カウント値ｃ
９，ｃ１０で読み出されるＶＰ５のマルチキャストセル
の読み出し動作についても同様なことが言える。その他
のタイミングのセルは非マルチキャストセルであり、１
セル読み出される毎に次の新たなセルを読み出さなけれ
ばならないので、読み出しアドレスメモリ１０２を更新
するため常にＥＮＤ信号は’１’となる。
【００３２】図６は、図１１の帯域制御テ−ブル１０
４’を適用した場合のスイッチの出力動作を示してい
る。ここで、カウント値ｃ０，ｃ４，ｃ８，ｃ１２に相
当するセルはラインＬ５０上に、カウント値ｃ１，ｃ
５，ｃ９，ｃ１３に相当するセルはラインＬ５１上に、
カウント値ｃ２，ｃ６，ｃ１０，ｃ１４に相当するセル
はラインＬ５２上に、カウント値ｃ３，ｃ７，ｃ１１，
ｃ１５に相当するセルはラインＬ５３上に出力される。
従って、ＶＰ４のセルは、ラインＬ５０，Ｌ５１，Ｌ５
３にマルチキャストされ、ＶＰ５のセルは、ラインＬ５
１，Ｌ５２にマルチキャストされる。なお、ＶＰ０のセ
ルはラインＬ５０に、ＶＰ１のセルはラインＬ５１に、
ＶＰ２のセルはラインＬ５２に、ＶＰ３のセルはライン
Ｌ５３に出力される。この方式では、各ライン上で非マ
ルチキャスト用の帯域とマルチキャスト用の帯域を相互
の干渉無しに完全に分離することができる。
【００３３】次に、本発明の更に他の実施例として、品
質クラス機能を持つスイッチについて説明する。
【００３４】図７は、品質クラス機能を持つバッファメ
モリ制御回路の構成例を示している。この例では、書き
込みアドレスメモリ（１０１，１０１’）、および、読
み出しアドレスメモリ（１０２，１０２’）をそれぞれ
２つずつ設けることにより、２クラスの品質クラス制御
を行えるようにしてある。セルの書き込み時には、ライ
ンＬ３１から入力されるセルヘッダ情報に含まれるＶＰ
をアドレスとして、各書き込みアドレスメモリ１０１、
１０１’からそれぞれ書き込みアドレスＷＡ１，ＷＡ
１’が読み出され、セレクタＳＥＬ１でクラス（ＣＬ
Ｓ）に応じて選択された一方のアドレスがラインＬ３２
を介して共通バッファメモリ１１に与えられる。このと
き、ＣＬＳに応じて選択された１０１，１０１’のいず
れか一方の書き込みアドレスメモリが、デコ−ダＤＥＣ
１から出力されたＣＬＳ信号により書き込み可能状態
（ＷＥＮが’１’）にされ、ラインＬ３０上の新たなア
ドレス値が書き込まれる。
【００３５】セル読み出し時は、帯域制御テ−ブル１０
４”から出力されるＶＰをアドレスとして、各読み出し
アドレスメモリ１０２，１０２’が読み出しアドレスＲ
Ａ１，ＲＡ１’を出力する。これらのアドレスＲＡ１，
ＲＡ１’のうち、いずれか一方が、セレクタＳＥＬ２
で、品質クラス制御回路１０６が出力するＣＬＳ信号に
応じて選択され、ラインＬ３３を介して共通バッファメ
モリ１１に与えられる。このとき、このＣＬＳ信号に応
じて選択された１０２，１０２’のいずれか一方の読み
出しアドレスメモリが、デコ−ダＤＥＣ２から来るＣＬ
Ｓ信号により書き込み可能な状態（ＷＥＮが’１’）に
され、Ｌ３４を介して入力される新たな次アドレス値を
記憶する。
【００３６】品質クラス制御回路１０６は、帯域制御テ
−ブル１０４”により指定されたＣＬＳを選択し、出力
する。ただし、もし、そのクラスにセルが無い場合には
別のクラスを選択する。このように制御すれば、帯域制
御テ−ブル１０４”の指定する各クラス毎の帯域を保証
でき、また、指定された或るクラスのセルが来ていない
場合には、別のクラスのセルを出力できるため、使用さ
れていない品質クラスの帯域を有効に活用できる。
【００３７】なお、品質クラス制御回路１０６における
指定クラスのセルの有無判定は、例えば、各ＶＰ毎、ク
ラス毎にカウンタを設けておき、現在あるセルの数を計
測しておく方法が考えられる。ただし、上記方法はハ−
ド量が大きくなりやすい。
【００３８】セルの有無を判定する別の方法としては、
例えば、各ＶＰ、各クラスでの書き込みアドレスメモリ
と読み出しアドレスメモリの値を比較し、これらのアド
レスが一致すればセル無し、不一致ならばセル有りと判
定する。この方法は、ハ−ド量は小さくてすむが、書き
込みアドレスメモリにおいて、読み出しアドレスメモリ
とのアドレス比較のためのタイミングが必要となるた
め、動作タイミングの設定が厳しくなる。この問題を解
決する１つの方法は、例えば図８に示す如く、セル有無
判定用の書き込みアドレスメモリ１０７’を設けたバッ
ファメモリ制御回路１０にする。
【００３９】図８では、書き込みアドレスメモリ１０１
と１０１’の他に、これらと全く同じ値を保持するセル
有無判定用の書き込みアドレスメモリ１０７、１０７’
が設けてある。これらのセル有無判定用の書き込みアド
レスメモリ１０７、１０７’の出力アドレスは、読み出
しアドレスメモリ１０２、１０２’の出力アドレスと共
にそれぞれ比較器１０８、１０８’に入力され、それぞ
れの比較結果がセルの有無を示す信号として品質クラス
制御回路１０６に与えられる。上記方式によれば、書き
込みアドレスメモリ１０１、１０１’においてセル有無
判定のための時間確保が不要となるため、タイミングの
制御が楽になる。また、ハ−ド増加量もセル有無判定用
書き込みアドレスメモリ１０７、１０７’と、比較器１
０８、１０８’を設けるだけでよいため、比較的少なく
て済む。
【００４０】以上の実施例から明らかな如く、本発明
は、各入力からのセルを多重化する多重器と、その多重
化されたセルを入力する共通バッファメモリと、共通バ
ッファメモリから出力されたセルを各出力に周期的に分
離する分離器と、セル種別毎に共通バッファメモリの管
理するバッファメモリ制御回路とから構成されるＡＴＭ
スイッチングシステムに対して、共通バッファメモリか
ら読み出すセル種別を指定する帯域制御テ−ブルをバッ
ファメモリ制御回路に設けたことを特徴としている。
【００４１】
【発明の効果】本発明によれば、各出力リンクが同一の
伝送速度をもつＡＴＭスイッチングシステムであって
も、この出力リンクに多重器を設けることによって出線
の伝送速度を上げることができ、逆に、分離器を設ける
ことによって出線の伝送速度を下げることができるた
め、伝送速度の異なる複数種類の出線を容易に収容する
ことができる。例えば、１５０Ｍｂｐｓの伝送速度の出
力リンクを持つＡＴＭスイッチングシステムに対して、
４多重の多重器を出力リンクに設ければ６００Ｍｂｐｓ
の出線を収容でき、また、３分離の分離器を設ければ５
０Ｍｂｐｓの出線を収容することができる。
【００４２】実施例では、ＡＴＭスイッチングシステム
の出力リンクに設けられた各多重器、または分離器に接
続された出線と対応するセルの種別を管理し、上記多重
器や分離器の出力と対応した共通バッファメモリ読み出
しタイミングに合わせて、帯域制御テ−ブルが出線に対
応するセル種別の指示を行うようにしている。この共通
バッファメモリ管方式によれば、共通バッファメモリ内
のセルを、各出線毎にＦＩＦＯバッファ管理でき、共通
バッファメモリからの読み出しタイミングも各出線に対
応した読み出しタイミングにすることができる。
【００４３】本発明では、ＡＴＭスイッチングシステム
の出力に付加する多重器や分離器を入れ替えるだけで出
線の伝送速度を変更でき、このときＡＴＭスイッチング
システム内の変更は、帯域制御テ−ブルの読み出すセル
のセル種別（出線番号）の指示するタイミングを例えば
マイコン制御により変更すればよいため、出線の伝送速
度の変更は容易である。
【００４４】また、本発明によれば、各セル種別毎の読
み出し指示を行う帯域制御テ−ブルに、次の読み出しで
同一セルを読み出すかどうかを指示する機能を付加する
ことにより、帯域制御されたマルチキャスト機能を実現
できる。すなわち、同一セルの読み出しを指示すれば、
同じセルが何回も読み出され、いくつかの出線に同じセ
ルを出力することができ、同一セルの読み出しを指示し
なければ、次の時点で新たなセルを読み出すことができ
る。この方式によれば、非マルチキャスト用の帯域とマ
ルチキャスト用の帯域を相互の干渉無しに完全に分離す
ることができる。
【００４５】また、本発明によれば、バッファメモリ制
御回路において、書き込みアドレスメモリと読み出しア
ドレスメモリを品質クラス毎に分け、帯域制御テ−ブル
によってセル種別と共に品質クラスも指示するように
し、さらに、その帯域制御テ−ブルに指示された品質ク
ラスのセルが共通バッファメモリ内にある場合にはその
品質クラスのセルを読み出し制御を行い、その品質クラ
スのセルが無い場合には別の品質クラスのセルの読み出
し制御を行う品質クラス制御回路を設けることにより、
品質クラス機能を実現することができる。上記品質クラ
ス機能は、各クラス毎の帯域が保証されており、さら
に、或るクラスにセルが無い場合に別のクラスのセルが
出力させることもできるため、使用されていない品質ク
ラスの帯域を別の品質クラスの通信に有効活用できる。
【図面の簡単な説明】
【図１】本発明による帯域制御テ−ブルを備えたスイッ
チングシステムの一実施例を示す構成図である。
【図２】図１における１５０Ｍｂｐｓ／６００Ｍｂｐｓ
多重器の動作を説明するための図である。
【図３】共通バッファメモリから出力ポ−トまでの間の
スイッチの動作を説明するための図である。
【図４】本発明による拡張されたスイッチの構成の１例
を示す図である。
【図５】本発明によるマルチキャスト機能を実現するバ
ッファメモリ制御回路の構成の１例を示す図である。
【図６】マルチキャスト機能を備えたスイッチにおい
て、共通バッファメモリから出力ポ−トまでの間の動作
タイミングを説明するための図である。
【図７】本発明による品質クラス機能を実現するバッフ
ァメモリ制御回路の構成の１例を示す図である。
【図８】上記品質クラス機能を持つバッファメモリ制御
回路の他の実施例を示す図である。
【図９】本発明による多元速度の入出力ポ−トを持つス
イッチングシステムの１実施例を示す構成図である。
【図１０】カウンタ値と、帯域制御テ−ブルに記憶され
る出力ポ−トとの関係を示す図である。
【図１１】カウント値と、マルチキャスト機能を持つ帯
域制御テ−ブルに記憶される各種の値との関係を示す図
である。
【符号の説明】
１，１−１，１−２，１−３，１−４，１−５，１−
６，１−７，１−８…スイッチ、１０…バッファメモリ
制御回路、１１…共通バッファメモリ、１２…１５０Ｍ
ｂｐｓ／６００Ｍｂｐｓ多重器、１３…６００Ｍｂｐｓ
／１５０Ｍｂｐｓ分離器、２０…３００Ｍｂｐｓ／１５
０Ｍｂｐｓ分離器、２１…７５Ｍｂｐｓ／１５０Ｍｂｐ
ｓ多重器、２２…１５０Ｍｂｐｓ／３００Ｍｂｐｓ多重
器、２３…１５０Ｍｂｐｓ／７５Ｍｂｐｓ分離器、１０
１，１０１’…書き込みアドレスメモリ、１０２，１０
２’…読み出しアドレスメモリ、１０３…空アドレスバ
ッファ、１０４，１０４’，１０４”…帯域制御テ−ブ
ル、１０５，１０５’，１０５”…カウンタ、１０６…
品質クラス制御回路、１０７，１０７’…セル有無判定
用書き込みアドレスメモリ、１０８，１０８’…比較
器、Ｐｉ０，Ｐｉ１，Ｐｉ２，Ｐｉ３…入力ポ−ト、Ｐ
ｏ０，Ｐｏ１，Ｐｏ２，Ｐｏ３…出力ポ−ト、
───────────────────────────────────────────────────── フロントページの続き (72)発明者 青木 薫 神奈川県横浜市戸塚区戸塚町216番地 株式会社 日立製作所戸塚工場内 (72)発明者 愛木 清 東京都国分寺市東恋ケ窪１丁目280番地 株式会社 日立製作所中央研究所内 (72)発明者 郷原 忍 神奈川県横浜市戸塚区戸塚町216番地株 式会社 日立製作所戸塚工場内 (56)参考文献 電子情報通信学会技術研究報告 ＳＳ Ｅ89−144（1990年２月14日発行) 電子情報通信学会技術研究報告 ＳＳ Ｅ90−134（1991年３月６日発行) 電子情報通信学会技術研究報告 ＳＳ Ｅ91−９（1991年５月30日発行) (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 12/28 H04L 12/56

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】複数の入力端子と複数の出力端子を備え第
    １の速度で前記入力端子のいずれかで受信したセルを前
    記セルに含まれる識別子に基づき前記出力端子のいずれ
    かに交換出力するバッファメモリを有するスイッチと、 前記出力端子のいずれかから出力された第１の速度のセ
    ル流を収容し、該セル流を第２の速度のセル流に多重も
    しくは分離変換して複数の出力回線のいずれかに出力す
    る変換手段と、 前記セルに含まれる識別子に基づき前記バッファメモリ
    のセル書込みと読出しを制御する制御回路で、前記変換
    手段と該変換手段に収容する出力端子に対応して前記出
    力回線に第２の速度のセル流が所定の順序で出力される
    よう前記バッファメモリのセル読出し順序を蓄積するテ
    ーブルを備え、該テーブルの出力に基づきバッファメモ
    リからセルを読出し、前記入力端子で受信したセルを該
    セルの識別子に基づき第２の速度でセルを出力回線に出
    力する 制御回路とで構成したことを特徴とするスイッチ
    ングシステム。
  2. 【請求項２】上記制御回路は、上記識別子に対応した複
    数の書込みアドレスレジスタと読出しアドレスレジスタ
    と、上記バッファメモリの空アドレスを格納する空アド
    レスメモリと、識別子毎に読出したセルの次に読出すセ
    ルのアドレスを示す次アドレスを記憶する記憶手段を有
    し、 前記バッファメモリへのセル書込み時は、該セルの識別
    子に対応する書込みアドレスレジスタから書込みアドレ
    スを出力して該セルを書き込むと共に前記空アドレスメ
    モリから出力されたアドレスを前記記憶手段と書込みア
    ドレスレジスタに書込み、 前記バッファメモリからのセル読出し時は、上記テーブ
    ルが出力するセルの識別子に対応する読出しアドレスレ
    ジスタから読出しアドレスを出力してセルを読出しと前
    記読出しアドレスの前記空アドレスメモリへの書込みを
    行うと共に、前記記憶手段から読出される次アドレスを
    前記読出しアドレスレジスタに書込むこと を特徴とする
    請求項１に記載のスイッチングシステム。
  3. 【請求項３】上記記憶手段を上記バッファメモリに備え
    たことを特徴とする請求項２に記載のスイッチングシス
    テム。
  4. 【請求項４】上記識別子は、出力回線情報、バ−チャル
    パス識別子、バ−チャルチャネル識別子、又は、前記出
    力回線情報とバ−チャルパス識別子とバ−チャルチャネ
    ル識別子の組合せ情報であることを特徴とする請求項１
    乃至３いずれかに記載のスイッチングシステム。
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