JPH1070535A - Atmスイッチおよびその制御方法 - Google Patents
Atmスイッチおよびその制御方法Info
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- JPH1070535A JPH1070535A JP9211624A JP21162497A JPH1070535A JP H1070535 A JPH1070535 A JP H1070535A JP 9211624 A JP9211624 A JP 9211624A JP 21162497 A JP21162497 A JP 21162497A JP H1070535 A JPH1070535 A JP H1070535A
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Abstract
ットの出力間隔あるいは速度を平均化した状態で交換出
力するATMスイッチとその制御方法を提供する。 【解決手段】 複数の入力回線からの固定長パケットを
固定長パケットに付与される識別子に基づき複数の出力
回線の任意の回線に交換するATMスイッチとして、複
数の入力回線からの固定長パケットを蓄積して宛先とな
る出力回線に交換するバッファ手段と、出力回線毎に出
力する固定長パケットの量もしくはタイミングを管理す
る帯域管理手段と、バッファ手段の書き込みと読み出し
を制御する制御手段とを備え、出力回線に出力する固定
長パケットの速度を予め定めた値以下の速度、あるい
は、出力する固定長パケットの間隔を予め定めた値以上
の間隔として固定長パケットを交換出力するよう構成す
る。
Description
スコネクト装置または交換装置のパケットスイッチにお
ける、バーチャルパスまたはバーチャルコネクションの
帯域制御方式および回路に係り、特に、非同期転送モー
ド(以下、ATMと称する)による装置やATMスイッ
チに好適である。
ア化に対して、CCITT(国際電信電話諮問委員会)
で合意がなされたATM方式では、セルと呼ばれる固定
長パケットを用いて伝送/交換を行う。このセルを交換
する為のスイッチ方式が数多く提案されている。
ても、バーチャルパスと呼ばれる仮想的な回線を単位
に、回線網のアーキテクチャを柔軟に変更したり、回線
の管理を簡単化することが行われる。この際に、バーチ
ャルパスに従ってセルの交換を行う装置が用いられ、A
TMクロスコネクト装置と呼ばれている。ATMクロス
コネクト装置は、一種のATMスイッチと考えられる。
ファメモリスイッチがあり、小崎、他による文献(“共
通バッファ型ATMスイッチLSI構成法”,信学情報,SSE8
9-144,pp.49-54(平2-02).)に、その構成法の一例が示
されている。これを第2図に示す。
末装置は、連続的にデータを出す期間と、データを出さ
ない期間が存在する、いわゆるバースト的なトラヒック
を出力する。ATM交換機に必要となるバッファ量は、こ
のようなバースト性を持つトラヒックを収容する場合
は、ランダムにセルを出すようなトラヒックを収容する
場合に比べて、十数倍から数十倍必要であることが知ら
れている。従って、少ないバッファ量を持つクロスコネ
クト装置を用いて、経済的にATM網を構成する為には、
加入者線を収容する装置において、バースト性を取り除
く必要がある。この為、同一バーチャルチャンネルやバ
ーチャルパスに属するセルを、時間的になるべく均等に
配置する処理を要する。この処理を帯域制御と呼ぶ。
他による文献(“ATM交換網の回線設定法について”,
信学技法,SSE89-120,pp.31-36(平2-01).)に一例が示
されている。即ち、交換機もしくはクロスコネクト装置
の出線において、フレーム内で、バーチャルパスもしく
はバーチャルチャンネルに属するセルの時間位置をあら
かじめ決めておくことにより、帯域制御を行う方式が示
されている。また、各出線単位で時間位置を動的に定め
る為のアルゴリズムが示されている。
た、共通バッファメモリスイッチによる、スイッチ構成
においては、帯域制御が考慮されていない。従って、バ
ースト性をもつ回線は、バースト性を保存したまま交換
/出力されてしまう。その結果、この出力が接続するク
ロスコネクト装置や交換機において、大量のバッファメ
モリを必要としてしまうという問題点があった。
御を行ったとしても、帯域制御を行う為、時間順序の変
更を行う必要がある。この際、待合せバッファが必要と
なって、帯域制御を行う装置のバッファが大量に必要と
なる問題があった、一方、上記従来技術に示されてい
る、時間位置を動的に定める為のアルゴリズムを用いる
ことにより、このメモリ量を減らせることも示されてい
る。しかし、このアルゴリズムを実行するための制御装
置が複雑になると共に、より均等に配置するには、配置
決定の周期を長くする必要があり、そのためにメモリ量
が増加してしまう問題があった。
内にセルが滞留する時間が長くなり、伝送や交換におけ
る遅延が増加するという問題がある。
モリ量を減少させることにある。本発明の他の目的は、
帯域制御の為に必要なメモリをスイッチが本来有してい
る大量のバッファと兼用させて、装置のバッファ量の増
加なしに、帯域制御を実現することにある。
く帯域制御を実現できる方法と回路ならびに、これらを
備えたスイッチを提供することも目的の一つとしてい
る。
り低い伝送速度の回線に分離する際に必要となるバッフ
ァ量を減少させることもまた、目的としている。
能な帯域制御方法と回路ならびに、これらを備えたスイ
ッチを提供することがある。
イッチでは、単一の大量のバッファメモリを用意すると
共に、バッファメモリを用意すると共に、バッファメモ
リにアドレスチェインをつなぐためのメモリを付加す
る。更に、このバッファ内に出線後とにチェインを用い
たリスト構造を作成する。セルが入力されたならば、ま
ず、バッファメモリにセルを格納する。それと同時に、
そのセルの出線を判断して、対応する出線のリスト構造
の末尾にセルが格納されたバッファのアドレスのチェイ
ンを接続する。また、セルを出力する際は、出力する出
線に従ったリスト構造を選択し、そのリスト構造の先頭
より出力すべきセルが格納されているバッファのアドレ
スを取り出して、そのアドレスよりセルの出力を行う。
に対して周期的に行えば、入力されたセルは、その出線
に従って分類されてリスト構造に付加され、対応する出
線の読み出しにより出力される。即ち、交換動作が実現
できる。また、セルはリスト構造につながれる為、時間
順序が入れ替わることはない。
ルを出線毎にリスト構造に加えるのみでなく、出線毎に
更にバーチャルパスもしくはバーチャルチャンネルに分
類して、それぞれのバーチャルパスもしくはバーチャル
チャンネルに対応したリスト構造に接続する。また、セ
ルを読み出す際に、それぞれの出線に対して出力すべき
バーチャルパスもしくはバーチャルチャンネルを時間的
に指定して、対応したリスト構造の先頭からセルを読み
出す。
する為に、次のような回路構成を採用している。即ち、
入力セルを、バーチャルパスもしくはバーチャルチャン
ネル毎に分類してリスト構造に接続するために、バーチ
ャルパスもしくはバーチャルパスの識別子を与えれば、
セルを接続するリスト構造を指定する識別子、セルを格
納するアドレス、あるいは、接続するチェインのアドレ
スを与えるテーブルを具備する。また、出力すべきバー
チャルパスもしくはバーチャルパスに属するセルをリス
ト構造から取り出す為に、バーチャルパスもしくはバー
チャルパスの識別子を与えれば、セルを取り出すリスト
構造を指定する識別子、セルを読み出すアドレス、ある
いは、取り出すチェインのアドレスを与えるテーブルを
具備する。更に、出線毎に、読み出しタイミングに従っ
て、出力するバーチャルパスもしくはバーチャルパスを
指定する為に、一定の周期をもつカウンタと、カウンタ
の値により周期的に参照され、それぞれのタイミングで
出力するバーチャルパスもしくはバーチャルパスを保持
している、帯域指定用のテーブルを具備する。
は、出線のみならず、セルが属するバーチャルパスもし
くはバーチャルパスに従って分類して、リスト構造をつ
くる。従って、同一バーチャルパスもしくはバーチャル
パスに属するセルの順序を保存したまま、バーチャルパ
スもしくはバーチャルパスを指定して、セルを出力する
ことができる。従って、バーチャルパスもしくはバーチ
ャルパスができるだけ均等に配置されるように指定する
ことにより、バースト的に到着したセルを均等に配置し
て出力することが可能となる。
スイッチを用いた帯域制御回路においては、スイッチ内
のバッファにバーチャルパスもしくはバーチャルパス毎
のリスト構造を作成する。従って、出線毎の帯域制御で
必要であった、セルの順序を入れ替える為のバッファを
共用化することができる。即ち、バッファ量の増加をな
くすことが可能である。
つスイッチよりも単一のバッファで交換動作を行うスイ
ッチの方が、メモリ量が大幅に小さくなる。これは、共
通バッファ型のスイッチでは、多くのバッファを必要と
する出線が存在したとしても、バッファが必要に応じて
動的に割り当てられるため、バッファの総量は小さくて
もよくなる為である。このことは、共通化によるバッフ
ァの削減効果、もしくは、共通化効果と呼ばれている。
この共通化効果により、出線毎に帯域制御を行う場合よ
り、スイッチに一括してバッファを持つ本発明の場合の
方が、総量としてのバッファが少なくてすむ。更に、本
発明では、スイッチと帯域制御機能がバッファを共用化
しているため、共通化効果によって、装置全体のバッフ
ァ量を減らすことが可能となる。
スもしくはバーチャルチャンネルを指定する為のカウン
タとテーブルを持ち、テーブルの内容によってセルの配
置の指定、即ち、帯域の指定と制御を行う。従って、こ
のテーブルの内容をあらかじめ最適になるように決定で
きれば、効率よく帯域制御を行うことができる。また、
バッファに溜るセル数も減らせ、遅延を減らすことがで
きる。これは、一般的に、動的にセルの配置を決定する
より、静的にセルの配置を決定する方が、均一にセルを
配置することが可能となる為である。
て行うので、極めて柔軟に帯域の変更が行える。
いて、バーチャルパスもしくはバーチャルチャンネルで
分類してリスト構造へ接続することに加えて、低速の回
線へ分離する際の回線番号でも分類してリスト構造をつ
くることができる。更に、出力するバーチャルパスもし
くはバーチャルチャンネルに加えて、低速の回線番号も
指定すれば、回線番号が周期的になるようにセルを出力
することが可能である。従って、分離部で、セルを低速
回線へ周期的に振り分けることで、分離部でのバッファ
を最小にすることができる。
に従って行う。図1は、本発明による帯域制御を行う為
の共通バッファスイッチの一実施例のブロック図であ
る。ここでは、説明のために、共通バッファスイッチ
は、36×36スイッチとして構成する。これは、入出
力数とセル長の比を、2:3(=36:54)と簡単な
整数比とすることで、バッファへのセルの書き込みの際
の多重/分離の論理構成を簡単にする為である。また、
帯域制御は、バーチャルパス単位で行うとする。バーチ
ャルパスは、バーチャルパス単位で行うとする。バーチ
ャルパスは、バーチャルパス識別子(VPI)により知
ることができる。
御部2により構成する。各入力501−1〜36から到
着したセルはMUX11で多重され、1セルづつバッファ
メモリ(BFM)12へ格納される。このとき、セルを
格納するアドレスは、空きアドレスバッファ(IA B
UF)3内に格納されている空きアドレスに格納する。
同時に、各々のセル出線を示すルーティング情報(RT
G)が、バッファ部1からバッファ制御部2に送られ
る。RTGは、ルーティングデコーダ(RT DEC)
21でデコードされ、到着したセルの出線に対応するチ
ェイン書込みアドレステーブル(WR CH Tabl
e)22−1〜36を指定する。このWR CH Ta
ble22−1〜36には、VPI毎に最後にセルを格
納したアドレスが保持されている。従って、WR CH
Table22−1〜36を到着セルのVPIにより参
照すれば、最後に同一VPIのセルを書込んだアドレス
がわかり、そのアドレスに今回セルを書込んだアドレス
へのチェインを書込むことにより、リスト構造を形成す
ることができる。チェイン書き込みアドレスレジスタ
(CH WA)23−1〜36は、WR CH Tab
le22−1〜36から読み出した値を一時的に保持す
るためのものである。同時に、次の書込みの為に、今回
到着したセルを書込んだアドレス、即ちIA BUF3
から取り出したアドレスにより、WR CH Tabl
e22−1〜36を更新しておく。
う。まず、出線カウンタ(OUT CNT)24が次に
出力する出線を指定する。OUT CNT24の出力
は、出線デコーダ(OUT DEC)25に送られ、出
線毎に存在する帯域カウンタ(BW CNT)26−1
〜36の一つを選択する。BW CNT26−1〜36
は、タイムスロット毎に設定されている出力VPIを指
定する為のカウンタである。BW CNT26−1〜3
6の値により、帯域テーブル(BW Table)27
−1〜36を参照して、今回出力するVPIを得る。次
にVPIを用いて、読み出しアドレステーブル(RD
ADR Table)28−1〜36を参照する。RD
ADR Table28−1〜36は、VPIに対応
して、次に読み出すバッファのアドレスを保持してお
り、このアドレスによってバッファメモリ(BFM)1
2から出力セルを取り出して、DEMUX13で多重分
離して出力する。同時にBFM12から、チェインを読
みだして、RD ADR Table28−1〜36を
更新する。これにより、次の読み出し時に、BFM12
内のアドレスを得ることができる。また、BFM12の
セルを読み出したアドレスは、もはや空きアドレスとな
ったので、空アドレスバッファ(IA BUF)3に格
納される。読み出しアドレレジスタ(RA)29−1〜
36は、RD ADR Table28−1〜36から
読み出した値を一時的に保持するためのものである。
を構成する。このスイッチにより、次のようにして帯域
制御を行う。即ち、帯域テーブル(BW Table)
27−1〜36に、各出線502−1〜36毎に、タイ
ムスロットに対応したVPIを格納しておく。例えば、
出線502−1〜36帯域の総量が150Mb/sで、
そのうちの50Mb/sの帯域を持つバーチャルパスを
設定したい場合は、BWTable27−1〜36の3
アドレスに1アドレスの割合で、このバーチャルパスに
対応したVPIを設定する。この設定により、設定を行
った出線から設定したVPIを持つセルは3セルに最大
1セルしか出力されず、帯域の上限が守られる。また、
BW Table27−1〜36への設定したアドレス
を等間隔にすることで、設定した出線からは設定した間
隔より短い間隔で出力されることはない。この結果、バ
ースト性を持つセル入力を、等間隔で出力可能となる。
ルの構成を示した概念図である。セルの書込みの際に
は、書き込むセルの出線より、チェイン書込みアドレス
レジスタ(CH WR Table)22−1〜36に
VPIを与えて、セルバッファ12のアクセスするアド
レスを得る。また、セルの読み出しの際には、まず、出
線カウンタ(OUT CNT)24により、帯域カウン
タ(BW CNT)26−1〜36、帯域テーブル(B
W Table)27−1〜36、読み出しアドレステ
ーブル(RD ADR Table)28−1から36
が選択される。次に、選択されたBW CNT26−1
〜36が指定するタイムスロットに従ってBW Tab
le27−1〜36を参照して、出力するVPIを得
る。更に、そのVPIに従って、RD ADR Tab
le28−1〜36を参照して、セルが格納されている
アドレスを得て、セルバッファ12にアクセスする。
6を出線毎に1個づつ持つ例を示したが、2個づつ持た
せることもできる。この場合において、2個の帯域テー
ブル27−1〜36の内容が異なる場合、用いるテーブ
ルを切り替えることにより、瞬時に帯域を変更すること
ができる。また、帯域テーブルの書込みを、使用してい
ないテーブルに行うことで、書替えによる帯域への影響
を軽減することができる。いうまでもなく、この切り替
えは、出線対応でも可能であるし、一度に行うことも可
能である。また、2個以上持たせることで、複数の帯域
指定を瞬時に切り替えることが可能となる。
は、セルの持つVPIの全部でなく、一部とすることも
可能である。この場合は、用いないビットが異なるVP
Iのセルが同じリスト構造に接続される。即ち、VPI
をグループ化することができる。これにより、指定した
VPIグループのセルがバッファに存在する確率が高く
なり、セルが出力される機会が増え、バッファの内容量
を減らすことができる。
ンタ26−1〜36を出線対応で持つ例を示したが、こ
れを単一のカウンタで行うことも可能である。この場合
は、出線毎のタイムスロットの指定が同期化される。
を256周期のように固定して用いることもできるし、
設定により可変として用いることもできる。可変にする
ことにより、設定可能なバーチャルパスの最小帯域を可
変にすることが可能である。
−1〜36により指定されたVPIに対応したリスト構
造にセルが接続されていない場合は、セルを出力するこ
とができない。即ち、バーチャルパスの指定に関してゆ
らぎが許されていない。ゆらぎを可能とするために、前
後のタイムスロットに対するVPIのリスト構造も調べ
て、対応したリスト構造にセル存在する場合は出力する
ようにすることで、ある程度のゆらぎを許容する構成と
なる。また、同時に調べる方法のほかに、過去数スロッ
トで参照したVPIを記憶しておき、セルの有無により
出力することも可能である。いうまでもなく、複数のV
PIに対応するリスト構造を調べてセル出力を行う際
は、その間に優先度を持たせることができる。
御部の各テーブルの構成を示した概念図である。セルの
書込みの際、チェイン書込みアドレスレジスタ(CH
WR Table)22‘−1〜36は、書き込むセル
の出線によりが選択される。このCHWR Table
22’−1〜36に、VPIと共に出線指定RTGの下
位2ビットを与えて、セルバッファ12のアクセスする
アドレスを得ている。また、セルの読み出しの際には、
まず、出線カウンタ(OUT CNT)24により、帯
域カウンタ(BW CNT)26−1〜36、帯域テー
ブル(BW Table)27‘−1〜36、読み出し
アドレステーブル(RD ADR Table)28’
−1〜36が選択される。次に、選択されたBW CN
T26−1〜36が指定するタイムスロットに従ってB
W Table27‘−1〜36を参照して、出力する
VPIを得る。同時に、出力する出線の指定RTGの下
位2ビットも得ている。このVPIと出線指定に従っ
て、RD ARD Table28’−1〜36を参照
して、セルが格納されているアドレスを得て、セルバッ
ファ12にアクセスしている。
スロット上でのセルのVPIの指定のみならず、低速の
回線に分離する際の出線のような付加情報についても位
置指定が可能である。この場合は、低速の回線番号の指
定により、低速の回線番号の指定により、低速の回線に
多重分離化する際のバッファが不要になる。
例を示したが、いうまでもなく、他の情報を与えてもよ
い。例えば、セルの廃棄クラスの情報を与えることによ
り、廃棄可能なセルの位置を周期的にすることもでき
る。即ち、付加情報を与えてテーブルを参照すること
は、その付加情報で更に分類したリスト構造を形成する
ことである。従って、付加情報の指定や、並べ替えが自
由に行える。
いて、VPIを用いるのではなく、バーチャルチャンネ
ルの識別子であるVCIを用いたり、VCIの一部を用
いたり、VPIの一部とVCIの一部を同時に用いるな
どの構成が可能である。
持つ構成を示したが、テーブルを一つにして、出線情報
を付加情報として与えることも可能である。即ち、メモ
リスイッチにおける交換動作は、セルの出力の位相を指
定することと等しく、この位相の指定に、出力VPIの
指定と同様なテーブルを用いた構成も可能である。この
ような構成により、ルーティングデコーダ(RT DE
C)21、出線カウンタ(OUT CNT)24、出線
デコーダ(OUT DEC)25などが不要となる。
有する共通バッファ型メモリスイッチを用いることによ
り、同一バーチャルパスもしくはバーチャルパスに属す
るセルの順序を保存したまま、バーチャルパスもしくは
バーチャルパスを指定して、セルを出力することができ
る。従って、バーチャルパスもしくはバーチャルパス
が、できるだけ均等に配置されるように指定することに
より、バースト的に到着したセルを均等に配置して出力
し、帯域制御を行うことが可能となる。
スイッチを用いた帯域制御回路によれば、スイッチ内の
バッファにバーチャルパスもしくはバーチャルパス毎の
リスト構造を作成する。その為、出線毎の帯域制御では
必要なバッファが不要になる。即ち、バッファ量の増加
をなくすことが可能である。
御を行う場合より、スイッチに一括してバッファを持つ
本発明の場合の方が、総量としてのバッファが少なくす
ることができる。更に、本発明では、スイッチと帯域制
御機能がバッファを共用化しているため、共通化効果に
よって、装置全体のバッファ量も減らすことが可能とな
る。
くはバーチャルチャンネルを指定する為のカウンタとテ
ーブルにより帯域の指定と制御を行う為、単純な構成の
回路をバッファ制御に加えるのみで、帯域制御が可能な
スイッチを構成できる。また、このテーブルの内容をあ
らかじめ最適になるように決定できれば、効率よく帯域
制御を行うことが可能となる。
を用いて行うので、極めて柔軟に帯域の変更が行える。
また、帯域テーブルを複数持つことで、瞬時に帯域の変
更を行うことが可能となる。
いて、バーチャルパスもしくはバーチャルチャンネルに
加えて、付加情報も用いて分類してリスト構造へ接続す
ることができる。その結果、付加情報を指定したセル出
力が可能となる。例えば、低速の回線番号も指定すれ
ば、回線番号が周期的になるようにセルを出力すること
が可能となる。これにより、低速回線への分離部で、セ
ルを低速回線へ周期的に振り分けることで、分離部での
バッファを最小にすることができる。
例のブロック図。
した概念図。
例を示した概念図。
空きアドレスバッファ(IA BUF)、11…MU
X、 12…セルバッファ(BFM)、13
…DEMUX、 21…ルーティングデコーダ
(RT DEC)、22…チェイン書込みアドレステー
ブル(CH WR Table)、23…チェイン書き
込みアドレスレジスタ(CH WA)、24…出線カウ
ンタ(OUT CNT)、25…出線デコーダ(OUT
DEC)、26…帯域カウンタ(BW CNT)、2
7…帯域テーブル(BW Table)、28…読み出
しアドレステーブル(RD ADR Table)、2
9…読み出しアドレスレジスタ(RA)、501…入
線、 502…出線。
Claims (4)
- 【請求項1】複数の入力回線からの固定長パケットを前
記固定長パケットの識別子に基づき複数の出力回線の任
意の回線に交換するATMスイッチであって、 前記複数の入力回線からの固定長パケットを蓄積して宛
先となる出力回線に交換するバッファ手段と、 前記出力回線に出力する固定長パケットの量もしくはタ
イミングを管理する帯域管理手段と、 前記バッファ手段の書き込みと読み出しを制御する制御
手段とを備え、 前記出力回線に出力する固定長パケットの速度を所定値
以下の速度で交換出力することを特徴とするATMスイ
ッチ。 - 【請求項2】複数の入力回線からの固定長パケットを前
記固定長パケットの識別子に基づき複数の出力回線の任
意の回線に交換するATMスイッチであって、 前記複数の入力回線からの固定長パケットを蓄積して宛
先となる出力回線に交換するバッファ手段と、 前記出力回線に出力する固定長パケットの量もしくはタ
イミングを管理する帯域管理手段と、 前記バッファ手段の書き込みと読み出しを制御する制御
手段とを備え、 前記出力回線に出力する固定長パケットの間隔を所定値
以上の間隔で交換出力することを特徴とするATMスイ
ッチ。 - 【請求項3】上記識別子は、上記固定長パケットのバー
チャルパス識別子もしくはバーチャルチャネル識別子あ
るいはその両者であり、前記識別子毎に固定長パケット
の速度もしくは間隔を調整して交換することを特徴とす
る特許請求の範囲第1項もしくは第2項に記載のATM
スイッチ。 - 【請求項4】複数の入力回線からの固定長パケットを前
記固定長パケットの識別子に基づき複数の出力回線の任
意の回線に交換するバッファ手段備えたATMスイッチ
の制御方法であって、 出力回線に出力する固定長パケットの量もしくはタイミ
ングを前記識別子対応に指定すると、出力回線に出力す
る固定長パケットの速度を予め定めた値以下の速度、あ
るいは、固定長パケットの間隔を予め定めた値以上の間
隔で識別子対応に交換出力するよう前記バッファ手段の
書き込みと読み出しを制御するATMスイッチの制御方
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21162497A JP3011145B2 (ja) | 1997-08-06 | 1997-08-06 | Atmスイッチおよびその制御方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21162497A JP3011145B2 (ja) | 1997-08-06 | 1997-08-06 | Atmスイッチおよびその制御方法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21570590A Division JP2880271B2 (ja) | 1987-04-24 | 1990-08-17 | 帯域制御方法および回路 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2965399A Division JP3019853B2 (ja) | 1999-02-08 | 1999-02-08 | Atmスイッチおよびその制御方法 |
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Publication Number | Publication Date |
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Family
ID=16608860
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21162497A Expired - Lifetime JP3011145B2 (ja) | 1997-08-06 | 1997-08-06 | Atmスイッチおよびその制御方法 |
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Country | Link |
---|---|
JP (1) | JP3011145B2 (ja) |
-
1997
- 1997-08-06 JP JP21162497A patent/JP3011145B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
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JP3011145B2 (ja) | 2000-02-21 |
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