JP3075068B2 - Ａｔｍスイッチ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は非同期転送モード（ＡＴ
Ｍ:Asynchronous Transfer Mode)に利用する。本発明は
通信回線の現用予備切替えに利用する。本発明は現用予
備切替え時のセル（ＡＴＭで用いる固定長パケット）損
失、セル重複およびセル順序の逆転の回避技術に関す
る。本発明は現用予備切替えを無瞬断で行う技術に関す
る。

【０００２】

【従来の技術】通信の信頼性を向上させる目的で、現用
（以下、０系という）、予備（以下、１系という）の二
系統の通信経路を設けることは広く行われている。ＡＴ
Ｍにおいてもこの構成を用いたものがある。通信経路に
はセルルーティングスイッチが介挿されており、このセ
ルルーティングスイッチは、通信経路上に設定される仮
想伝送路(VP:Virtual Path) の方路切替えを行うスイッ
チである。このセルルーティングスイッチも０系、１系
の二系統が設けられている。

【０００３】この従来のＡＴＭスイッチを図１４ないし
図１６を参照して説明する。図１４は従来例装置のブロ
ック構成図である。図１５は入方路切替部１４２のブロ
ック構成図である。図１６は出方路切替部１４３のブロ
ック構成図である。０系のセルルーティングスイッチ４
１₀ と１系のセルルーティングスイッチ４１₁ は、それ
ぞれｍ本の入力回線２１とｎ本の出力回線２２とをｍ×
ｎ個の方路を切替えて交換接続する。

【０００４】両系のセルルーティングスイッチ４１₀ 、
４１₁ では入りがｍ方路、出がｎ方路あるが、図１４に
は入方路＃ｋ、出方路＃ｋ′のみが示されている。セル
ルーティングスイッチ４１₀ の切替前は入方路＃ｋにお
いて、入力回線２１と回線２３とが接続されており、入
力回線２１と回線２４とは接続されていない。また、出
方路＃ｋ′においては、回線２５と出力回線２２とが接
続されており、回線２６と出力回線２２とは接続されて
いない。入方路＃ｋの入力回線２１→回線２３から来た
セルは、０系のセルルーティングスイッチ４１₀ によ
り、出方路＃ｋ′に行き先が変更される。０系のセルル
ーティングスイッチ４１₀ は稼働中であり、１系のセル
ルーティングスイッチ４１₁ はセルが到着していないの
でスタンバイ状態である。

【０００５】０系から１系へセルルーティングスイッチ
４１₀ →４１₁ を切替えるには、切替制御回路１００か
ら制御信号が回線１０１を介して入方路切替部１４２の
入方路切替回路５１に送信されこの入方路切替回路５１
が動作する。まず、入方路＃ｋの入力回線２１と回線２
３との接続を断ち、入力回線２１と回線２４とを接続す
る。これらの動作はすべての入方路ｍについて行い、入
方路切替後のすべてのセルの行き先は、０系から１系の
セルルーティングスイッチ４１₀ →４１₁ に切替えられ
る。入方路切替後、０系のある出方路＃ｋ′でセルルー
ティングスイッチ４１₀ からセルが掃き出されるまでの
時間を予測し設定しておき、設定された時間が経過した
後に、切替制御回路１００から制御信号が回線１０２に
より出方路切替部１４３の出方路切替回路６６に送信さ
れ出方路切替回路６６が動作する。これにより、入力回
線２１と回線２３との接続が断たれ、入力回線２１と回
線２４とが接続され、出方路＃ｋ′の切替えが行われ
る。この動作をすべての出方路ｎについて行う。

【０００６】

【発明が解決しようとする課題】この従来例装置では、
切替タイミングを予測して切替えているため、 予測された切替タイミングが、実際に切替以前のセル
が０系のセルルーティングスイッチからすべて掃き出さ
れる時間より遅い場合には、必要以上の切替遅延時間が
発生し、通信経路の瞬断を招く、 予測された切替タイミングが、実際に切替以前のセル
が０系のセルルーティングスイッチからすべて掃き出さ
れる時間より早い場合には、切替後に０系のセルルーテ
ィングスイッチから掃き出されたセルが損失し、通信品
質の劣化を招く、 という問題がある。

【０００７】さらに、１系の経路遅延が０系の経路遅延
より小さい場合、１系を経由するセルが０系を経由する
セルより出方路切替部１４３に早く到着してしまい、０
系から１系に出方路切替えが行われる前に到着した１系
を経由したセルは、損失する可能性がある。

【０００８】このように、従来のＡＴＭスイッチでのセ
ルルーティングスイッチの切替えにおいて、０系と１系
の経路遅延のためセル損失が生じる可能性がある。この
ため、セルルーティングスイッチの切替えによって、セ
ル損失による通信品質を著しく低下させてしまう危険性
がある。

【０００９】本発明は、このような背景に行われたもの
であって、０系、１系の切替時におけるセルルーティン
グスイッチの切替えによってセル損失または瞬断が生ず
ることのないＡＴＭスイッチを提供することを目的とす
る。

【００１０】

【課題を解決するための手段】本発明は、セルが到来す
るｍ本の入力回線とセルが出力されるｎ本の出力回線と
の間に挿入され入力セルのヘッダ情報にしたがってその
入力セルの交換接続を行うセルルーティングスイッチを
０系および１系用として二系統備え、この二系統のセル
ルーティングスイッチの一方を有効にする切替手段を備
え、この切替手段は、前記入力回線側に設けられた入方
路切替回路と、出力回線側に設けられた出方路切替回路
と、この二つの切替回路を制御する切替制御回路とを含
むＡＴＭスイッチである。

【００１１】ここで、本発明の特徴とするところは、前
記制御回路は、前記入方路切替回路の切替後に切替元の
セルルーティングスイッチの入力側に特定セルを与える
手段と、前記切替後にその切替元のセルルーティングス
イッチの出力側にその特定セルが現れたときに前記出方
路切替回路の切替を実行する手段とを備えるところにあ
る。

【００１２】前記特定セルを与える手段は、切替元セル
ルーティングスイッチのｍ本の入力回線に出力回線に対
応してｎ個づつ前記特定セルを与える手段を含み、前記
切替を実行する手段は、ｍ本の入力回線に与えた特定セ
ルの全部（ｍ×ｎ）が前記出力側に現れたときに前記出
方路切替回路の切替を実行する手段を含むことが望まし
い。

【００１３】切替先セルルーティングスイッチの内部ま
たはその前後に前記切替手段の切替が完了するまでセル
を保持するバッファ回路を備えることが望ましい。さら
に、前記バッファ回路の有効記憶容量を加減する手段を
含むことが望ましい。

【００１４】前記特定セルは切替元セルルーティングス
イッチの出力側で終端され廃棄されるようにそのヘッダ
情報が設定されることが望ましい。

【００１５】切替元のセルルーティングスイッチの入力
側に特定セルを与える手段は、ｍ本の入力回線について
共通に１個設けられる構成とすることもできる。

【００１６】前記入方路切替回路は、到来するｍ本の入
力回線を１本の高速信号に多重する多重回路と、この高
速信号を０系および１系に振分けるスイッチと、このス
イッチを経由した高速信号をｍ本の信号に分離してそれ
ぞれセルルーティングスイッチの入力側に与える分離回
路とを備える構成とすることもできる。さらに、前記特
定セルをこの高速信号に時系列的に挿入する手段を備え
ることが望ましい。

【００１７】前記入方路切替回路は、到来するｍ本の入
力回線を１本の高速信号に多重する多重回路と、この高
速信号を０系および１系に振分けるスイッチとを備え、
前記セルルーティングスイッチは一入力一出力であり、
その入力にはこの高速信号を与える構成であり、このセ
ルルーティングスイッチは、入力された高速信号を一時
記憶する共通バッファメモリと、この共通バッファメモ
リの読出出力をｎ本の出力回線に分離する分離回路と、
この共通バッファメモリの書込アドレスおよび読出アド
レスならびにこの分離回路の出方路を制御するアドレス
コントローラとを含む構成とすることもできる。

【００１８】

【作用】本発明は０系から１系のセルルーティングスイ
ッチへの切替えの直後に、０系のセルルーティングスイ
ッチの入力回線に出力回線に向かう特定セルを挿入する
ことにより、０系のセルルーティングスイッチでセルが
すべて掃き出されたことを各出方路からの特定セルを検
出することで確認する。これにより、出力回線側の切替
えが行われ、セルの読出しが行われる。したがって、０
系のバッファ回路その他での遅延によるセル損失を回避
し、特定セルにより必要以上にセルを遅延させないで０
系の出方路でセルが掃き出された直後に１系に切替える
ことが可能となる。すなわち、特定セルは、切替元セル
ルーティングスイッチのｍ本の入力回線に出力回線に対
応してｎ個づつ与え、ｍ本の入力回線に与えた特定セル
の全部（ｍ×ｎ）が出力側に現れたときに切替を実行す
ればよい。

【００１９】さらに、切替先セルルーティングスイッチ
の内部またはその前後に前記切替手段の切替が完了する
までセルを保持するバッファ回路を備えることにより、
１系の経路遅延が０系の経路遅延よりも小さいとき、切
替実行以前に１系のセルルーティングスイッチから掃き
出されたセルを損失することが回避できる。

【００２０】このバッファ回路の有効記憶容量を加減す
ることにより、切替が行われていないときにはバッファ
回路による遅延を除去することができる。

【００２１】特定セルは切替元セルルーティングスイッ
チの出力側で終端され廃棄されるようにそのヘッダ情報
が設定されており、通信回線に送出されることなく廃棄
されるようにすることができる。

【００２２】また、切替元のセルルーティングスイッチ
の入力側に特定セルを与える手段は、ｍ本の入力回線に
ついて共通に１個設けることにすれば、ハードウェア量
を少なくすることができる。

【００２３】到来するｍ本の入力回線を１本の高速信号
に多重し、この高速信号を０系および１系に振分け、こ
の振分けられた高速信号をｍ本の信号に分離してそれぞ
れセルルーティングスイッチの入力側に与えるようにし
てもよい。これにより、特定セルをこの高速信号に時系
列的に挿入することができる。

【００２４】さらに、到来するｍ本の入力回線を１本の
高速信号に多重し、この高速信号を０系および１系に振
分け、セルルーティングスイッチは一入力一出力であ
り、その入力にはこの高速信号を与える構成であり、こ
のセルルーティングスイッチは、入力された高速信号を
一時記憶し、この高速信号の書込アドレスおよび読出ア
ドレスならびに出方路を制御してこの高速信号をｎ本の
出力回線に分離するようにしてもよい。

【００２５】

【実施例】

（本発明第一実施例）本発明第一実施例の構成を図１な
いし図３を参照して説明する。図１は本発明第一実施例
装置のＡＴＭスイッチのブロック構成図である。図２は
本発明第一実施例の振分けコントローラのブロック構成
図である。図３は本発明第一実施例の選択コントローラ
のブロック構成図である。

【００２６】本発明は、セルが到来するｍ本の入力回線
２１とセルが出力されるｎ本の出力回線２２との間に挿
入され入力セルのヘッダ情報にしたがってその入力セル
の交換接続を行うセルルーティングスイッチ４１₀ 、４
１₁ を０系および１系用として二系統備え、この二系統
のセルルーティングスイッチ４１₀ 、４１₁ の一方を有
効にする切替手段としての振分けコントローラ４２およ
び選択コントローラ４３を備え、図２に示す振分けコン
トローラ４２は入方路切替回路５１を備え、図３に示す
選択コントローラ４３は出方路切替回路６６を備え、こ
の入方路切替回路５１および出方路切替回路６６を制御
する切替制御回路５３および６３を含むＡＴＭスイッチ
である。

【００２７】ここで、本発明の特徴とするところは、振
分けコントローラ４２の切替制御回路５３は、入方路切
替回路５１の切替後に切替元のセルルーティングスイッ
チ４１₀ の入力側に特定セルとしての切替セルを与える
手段としての切替セル生成回路５４および切替セル挿入
回路５２₀ 、５２₁ を備え、選択コントローラ４３の切
替制御回路６３は、切替後にその切替元のセルルーティ
ングスイッチ４１₀ の出力側に切替セルが現れたときに
出方路切替回路６６の切替を実行する手段としての切替
セル振分け回路６２₀ 、６２₁ およびカウンタ回路６４
を備えるところにある。

【００２８】次に、本発明第一実施例の動作を説明す
る。０系のセルルーティングスイッチ４１₀ および１系
のセルルーティングスイッチ４１₁ にはそれぞれ０系の
回線２３および２５と、１系の回線２４および２６が接
続されている。両系のセルルーティングスイッチ４
１₀ 、４１₁ では入りがｍ方路、出力がｎ方路あるが、
同図には入方路＃ｋ、出方路＃ｋ′のみが示されてい
る。入方路＃ｋの振分けコントローラ４２と出方路＃
ｋ′の選択コントローラ４３のブロック構成図をそれぞ
れ図２および図３に示す。振分けコントローラ４２は、
入方路切替回路５１、切替セル挿入回路５２₀ 、５
２₁ 、切替制御回路５３、切替セル生成回路５４から構
成され、選択コントローラ４３は、バッファ回路６
１₀ 、６１₁ 、切替セル振分け回路６２₀ 、６２₁ 、切
替制御回路６３、カウンタ回路６４、セル廃棄回路６５
から構成されている。また、実線で示された回線は情報
セルの転送、破線で示された回線は制御信号の転送に用
いられる。

【００２９】図１に示すようにセルルーティングスイッ
チ４１₀ 、４１₁ の切替前は、入方路＃ｋにおいて入力
回線２１と回線２３とは接続されており、入力回線２１
と回線２４とは接続されていない。また、出方路＃ｋ′
において回線２５と出力回線２２とは接続されており、
回線２６と出力回線２２とは接続されていない。入方路
＃ｋの入力回線２１→回線２３から来たセルは、０系の
セルルーティングスイッチ４１₀ により、任意の出方路
に行き先が変更される。０系のセルルーティングスイッ
チ４１₀ は稼働中であり、１系のセルルーティングスイ
ッチ４１₁ はセルが到着していないのでスタンバイ状態
である。

【００３０】ここで、０系から１系へセルルーティング
スイッチ４１₀ →４１₁ の切替えを示す。まず、すべて
の入方路の回線を振分けコントローラ４２で０系から１
系に切替えた後に、出方路の回線を選択コントローラ４
３で０系から１系に切替える指示を出す。図２に示す振
分けコントローラ４２において、入方路＃ｋの切替え
は、切替制御回路５３が入方路切替回路５１、切替セル
生成回路５４、切替セル挿入回路５２₀ 、５２₁ にそれ
ぞれ制御信号を送出する。切替セル生成回路５４は、入
方路＃ｋからすべての出方路に行くｎ個の切替セルを生
成する。切替セルと通常のセルの区別は、例えば、セル
のヘッダのある１ビットを使用して“０”の時は通常セ
ル、“１”の時は切替セルというように区別をする。切
替セルとして空セルを用いることができる。切替制御回
路５３は回線３１により制御信号を送出し、入方路切替
回路５１は、入方路＃ｋの入力回線２１と回線９３との
接続を断ち、入力回線２１と回線９４とを接続する。入
方路切替回路５１で入方路＃ｋの切替えが行われた直後
に、切替セル生成回路５４で生成されたすべての出方路
に行くｎ個の切替セルが回線３４を通って０系の切替セ
ル挿入回路５２₀ で通常のセルの通過後に挿入される。

【００３１】入方路＃ｋの切替直前と切替直後の概念を
図４に示す。図４（ａ）が入方路＃ｋの切替直前の状態
であり、図４（ｂ）が入方路＃ｋの切替直後の状態であ
る。以上が入方路＃ｋでの切替動作である。この動作を
すべての入方路ｍについて行い、すべてのセルの行き先
は、０系から１系のセルルーティングスイッチ４１₀→
４１₁ に切替えられる。切替セル総個数はｍ×ｎ個とな
る。

【００３２】次に、図３に示す選択コントローラ４３で
の出方路＃ｋ′の０系から１系の切替えを示す。１系の
経路遅延が０系の経路遅延より小さい場合、０系のセル
ルーティングスイッチ４１₀ の内部に出方路＃ｋ′行き
のセルがまだ残っていても、入方路ではそのセルより後
方にあった出方路＃ｋ′行きセルが１系のセルルーティ
ングスイッチ４１₁ から掃き出されてしまう可能性があ
る。このとき、セル損失を回避するため、０系のある出
方路＃ｋ′のセルがセルルーティングスイッチ４１₀ か
ら完全に掃き出されるまで、１系のセルルーティングス
イッチ４１₁ により出方路＃ｋ′にスイッチングされた
セルは、図３の１系のバッファ回路６１₁ で経路遅延差
を吸収される。０系の出方路＃ｋ′のすべてのセルがセ
ルルーティングスイッチ４１から完全に掃き出されたか
どうかは、０系を経由した切替セルの数をカウントする
ことによって判定できる。ｍ×ｎ個の切替セルをカウン
トすることにより実現できる。０系の出方路＃ｋ′の回
線２５には、通常のセルと切替セルが混在している。０
系の切替セル振分け回路６２₀ は、通常のセルを回線８
２に振分け、切替セルを回線８５に振分ける。回線８５
に振分けられた切替セルは、カウンタ回路６４によって
ｍ個までカウントされ、カウントされたセルは、回線８
７を介してセル廃棄回路６５によって廃棄される。切替
セルが入方路の数であるｍまでカウントされたら、０系
でのセルルーティングスイッチ４１₀における出方路＃
ｋ′行きのセルは完全に掃き出されたことになり、回線
７３により切替制御回路６３に通知される。切替制御回
路６３は、回線７４により出方路切替回路６６に制御信
号を送出し、出方路切替回路６６は、回線８２と出力回
線２２の接続を断ち、回線８４と出力回線２２を接続す
る。さらに、切替制御回路６３は、回線７２により１系
のバッファ回路６１₁ に制御信号を送出し、１系のバッ
ファ回路６１₁ はセルの読出しを開始し、出方路＃ｋ′
の０系から１系の切替えが行われる。この出方路切替え
の動作をすべてのｎ個の出方路について独立に行う。ｎ
個の出方路の切替えが終了した時点で０系から１系のセ
ルルーティングスイッチ４１₀ →４１₁ の切替えが完了
する。この方法は、１系の経路遅延差が０系のそれより
も大きい場合にもアルゴリズムを全く変えることなくそ
のまま適用できる。

【００３３】１系から０系のセルルーティングスイッチ
４１₁ →４１₀ の切替えの場合、０系のバッファ回路６
１₀ と１系の切替セル振分け回路６２₁ が使用され、０
系から１系のセルルーティングスイッチ４１₀ →４１₁
の切替え動作と同様にできる。

【００３４】このセルルーティングスイッチ４１₁ 、４
１₀ の切替動作に総個数ｍ×ｎの切替セルを使用するこ
とによって、０系のセルルーティングスイッチ４１₀ の
ある出方路からセルが掃き出された直後に１系の対応す
る出方路のバッファ回路６１₁ から読出し、出方路を切
替えることが可能となる。その効果として、従来の技術
に比べて、セルルーティングスイッチ４１₀ 、４１₁ の
切替時に生じたセル損失による通信品質の低下を回避で
きる。

【００３５】また、切替時以外では、バッファ回路６１
₀ 、６１₁ の有効記憶容量を低減させ実質的にバッファ
回路６１₀ 、６１₁ が除去された状態にすることによ
り、バッファ回路６１₀ 、６１₁ によるセルの遅延を回
避することができる。

【００３６】（本発明第二実施例）次に、図５を参照し
て本発明第二実施例を説明する。図５は、本発明第二実
施例における選択コントローラ４３を示すブロック構成
図である。本発明第二実施例の選択コントローラ４３
は、本発明第一実施例とバッファ回路６１の配置が異な
る。０系から１系へのセルルーティングスイッチ４１₀
→４１₁ の切替えを例に示す。振分けコントローラ４２
による入方路＃ｋの０系から１系の入方路切替えの動作
は、本発明第一実施例と同様である。

【００３７】本発明第二実施例では、出方路＃ｋ′の選
択コントローラ４３は、０系と１系のどちらからの切替
えでも共通に使用できる１つのバッファ回路６１、バッ
ファスイッチ６７、６８、切替セル振分け回路６２₀ お
よび６２₁ 、切替制御回路６３、カウンタ回路６４、セ
ル廃棄回路６５から構成されている。０系から１系に切
替える場合、遅延が必要な経路は１系である。出方路切
替前は、バッファスイッチ６７、６８の動作により、０
系では回線２５と回線９３と回線８１が接続されてお
り、１系では回線２６と回線９１とバッファ回路６１と
回線９２と回線８３が接続されている。出方路＃ｋ′で
１系のセルは０系のセルがセルルーティングスイッチ４
１₀ から掃き出されるまでバッファ回路６１で遅延させ
られる。セルルーティングスイッチ４１₀ から出方路＃
ｋ′のセルが掃き出されたかという判定は、本発明第一
実施例と同様に行う。０系の経路で到着した切替セルを
カウントし、入方路の数であるｍまでカウントしたら、
セルルーティングスイッチ４１₀ から出方路＃ｋ′のセ
ルが掃き出されたことになり、切替制御回路６３は、出
方路切替回路６６に制御信号を回線７４により送出し、
回線８２と出力回線２２の接続を断ち、回線８４と出力
回線２２を接続する。さらに、切替制御回路６３は、バ
ッファ回路６１の読出命令を回線７１により送出し、バ
ッファ回路６１からセルの読出しが行われる。次に、バ
ッファ回路６１を１系の経路から切り離す。バッファ回
路６１を切り離すには、バッファ回路６１のセルを空に
してから１系の経路から切り離すが、バッファ回路６１
からのセル読出しの一例として、通常のセル読出速度の
１．０１倍などでセルを読出し、バッファを空にする方
法がある。バッファ回路６１のセルが空になったら、回
線７７により切替制御回路６３に通知する。切替制御回
路６３は、回線７５によりバッファスイッチ６７に制御
信号を送出し、回線２６と回線９１の接続を断ち、回線
２６と回線９３を接続すると同時に、切替制御回路６３
は、回線７６によりバッファスイッチ６８に制御信号を
送出し、回線９２と回線８３の接続を断ち、回線９３と
回線８３を接続する。こうして、１系の経路は回線２６
→回線９１→バッファ回路６１→回線９２→回線８３か
ら回線２６→回線９３→回線８３に切替えられバッファ
回路６１が切り離される。１系から０系のセルルーティ
ングスイッチ４１₁ →４１₀ の切替えに備えて、バッフ
ァスイッチ６７、６８の上記と同様の動作により、０系
の経路は回線２５→回線９３→回線８１から回線２５→
回線９１→バッファ回路６１→回線９２→回線８１に切
替えられ、バッファ回路６１を１系から０系のセルルー
ティングスイッチの切替え時の０系の遅延吸収バッファ
として用いる。出方路切替、バッファ切り離しの動作
は、すべての出方路について行われる。

【００３８】セルルーティングスイッチ４１₀ 、４１₁
の切替えにおいて、本発明第二実施例のようにバッファ
回路６１を配置することにより、０系と１系のどちらか
らの切替えでも１つのバッファ回路６１で共通に使用で
きる。その効果として、従来の技術に比べて、少ないハ
ードウェア量でセルルーティングスイッチ４１₀ 、４１
₁ の切替え時に生じたセル損失による通信品質の低下を
回避できる。

【００３９】（本発明第三実施例）次に、本発明第三実
施例を図６ないし図８を参照して説明する。図６は、本
発明第三実施例のＡＴＭスイッチを示すブロック構成図
である。図７は本発明第三実施例のセルルーティングス
イッチ４４₀ 、４４₁ を示すブロック構成図である。図
８は本発明第三実施例の選択コントローラ４３を示すブ
ロック構成図である。セルルーティングスイッチ４
４₀ 、４４₁ は、ルーティング回路４５、出力バッファ
回路４６、読出制御回路４７から構成される出力バッフ
ァ型セルルーティングスイッチである。本発明第三実施
例は、本発明第一実施例と比較すると、振分けコントロ
ーラ４２は本発明第一実施例と同じであるが、遅延差を
吸収するバッファ回路が本発明第一実施例では、選択コ
ントローラ４３に配置されているのに対し、本発明第三
実施例では、選択コントローラ４３にはバッファ回路が
なく、セルルーティングスイッチ４４₀ 、４４₁ の内部
の出力バッファ回路４６を遅延差を吸収するバッファと
しても使用している。

【００４０】０系から１系のセルルーティングスイッチ
４４₀ →４４₁ の切替えを例に示す。セルルーティング
スイッチ４４₀ →４４₁ の切替えにおいて、バッファ回
路以外の動作は、本発明第一実施例と同様である。出方
路＃ｋ′において、０系と１系の経路遅延差を吸収する
ために、１系のセルルーティングスイッチ４４₁ の出力
バッファ回路４６では、選択コントローラ４３で０系か
らの切替セルがｍまでカウントされるまでセルの読出し
を行わない。出力バッファ回路４６はＦＩＦＯであり、
読出制御回路４７から回線７９により読出命令があるま
で、セルは出力バッファ回路４６に蓄積される。出方路
＃ｋ′の選択コントローラ４３において、本発明第一実
施例と同様の動作で、カウンタ回路６４で切替セルがｍ
個カウントされたら、切替制御回路６３は回線７４で制
御信号を出方路切替回路６６に送出し、回線８２と出力
回線２２の接続を断ち、回線８４と出力回線２２を接続
する。さらに、切替制御回路６３は回線７２で制御信号
を１系のセルルーティングスイッチ４４₁ の内部の読出
制御回路４７に送出する。読出制御回路４７は回線７９
により出力バッファ回路４６に読出命令を行い、１系の
出力バッファ回路４６は最も早くから蓄積されているセ
ルから順にセルの読出しを開始する。

【００４１】出力バッファ回路４６は、あらかじめ経路
遅延差を吸収できるように容量を設計しておき、セルル
ーティングスイッチ４４₀ 、４４₁ の出力バッファ回路
４６に経路遅延差を吸収する役割を持たせることができ
る。その効果として、例えば、セルルーティングスイッ
チ４４₀ 、４４₁ のバッファ量１２８セル、遅延差吸収
バッファ（本発明第一実施例では図３のバッファ回路６
１に対応）量１２８セルとした場合、共有化することに
よりセルルーティングスイッチ４４₀ 、４４₁ を１８０
セル程度とすれば良く、ハード量を削減でき、少ないハ
ード量でセルルーティングスイッチ４４₀ 、４４₁ の切
替え時に生じたセル損失による通信品質の低下を回避で
きる。

【００４２】（本発明第四実施例）次に、図９および図
１０を参照して本発明第四実施例を説明する。図９は本
発明第四実施例のＡＴＭスイッチを示すブロック構成図
である。本発明第四実施例が本発明第一実施例と異なる
ところは、全入方路振分けコントローラ４９がすべての
入方路を一括して制御しているところにある。図１０
は、全入方路振分けコントローラ４９を示すブロック構
成図である。全入方路振分けコントローラ４９は、それ
ぞれの入方路について、入方路切替回路５１、０系およ
び１系の切替セル挿入回路５２と、すべての入方路に対
して切替制御回路５３、切替セル生成回路５４で構成さ
れる。切替制御回路５３および切替セル生成回路５４を
すべての入方路で共有することにより、ハードウェア量
を少なくできる。本発明第四実施例は、すべての入方路
切替はほとんど同時に行われ、それに伴って切替セルも
ほとんど同時にすべての入方路に挿入されることが特徴
である。図１０において、切替制御回路５３は、回線３
１によりすべての入方路切替回路５１に制御信号を送出
し、入方路切替回路５１で０系の入方路から１系の入方
路にすべてほとんど同時に切替わる。入方路の切替えが
行われた直後に、切替セル生成回路５４で生成された切
替セル（本発明第一実施例と同じであるが、切替セル生
成回路５４でｍ×ｎ個のすべての切替セルが生成され
る）が、回線３７と回線３４によりすべての１系の入方
路にほとんど同時に挿入される。出方路切替動作につい
ては本発明第一実施例と同じである。各出方路では本発
明第一実施例と同様に切替セルの到着にしたがって、出
方路切替えは独立に動作する。本発明第四実施例は、す
べての入方路を同時に切替え、切替セルを同時に挿入す
るところが、入方路切替、切替セルの挿入を各入方路で
同時に行う必要のない本発明第一実施例と異なる。すべ
ての入方路を同時に切替え、切替セルを同時に挿入する
ことによって、出方路＃ｋ′の選択コントローラ４３に
おいて、第１個目の切替セルの到着から第ｍ個目の切替
セルの到着までの時間を少なくすることができ、最初の
出方路切替からｎ番目の出方路切替までの時間を少なく
することができるので、バッファ回路によるセルの遅延
時間を削減できる。

【００４３】したがって、切替制御回路５３および切替
セル生成回路５４をすべての入方路で共有することによ
り、ハードウェア量を少なくでき、すべての入方路を同
時に切替え、切替セルを同時に挿入することにより、セ
ルルーティングスイッチ４１₀ 、４１₁ の切替えによる
セルの遅延をなくすことができる。さらに、所要のバッ
ファ量を削減することができる。

【００４４】（本発明第五実施例）次に、本発明第五実
施例を図１１および図１２を参照して説明する。図１１
は本発明第五実施例のＡＴＭスイッチを示すブロック構
成図である。図１２は、本発明第五実施例における全入
方路振分けコントローラ４９を示すブロック構成図であ
る。本発明第一実施例と比べて、入方路の多重化回路４
０、全入方路振分けコントローラ４９および多重分離回
路４８₀ 、４８₁ に特徴があり、全入方路振分けコント
ローラ４９ですべての入方路で一括して系が切替えられ
る。出方路の切替えに関しては本発明第一実施例と同様
である。すべての入方路（ｍ方路）は多重化回路４０で
ｍ多重に多重化される。後に多重分離回路４８₀ 、４８
₁ で元の入方路別に分離されるので、多重化の際、セル
のヘッダの一部を利用して入方路識別子をつけておく。
また、時分割多重によって入方路を識別する方法もあ
る。ｍ多重されたセル流は回線２７を通って、全入方路
振分けコントローラ４９に入力される。切替制御回路５
３、切替セル挿入回路５２₀ 、５２₁ および切替セル生
成回路５４をすべての入方路で共有することにより、ハ
ードウェア量を少なくできる。本発明第五実施例は、す
べての入方路切替は同時に行われ、それに伴って切替セ
ルが同時に（ｍ×ｎ個の切替セルが連続して）すべての
入方路に挿入されることが特徴である。全入方路振分け
コントローラ４９は、全入方路切替回路５１、切替セル
挿入回路５２₀ 、５２₁ 、切替制御回路５３、切替セル
生成回路５４から構成される。セルルーティングスイッ
チ４１₀ の切替前は、回線２７と回線２８は接続されて
おり、回線２７と回線２９は接続されていない。また、
出方路＃ｋ′においては、回線２５と出力回線２２は接
続されており、回線２６と出力回線２２は接続されてい
ない。入方路から来たセルは、０系のセルルーティング
スイッチ４１₀ により、任意の出方路に行き先が変更さ
れる。０系のセルルーティングスイッチ４１₀ は稼働中
であり、１系のセルルーティングスイッチ４１₁ はセル
が到着していないので、スタンバイ状態である。

【００４５】０系から１系へセルルーティングスイッチ
４１₀ →４１₁ の全入方路の切替えを示す。全入方路振
分けコントローラ４９において、全入方路の切替えは、
切替制御回路５３が、入方路切替回路５１、切替セル生
成回路５４、切替セル挿入回路５２₀ 、５２₁ に制御信
号を送出する。切替セル生成回路５４は、ある入方路か
らすべての出方路に行くｎ個の切替セルを生成し、これ
をｍの入方路について行う。つまり、トータルでｍ×ｎ
個の切替セルが生成される。多重化の際、セルのヘッダ
の一部を利用して入方路識別子をつけておく方法では、
切替セルのヘッダにも入方路の識別子をつけておく。切
替制御回路５３は回線３１により制御信号を送出し、全
入方路切替回路５１は、回線２７と回線９３の接続を断
ち、回線２７と回線９４を接続し、全入方路切替回路５
１で全入方路の切替えが同時に行われる。その直後に切
替セル生成回路５４で生成されたすべての出方路に行く
ｍ×ｎ個の切替セルが回線３４を通って０系の切替セル
挿入回路５２₀ 、５２₁ で通常のセルの通過後に連続し
て挿入される。以上が全入方路の切替動作である。出方
路切替動作については、本発明第一実施例と同じであ
る。各出方路では本発明第一実施例と同様に切替セルの
到着にしたがって、出方路切替えは独立に動作する。す
べての入方路を同時に切替え、切替セルを連続して挿入
することによって、出方路＃ｋ′の選択コントローラ４
３において、第１個目の切替セルの到着から第ｍ個目の
切替セルの到着までの時間を少なくすることができ、最
初の出方路切替からｎ番目の出方路切替までの時間を少
なくすることができるので、バッファ回路によるセルの
遅延時間を削減できる。

【００４６】したがって、切替制御回路５３、切替セル
挿入回路５２₀ 、５２₁ および切替セル生成回路５４を
すべての入方路で共有することにより、ハードウェア量
を少なくでき、すべての入方路を同時に切替え、切替セ
ルをｍ×ｎ個連続して挿入することにより、セルルーテ
ィングスイッチの切替えによるセルの遅延をなくすこと
ができる。さらに、所要バッファ量を削減することがで
きる。

【００４７】（本発明第六実施例）次に、本発明第六実
施例を図１３を参照して説明する。図１３は本発明第六
実施例のＡＴＭスイッチを示すブロック構成図である。
本発明第六実施例は、ｍ×ｎ共通バッファ型スイッチの
場合を示している。すべての入方路（ｍ方路）は多重化
回路４０でｍ多重に多重化される。０系が稼働中の場
合、ｍ多重に多重化されたセル流は、回線２７を通っ
て、全入方路振分けコントローラ４９を介して、実セル
部は回線２８に、ルーティングヘッダ部は回線９９に分
離される。

【００４８】０系アドレスコントローラ９７₀ には、０
系の共通バッファメモリ９８₀ に実セルを格納するアド
レスを格納するための出方路アドレスバッファ（ＦＩＦ
Ｏ）が出方路の数だけあり、また、０系の共通バッファ
メモリ９８₀ の空アドレスを格納するための空アドレス
バッファ（ＦＩＦＯ）がある。ルーティングヘッダによ
って、出方路別にスイッチングされ、行き先出方路の出
方路アドレスバッファに共通バッファメモリの空アドレ
スが割当てられる。その割当てられた空アドレスにヘッ
ダに対応した実セルが０系の共通バッファメモリ９８₀
に書込まれる。共通バッファメモリからの実セルの読出
しは、ある出方路の出方路アドレスバッファからアドレ
スを読出し、共通バッファメモリ９８₀ のそのアドレス
から実セルを読出し、特定の出方路に出力される。実セ
ルが読出された共通バッファメモリ９８₀ のアドレス
は、空アドレスとなり、そのアドレスは空アドレスバッ
ファに格納される。これらの動作を繰り返し行い、セル
はルーティングヘッダ情報に基づいて任意の出方路にス
イッチングされる。

【００４９】０系から１系へ共通バッファ型スイッチの
全入方路の切替えを示す。図１２は、図１３における全
入方路振分けコントローラ４９を示すブロック構成図で
ある。本発明第六実施例の全入方路振分けコントローラ
４９の動作は、本発明第五実施例と切替セルの生成と挿
入を除いて同様である。本発明第五実施例では、ｍの入
方路が多重化された後に、再度ｍの入方路に分離されて
いたので、多重化の際、セルのヘッダの一部を利用して
入方路識別子をつけておく方法においては、切替セルの
ヘッダにも入方路の識別子をつけておくなどするが、本
発明第六実施例では、再度ｍの入方路に分離されること
はないので、切替セルの生成はすべての出方路に行くｎ
個の切替セルだけでよい。図１２において、切替制御回
路５３は回線３１により制御信号を送出し、全入方路切
替回路５１は、回線２７と回線９３の接続を断ち、回線
２７と回線９４を接続し、全入方路切替回路５１で全入
方路の切替えが同時に行われる。その直後に切替セル生
成回路５４で生成されたすべての出方路に行くｎ個の切
替セルが回線３４を通って０系の切替セル挿入回路５２
₀ で通常のセルの通過後に連続して挿入される。以上が
全入方路の切替動作である。出方路切替動作について
は、本発明第一実施例ではカウンタが入方路の数ｍまで
カウントして出方路切替制御をしていたのに対し、本発
明第六実施例では、ある出方路＃ｋ′において、一つの
切替セルを識別することで、０系の共通バッファメモリ
９８₀ からセルが掃き出されたことになり、出方路＃
ｋ′の切替動作を開始する。各出方路ではそれぞれ一つ
の切替セルの到着にしたがって、出方路切替は独立に動
作する。すべての入方路を同時に切替え、切替セルをｎ
個だけ連続して挿入することによって、出方路＃ｋ′の
選択コントローラ４３において、切替セルのカウント数
を１個だけにして、最初の出方路切替からｎ番目の出方
路切替えまでの時間を少なくすることができるので、バ
ッファ回路によるセルの遅延時間を削減できる。

【００５０】したがって、切替制御回路５３、切替セル
挿入回路５２₀ および５２₁ 、切替セル生成回路５４を
すべての入方路で共有することにより、ハードウェア量
を少なくでき、すべての入方路を同時に切替え、切替セ
ルをｎ個連続して挿入することにより、セルルーティン
グスイッチの切替えによるセルの遅延をなくすことがで
きる。さらに、所要バッファ量を削減することができ
る。

【００５１】

【発明の効果】以上説明したように、本発明によれば、
０系のセルルーティングスイッチの出方路からセルが掃
き出された直後に１系の出力回線に切替えることが可能
となる。その効果として、従来の技術に比べて、セルル
ーティングスイッチの切替時に瞬断およびセル損失がな
く通信品質を向上させることができる。

【図面の簡単な説明】

【図１】本発明第一実施例装置のＡＴＭスイッチのブロ
ック構成図。

【図２】本発明第一実施例の振分けコントローラのブロ
ック構成図。

【図３】本発明第一実施例の選択コントローラのブロッ
ク構成図。

【図４】入方路＃ｋの切替直前と切替直後の概念図。

【図５】本発明第二実施例における選択コントローラを
示すブロック構成図。

【図６】本発明第三実施例のＡＴＭスイッチを示すブロ
ック構成図。

【図７】本発明第三実施例のセルルーティングスイッチ
を示すブロック構成図。

【図８】本発明第三実施例の選択コントローラを示すブ
ロック構成図。

【図９】本発明第四実施例のＡＴＭスイッチを示すブロ
ック構成図。

【図１０】全入方路振分けコントローラを示すブロック
構成図。

【図１１】本発明第五実施例のＡＴＭスイッチを示すブ
ロック構成図。

【図１２】本発明第五実施例における全入方路振分けコ
ントローラを示すブロック構成図。

【図１３】本発明第六実施例のＡＴＭスイッチを示すブ
ロック構成図。

【図１４】従来例装置のブロック構成図。

【図１５】入方路切替部のブロック構成図。

【図１６】出方路切替部のブロック構成図。

【符号の説明】

２１ 入力回線 ２２ 出力回線 ２３〜２９、３１、３２、３４、３５、３６、３７、７
１〜７４、７９、８１〜８５、９１〜９６、９９、１０
１〜１０３ 回線 ４０ 多重化回路 ４１₀ 、４１₁ 、４４₀ 、４４₁ セルルーティングス
イッチ ４２ 振分けコントローラ ４３ 選択コントローラ ４５ ルーティング回路 ４６ 出力バッファ回路 ４７ 読出制御回路 ４８₀ 、４８₁ 多重分離回路 ４９ 全入方路振分けコントローラ ５１ 入方路切替回路 ５２₀ 、５２₁ 切替セル挿入回路 ５３、６３、１００ 切替制御回路 ５４ 切替セル生成回路 ６１、６１₀ 、６１₁ バッファ回路 ６２₀ 、６２₁ 切替セル振分け回路 ６４ カウンタ回路 ６５ セル廃棄回路 ６６ 出方路切替回路 ６７、６８ バッファスイッチ ９７₀ 、９７₁ アドレスコントローラ ９８₀ 、９８₁ 共通バッファメモリ １４２ 入方路切替部 １４３ 出方路切替部

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 12/28 H04L 12/56

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 セルが到来するｍ本の入力回線とセルが
   出力されるｎ本の出力回線との間に挿入され入力セルの
   ヘッダ情報にしたがってその入力セルの交換接続を行う
   セルルーティングスイッチを現用および予備用として二
   系統備え、この二系統のセルルーティングスイッチの一
   方を有効にする切替手段を備え、 この切替手段は、前記入力回線側に設けられた入方路切
   替回路と、出力回線側に設けられた出方路切替回路と、
   この二つの切替回路を制御する切替制御回路とを含むＡ
   ＴＭスイッチにおいて、 前記制御回路は、前記入方路切替回路の切替後に切替元
   のセルルーティングスイッチの入力側に特定セルを与え
   る手段と、前記切替後にその切替元のセルルーティング
   スイッチの出力側にその特定セルが現れたときに前記出
   方路切替回路の切替を実行する手段とを備え、 前記特定セルを与える手段は、切替元セルルーティング
   スイッチのｍ本の入力回線に出力回線に対応してｎ個づ
   つ前記特定セルを与える手段を含み、 前記切替を実行する手段は、ｍ本の入力回線に与えた特
   定セルの全部（ｍ×ｎ）が前記出力側に現れたときに前
   記出方路切替回路の切替を実行する手段を含む ことを特
   徴とするＡＴＭスイッチ。
2. 【請求項２】 切替先セルルーティングスイッチの内部
   またはその前後に前記切替手段の切替を執行するまで予
   備系のセルの読み出しを停止し保持するバッファ回路を
   備えた請求項１記載のＡＴＭスイッチ。
3. 【請求項３】 切替元のセルルーティングスイッチの入
   力側に特定セルを与える手段は、ｍ本の入力回線につい
   て共通に１個設けられた請求項１記載のＡＴＭスイッ
   チ。
4. 【請求項４】 前記入方路切替回路は、到来するｍ本の
   入力回線を１本の高速信号に多重する多重回路と、この
   高速信号を現用および予備に振分けるスイッチと、この
   スイッチを経由した高速信号をｍ本の信号に分離してそ
   れぞれセルルーティングスイッチの入力側に与える分離
   回路とを備えた請求項１記載のＡＴＭスイッチ。
5. 【請求項５】 前記特定セルをこの高速信号に時系列的
   に挿入する手段を備 えた請求項４記載のＡＴＭスイッ
   チ。
6. 【請求項６】 前記入方路切替回路は、到来するｍ本の
   入力回線を１本の高速信号に多重する多重回路と、この
   高速信号を現用および予備に振分けるスイッチとを備
   え、前記セルルーティングスイッチは一入力一出力であ
   り、その入力にはこの高速信号を与える構成であり、 このセルルーティングスイッチは、入力された高速信号
   を一時記憶する共通バッファメモリ（９８）と、この共
   通バッファメモリの読出出力をｎ本の出力回線に分離す
   る分離回路（４８）と、この共通バッファメモリの書込
   アドレスおよび読出アドレスならびにこの分離回路（４
   ８）の出方路を制御するアドレスコントローラ（９７）
   とを含む 請求項１記載のＡＴＭスイッチ。